JPH0668673A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0668673A JPH0668673A JP4223909A JP22390992A JPH0668673A JP H0668673 A JPH0668673 A JP H0668673A JP 4223909 A JP4223909 A JP 4223909A JP 22390992 A JP22390992 A JP 22390992A JP H0668673 A JPH0668673 A JP H0668673A
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- Japan
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- bit line
- signal
- memory device
- semiconductor memory
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Abstract
(57)【要約】
【目的】 冗長された不良セルからのビット線プリチャ
ージ電位ＶＢＬへの影響を少なくし、長期サイクル時の
電位変動を低減し、適性な読出しマージンを確保する。 【構成】 従来はビット線プリチャージトランジスタを
制御するＢＬＨＤ信号はスタンバイ時に常に“Ｈ”とな
っていたのに対し、このビット線プリチャージＢＬＨＤ
信号を、スタンバイ時、一定時間後に切れるようなＢＬ
ＨＤ信号９とする、（あるいはある周期で“Ｈ”と
“Ｌ”を繰り返すような信号とする）ビット線プリチャ
ージ信号発生回路１０を付加した。
ージ電位ＶＢＬへの影響を少なくし、長期サイクル時の
電位変動を低減し、適性な読出しマージンを確保する。 【構成】 従来はビット線プリチャージトランジスタを
制御するＢＬＨＤ信号はスタンバイ時に常に“Ｈ”とな
っていたのに対し、このビット線プリチャージＢＬＨＤ
信号を、スタンバイ時、一定時間後に切れるようなＢＬ
ＨＤ信号９とする、（あるいはある周期で“Ｈ”と
“Ｌ”を繰り返すような信号とする）ビット線プリチャ
ージ信号発生回路１０を付加した。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にそのスタンバイ時における理想的なビット線電
位を保持するための構成に関するものである。
し、特にそのスタンバイ時における理想的なビット線電
位を保持するための構成に関するものである。
【０００２】
【従来の技術】図５は従来の半導体記憶装置におけるメ
モリセルアレイの構成を示す図である。図において、１
はコンデンサ１ａとＭＯＳトランジスタ１ｂとからなる
メモリセル、２はメモリセル１のデータを伝達するビッ
ト線ＢＬ、３はビット線ＢＬ２の比較対象となる反転ビ
ット線／ＢＬ、４はビット線ＢＬ２と反転ビット線／Ｂ
Ｌ３間に現れるデータの差を増幅するセンスアンプ回
路、５はビット線ＢＬ２，反転ビット線／ＢＬ３の電位
を同電位とするビット線イコライズトランジスタ、６は
該ビット線イコライズトランジスタ５を制御するビット
線イコライズＢＬＥＱ（Bit Line Equalize ）信号、７
はデータの基準となるビット線プリチャージ電位ＶＢＬ
信号、８は該ビット線プリチャージ電位ＶＢＬ信号７と
ビット線ＢＬ線２とをつなぐビット線プリチャージトラ
ンジスタ、１３は該ビット線プリチャージトランジスタ
８を制御するビット線プリチャージＢＬＨＤ信号であ
る。
モリセルアレイの構成を示す図である。図において、１
はコンデンサ１ａとＭＯＳトランジスタ１ｂとからなる
メモリセル、２はメモリセル１のデータを伝達するビッ
ト線ＢＬ、３はビット線ＢＬ２の比較対象となる反転ビ
ット線／ＢＬ、４はビット線ＢＬ２と反転ビット線／Ｂ
Ｌ３間に現れるデータの差を増幅するセンスアンプ回
路、５はビット線ＢＬ２，反転ビット線／ＢＬ３の電位
を同電位とするビット線イコライズトランジスタ、６は
該ビット線イコライズトランジスタ５を制御するビット
線イコライズＢＬＥＱ（Bit Line Equalize ）信号、７
はデータの基準となるビット線プリチャージ電位ＶＢＬ
信号、８は該ビット線プリチャージ電位ＶＢＬ信号７と
ビット線ＢＬ線２とをつなぐビット線プリチャージトラ
ンジスタ、１３は該ビット線プリチャージトランジスタ
８を制御するビット線プリチャージＢＬＨＤ信号であ
る。
【０００３】次に動作について説明する。図６は従来用
いられている図５に示したメモリセルアレイの動作タイ
ミング図である。図６において、ＲＡＳ(Row Address S
trobe)信号が“Ｌ”の時、メモリセル１のデータがビッ
ト線ＢＬ２に読み出される。そして、ビット線ＢＬ線２
と、これと対になる反転ビット線／ＢＬ線３との間の電
位差をセンスアンプ回路４で増幅する。ＲＡＳ信号が
“Ｈ”の時、全体はスタンバイ状態（以下ロングサイク
ル時とも言う）となる。このＲＡＳ信号が“Ｈ”の期間
であるスタンバイ状態は、メモリへのあるアクセスと次
のアクセスとの間の期間、あるいはあるアクセスとリフ
レッシュとの間の期間、あるいはあるリフレッシュと次
のリフレッシュとの間の期間であるが、この時、ビット
線イコライズＢＬＥＱ信号６は“Ｈ”となり、ビット線
イコライズトランジスタ５がＯＮし、ビット線ＢＬ線２
の電位と反転ビット線／ＢＬ線３の電位を同電位とす
る。これと同時に、ビット線プリチャージＢＬＨＤ信号
１３は“Ｈ”となり、ビット線プリチャージトランジス
タ８をＯＮし、ビット線ＢＬ線２の電位をビット線プリ
チャージ電位であるＶＢＬ線７の電位に保持する。
いられている図５に示したメモリセルアレイの動作タイ
ミング図である。図６において、ＲＡＳ(Row Address S
trobe)信号が“Ｌ”の時、メモリセル１のデータがビッ
ト線ＢＬ２に読み出される。そして、ビット線ＢＬ線２
と、これと対になる反転ビット線／ＢＬ線３との間の電
位差をセンスアンプ回路４で増幅する。ＲＡＳ信号が
“Ｈ”の時、全体はスタンバイ状態（以下ロングサイク
ル時とも言う）となる。このＲＡＳ信号が“Ｈ”の期間
であるスタンバイ状態は、メモリへのあるアクセスと次
のアクセスとの間の期間、あるいはあるアクセスとリフ
レッシュとの間の期間、あるいはあるリフレッシュと次
のリフレッシュとの間の期間であるが、この時、ビット
線イコライズＢＬＥＱ信号６は“Ｈ”となり、ビット線
イコライズトランジスタ５がＯＮし、ビット線ＢＬ線２
の電位と反転ビット線／ＢＬ線３の電位を同電位とす
る。これと同時に、ビット線プリチャージＢＬＨＤ信号
１３は“Ｈ”となり、ビット線プリチャージトランジス
タ８をＯＮし、ビット線ＢＬ線２の電位をビット線プリ
チャージ電位であるＶＢＬ線７の電位に保持する。
【０００４】なお、このビっト線プリチャージＢＬＨＤ
信号１３は上記スタンバイ時（ロングサイクル時）、常
に“Ｈ”を保っている。
信号１３は上記スタンバイ時（ロングサイクル時）、常
に“Ｈ”を保っている。
【０００５】ここで、メモリセル１が冗長された不良セ
ルで、他のノードとショートしているような場合におい
ては、ＲＡＳ(Row Address Strobe)信号が長い期間
“Ｈ”である長期スタンバイ時にはビット線プリチャー
ジＢＬＨＤ信号１３はその立上り後は常に“Ｈ”である
ため、上記冗長された不良セルの電位がビット線プリチ
ャージトランジスタ８を介してビット線プリチャージ電
位ＶＢＬ信号１３の電位に影響し、該ＶＢＬ信号１３の
電位が上記冗長された不良セルの影響を受けて変動して
しまうこととなる。
ルで、他のノードとショートしているような場合におい
ては、ＲＡＳ(Row Address Strobe)信号が長い期間
“Ｈ”である長期スタンバイ時にはビット線プリチャー
ジＢＬＨＤ信号１３はその立上り後は常に“Ｈ”である
ため、上記冗長された不良セルの電位がビット線プリチ
ャージトランジスタ８を介してビット線プリチャージ電
位ＶＢＬ信号１３の電位に影響し、該ＶＢＬ信号１３の
電位が上記冗長された不良セルの影響を受けて変動して
しまうこととなる。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成され、ビット線プリチャージＢＬＨ
Ｄ信号１３のタイミングは、図６に示されるように、ス
タンバイ時、常に“Ｈ”であるため、メモリセル１が冗
長された不良セルで他ノードとショートしているような
場合には、長期スタンバイ時において、ビット線プリチ
ャージ電位ＶＢＬ信号７のレベルが変動し、読み出しマ
ージンが変動してしまうという問題があった。また、上
記スタンバイ状態の期間は、その製品の仕様により短く
決定されている場合もあるが、通常は不良セルで他ノー
ドとショートしているようなものがあった場合には、ビ
ット線プリチャージ電位ＶＢＬ信号７のレベルが変動を
来すほど長いものであった。
は以上のように構成され、ビット線プリチャージＢＬＨ
Ｄ信号１３のタイミングは、図６に示されるように、ス
タンバイ時、常に“Ｈ”であるため、メモリセル１が冗
長された不良セルで他ノードとショートしているような
場合には、長期スタンバイ時において、ビット線プリチ
ャージ電位ＶＢＬ信号７のレベルが変動し、読み出しマ
ージンが変動してしまうという問題があった。また、上
記スタンバイ状態の期間は、その製品の仕様により短く
決定されている場合もあるが、通常は不良セルで他ノー
ドとショートしているようなものがあった場合には、ビ
ット線プリチャージ電位ＶＢＬ信号７のレベルが変動を
来すほど長いものであった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、冗長された不良セルからのビッ
ト線プリチャージ電位ＶＢＬ信号への影響を少なくし、
長期スタンバイ時（ロングサイクル時）の変動を低減
し、適性な読出しマージンを確保することのできる半導
体記憶装置を得ることを目的とする。
ためになされたもので、冗長された不良セルからのビッ
ト線プリチャージ電位ＶＢＬ信号への影響を少なくし、
長期スタンバイ時（ロングサイクル時）の変動を低減
し、適性な読出しマージンを確保することのできる半導
体記憶装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ＲＡＳ信号が“Ｈ”であるスタンバイ時にお
いて、ビット線プリチャージＢＬＨＤ信号を、スタンバ
イ開始時から所定時間後に立ち下がる信号としたもので
ある。
憶装置は、ＲＡＳ信号が“Ｈ”であるスタンバイ時にお
いて、ビット線プリチャージＢＬＨＤ信号を、スタンバ
イ開始時から所定時間後に立ち下がる信号としたもので
ある。
【０００９】またこの発明に係る半導体記憶装置は、ス
タンバイ時において、ビット線プリチャージＢＬＨＤ信
号を、スタンバイ開始時から所定周期毎にハイとロウと
を繰り返す周期信号としたものである。
タンバイ時において、ビット線プリチャージＢＬＨＤ信
号を、スタンバイ開始時から所定周期毎にハイとロウと
を繰り返す周期信号としたものである。
【００１０】
【作用】この発明における半導体記憶装置は、スタンバ
イ時において、ビット線プリチャージＢＬＨＤ信号を所
定時間後に”Ｌ”とすることにより、冗長された不良セ
ルからのＶＢＬ信号への影響を遮断でき、ＢＬＨＤ信号
を切っている間に、変動したＶＢＬ信号のレベルは基準
値にもどされる。これにより、ＶＢＬ信号の変動を抑
え、適性な読出しマージンを確保することができる。
イ時において、ビット線プリチャージＢＬＨＤ信号を所
定時間後に”Ｌ”とすることにより、冗長された不良セ
ルからのＶＢＬ信号への影響を遮断でき、ＢＬＨＤ信号
を切っている間に、変動したＶＢＬ信号のレベルは基準
値にもどされる。これにより、ＶＢＬ信号の変動を抑
え、適性な読出しマージンを確保することができる。
【００１１】またこの発明に係る半導体記憶装置は、ス
タンバイ時において、ＢＬＨＤ信号を一定周期毎にハイ
とロウを繰り返す周期信号とすることにより、冗長され
た不良セルからのＶＢＬ信号への影響を周期的に遮断で
き、該ＢＬＨＤ信号がロウである間に、変動したＶＢＬ
信号のレベルは基準値にもどされる。これにより、ＶＢ
Ｌ信号の変動を抑え、適性な読出しマージンを確保する
ことができる。
タンバイ時において、ＢＬＨＤ信号を一定周期毎にハイ
とロウを繰り返す周期信号とすることにより、冗長され
た不良セルからのＶＢＬ信号への影響を周期的に遮断で
き、該ＢＬＨＤ信号がロウである間に、変動したＶＢＬ
信号のレベルは基準値にもどされる。これにより、ＶＢ
Ｌ信号の変動を抑え、適性な読出しマージンを確保する
ことができる。
【００１２】
【実施例】以下この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の一実施例による半導体記憶
装置を示し、図において、１はコンデンサ１ａとＭＯＳ
トランジスタ１ｂとからなるメモリセル、２はメモリセ
ル１のデータを伝達するビット線ＢＬ、３はビット線Ｂ
Ｌ２の比較対象となる反転ビット線／ＢＬ、４はビット
線ＢＬ２と反転ビット線／ＢＬ３間に現れるデータを増
幅するセンスアンプ回路、５はビット線ＢＬ２と反転ビ
ット線／ＢＬ３の電位を同電位とするビット線イコライ
ズトランジスタ、６は該ビット線イコライズトランジス
タ５を制御するビット線イコライズＢＬＥＱ信号、７は
データの基準となるビット線プリチャージ電位ＶＢＬ信
号、８はビット線プリチャージ電位ＶＢＬ信号７とビッ
ト線ＢＬ２とをつなぐビット線プリチャージトランジス
タ、９は該ビット線プリチャージトランジスタ８を制御
するビット線プリチャージＢＬＨＤＡ信号、１０は該ビ
ット線プリチャージＢＬＨＤＡ信号を発生するＢＬＨＤ
Ａ信号発生回路である。
る。 実施例１．図１はこの発明の一実施例による半導体記憶
装置を示し、図において、１はコンデンサ１ａとＭＯＳ
トランジスタ１ｂとからなるメモリセル、２はメモリセ
ル１のデータを伝達するビット線ＢＬ、３はビット線Ｂ
Ｌ２の比較対象となる反転ビット線／ＢＬ、４はビット
線ＢＬ２と反転ビット線／ＢＬ３間に現れるデータを増
幅するセンスアンプ回路、５はビット線ＢＬ２と反転ビ
ット線／ＢＬ３の電位を同電位とするビット線イコライ
ズトランジスタ、６は該ビット線イコライズトランジス
タ５を制御するビット線イコライズＢＬＥＱ信号、７は
データの基準となるビット線プリチャージ電位ＶＢＬ信
号、８はビット線プリチャージ電位ＶＢＬ信号７とビッ
ト線ＢＬ２とをつなぐビット線プリチャージトランジス
タ、９は該ビット線プリチャージトランジスタ８を制御
するビット線プリチャージＢＬＨＤＡ信号、１０は該ビ
ット線プリチャージＢＬＨＤＡ信号を発生するＢＬＨＤ
Ａ信号発生回路である。
【００１３】次に動作について説明する。図２は本実施
例装置の動作タイミング図を示す。図１において、上記
１から８までのものは従来回路と同じ動作をする。本実
施例においては、ビット線プリチャージＢＬＨＤＡ信号
９は、図２に示すように、ビット線ＢＬ２と反転ビット
線／ＢＬ３とのイコライズ信号であるビット線イコライ
ズＢＬＥＱ信号６が“Ｌ”から“Ｈ”に反転する時、つ
まりスタンバイ状態に入る時に、一定期間だけ“Ｈ”を
保つようになっている。この信号９は本実施例では、３
つのインバータ１０ａ，１０ｂ，１０ｃと、１つの２入
力ＮＡＮＤ回路１０ｄと、もう１つのインバータ１０ｅ
とからなるビット線プリチャージＢＬＨＤＡ信号発生回
路１０により、ＢＬＥＱ信号６と該ＢＬＥＱ信号６の３
つのインバータ１０ａ，１０ｂ，１０ｃによる遅延時間
だけ遅延した信号とのＡＮＤをとることにより発生させ
ている。ここで、上記ＢＬＨＤＡ信号９の“Ｈ”の期間
Ｔ１は、上記インバータ列１０ａ〜１０ｃの遅延時間に
等しく、これは該インバータ列１０ａ〜１０ｃの数とサ
イズとにより調節することができる。ここで、インバー
タのサイズが大きければ大きいほど次段のインバータを
駆動する時間は早く、即ち次段の遅延時間は短くなる
が、自分自身が駆動される時間は遅くなるので、所要の
遅延時間を得るためにインバータの大きさと数をいかに
設定すべきかは、複数段のインバータの全体として、シ
ミュレーションにより求める必要がある。
例装置の動作タイミング図を示す。図１において、上記
１から８までのものは従来回路と同じ動作をする。本実
施例においては、ビット線プリチャージＢＬＨＤＡ信号
９は、図２に示すように、ビット線ＢＬ２と反転ビット
線／ＢＬ３とのイコライズ信号であるビット線イコライ
ズＢＬＥＱ信号６が“Ｌ”から“Ｈ”に反転する時、つ
まりスタンバイ状態に入る時に、一定期間だけ“Ｈ”を
保つようになっている。この信号９は本実施例では、３
つのインバータ１０ａ，１０ｂ，１０ｃと、１つの２入
力ＮＡＮＤ回路１０ｄと、もう１つのインバータ１０ｅ
とからなるビット線プリチャージＢＬＨＤＡ信号発生回
路１０により、ＢＬＥＱ信号６と該ＢＬＥＱ信号６の３
つのインバータ１０ａ，１０ｂ，１０ｃによる遅延時間
だけ遅延した信号とのＡＮＤをとることにより発生させ
ている。ここで、上記ＢＬＨＤＡ信号９の“Ｈ”の期間
Ｔ１は、上記インバータ列１０ａ〜１０ｃの遅延時間に
等しく、これは該インバータ列１０ａ〜１０ｃの数とサ
イズとにより調節することができる。ここで、インバー
タのサイズが大きければ大きいほど次段のインバータを
駆動する時間は早く、即ち次段の遅延時間は短くなる
が、自分自身が駆動される時間は遅くなるので、所要の
遅延時間を得るためにインバータの大きさと数をいかに
設定すべきかは、複数段のインバータの全体として、シ
ミュレーションにより求める必要がある。
【００１４】スタンバイ時、ビット線プリチャージＢＬ
ＨＤＡ信号９が“Ｈ”の期間は、冗長された不良セルの
影響によりＶＢＬ信号７の電位は変化を始める。しか
し、スタンバイ時でもビット線ＢＬ２と反転ビット線／
ＢＬ３とが十分にイコライズされた後に、ビット線プリ
チャージＢＬＨＤＡ信号９を“Ｌ”にすることにより、
即ち上記インバータ１０ａ〜１０ｃによる遅延信号の遅
延時間Ｔ１をイコライズが充分に行われる時間とするこ
とにより、冗長された不良セルのビット線プリチャージ
基準電位ＶＢＬ信号への影響を遮断することができ、こ
れによりアクセスが開始されるまでのスタンバイ状態に
おいて変動したビット線プリチャージ電位ＶＢＬ信号７
のレベルは基準値にもどされる。従って、ＶＢＬ信号の
変動が抑えられ、適性な読出しマージンを確保すること
ができる。
ＨＤＡ信号９が“Ｈ”の期間は、冗長された不良セルの
影響によりＶＢＬ信号７の電位は変化を始める。しか
し、スタンバイ時でもビット線ＢＬ２と反転ビット線／
ＢＬ３とが十分にイコライズされた後に、ビット線プリ
チャージＢＬＨＤＡ信号９を“Ｌ”にすることにより、
即ち上記インバータ１０ａ〜１０ｃによる遅延信号の遅
延時間Ｔ１をイコライズが充分に行われる時間とするこ
とにより、冗長された不良セルのビット線プリチャージ
基準電位ＶＢＬ信号への影響を遮断することができ、こ
れによりアクセスが開始されるまでのスタンバイ状態に
おいて変動したビット線プリチャージ電位ＶＢＬ信号７
のレベルは基準値にもどされる。従って、ＶＢＬ信号の
変動が抑えられ、適性な読出しマージンを確保すること
ができる。
【００１５】なお、上記実施例１において、ビット線プ
リチャージ信号発生回路は、スタンバイ時に立ち上がっ
た後、一定時間後に立ち上がるビット線プリチャージ信
号を発生するものであれば、他の構成であってもよい。
例えば、論理積回路の構成によってはインバータは奇数
段に限らず偶数段であってもよい場合もある。この場合
は上記インバータの大きさと数のみに限らず、論理積回
路をも含めてビット線プリチャージ信号発生回路の構成
を、シミュレーションにより求める必要がある。
リチャージ信号発生回路は、スタンバイ時に立ち上がっ
た後、一定時間後に立ち上がるビット線プリチャージ信
号を発生するものであれば、他の構成であってもよい。
例えば、論理積回路の構成によってはインバータは奇数
段に限らず偶数段であってもよい場合もある。この場合
は上記インバータの大きさと数のみに限らず、論理積回
路をも含めてビット線プリチャージ信号発生回路の構成
を、シミュレーションにより求める必要がある。
【００１６】実施例２．本実施例２は、上記実施例１の
ＢＬＨＤＡ信号発生回路１０に代えて、図３に示される
ビット線プリチャージＢＬＨＤＡ信号発生回路１２を用
いたものである。図４はその動作タイミング図を示す。
ＢＬＨＤＡ信号発生回路１０に代えて、図３に示される
ビット線プリチャージＢＬＨＤＡ信号発生回路１２を用
いたものである。図４はその動作タイミング図を示す。
【００１７】図３の本実施例２の回路においては、１か
ら８までは従来と同じ動作をする。本実施例２において
は、ビット線プリチャージＢＬＨＤＢ信号１１は、図４
に示されるように、一定の周期Ｔ２でスタンバイ時に
“Ｈ”と“Ｌ”を繰り返すようになっている。この信号
１１は図３に示されるビット線プリチャージＢＬＨＤＢ
信号発生回路１２により、２つのインバータ１２ａ，１
２ｂと、１つのＡＮＤ回路１２ｃと、もう１つのインバ
ータ１２ｄとからなるリングオシレータの中に、ビット
線イコライズＢＬＥＱ信号６を組み込むことにより発生
させている。ここで、２つのインバータ１２ａ，１２ｂ
による遅延時間が上記周期Ｔ２の１／２となり、このイ
ンバータ列の数とサイズにより上記ＢＬＨＤＢ信号の周
期を調節することができる。ここで、所要の周期を得る
ためにインバータの大きさと数をいかに設定すべきか
を、複数段のインバータの全体として、シミュレーショ
ンにより求める必要があるのは上記と同様である。本実
施例２においても、上記実施例１と同様、ＶＢＬ信号の
変動が抑えられ、適性な読出しマージンを確保できると
いう効果が得られる。
ら８までは従来と同じ動作をする。本実施例２において
は、ビット線プリチャージＢＬＨＤＢ信号１１は、図４
に示されるように、一定の周期Ｔ２でスタンバイ時に
“Ｈ”と“Ｌ”を繰り返すようになっている。この信号
１１は図３に示されるビット線プリチャージＢＬＨＤＢ
信号発生回路１２により、２つのインバータ１２ａ，１
２ｂと、１つのＡＮＤ回路１２ｃと、もう１つのインバ
ータ１２ｄとからなるリングオシレータの中に、ビット
線イコライズＢＬＥＱ信号６を組み込むことにより発生
させている。ここで、２つのインバータ１２ａ，１２ｂ
による遅延時間が上記周期Ｔ２の１／２となり、このイ
ンバータ列の数とサイズにより上記ＢＬＨＤＢ信号の周
期を調節することができる。ここで、所要の周期を得る
ためにインバータの大きさと数をいかに設定すべきか
を、複数段のインバータの全体として、シミュレーショ
ンにより求める必要があるのは上記と同様である。本実
施例２においても、上記実施例１と同様、ＶＢＬ信号の
変動が抑えられ、適性な読出しマージンを確保できると
いう効果が得られる。
【００１８】なお、上記実施例２においても、ビット線
プリチャージ信号発生回路は、スタンバイ時に立ち上が
った後、一定周期でハイとロウを繰り返すビット線プリ
チャージ信号を発生するものであれば、他の構成であっ
てもよい。例えば、論理積回路の構成によってはインバ
ータは偶数段に限らず奇数段であってもよい。この場
合、上記インバータの大きさと数のみに限らず、論理積
回路をも含めてビット線プリチャージ信号発生回路の構
成をシミュレーションにより求める必要があるのは上記
と同様である。
プリチャージ信号発生回路は、スタンバイ時に立ち上が
った後、一定周期でハイとロウを繰り返すビット線プリ
チャージ信号を発生するものであれば、他の構成であっ
てもよい。例えば、論理積回路の構成によってはインバ
ータは偶数段に限らず奇数段であってもよい。この場
合、上記インバータの大きさと数のみに限らず、論理積
回路をも含めてビット線プリチャージ信号発生回路の構
成をシミュレーションにより求める必要があるのは上記
と同様である。
【００１９】
【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、スタンバイ時において、ビット線プ
リチャージＢＬＨＤ信号をその立上り後一定時間でオフ
するようにすることにより、あるいはビット線プリチャ
ージＢＬＨＤ信号を一定周期でハイとロウを繰り返す信
号とすることにより、冗長された不良セルからの、ビッ
ト線の基準電位を持つビット線プリチャージ電位ＶＢＬ
信号への影響を遮断し、該ＢＬＨＤ信号を切っている
間、あるいは該信号がロウの間に、変動したＶＢＬ信号
のレベルが基準値にもどされる構成としたので、これに
より、ビット線プリチャージ電位ＶＢＬ信号の変動を抑
え、適性な読出しマージンを確保することができる効果
がある。
記憶装置によれば、スタンバイ時において、ビット線プ
リチャージＢＬＨＤ信号をその立上り後一定時間でオフ
するようにすることにより、あるいはビット線プリチャ
ージＢＬＨＤ信号を一定周期でハイとロウを繰り返す信
号とすることにより、冗長された不良セルからの、ビッ
ト線の基準電位を持つビット線プリチャージ電位ＶＢＬ
信号への影響を遮断し、該ＢＬＨＤ信号を切っている
間、あるいは該信号がロウの間に、変動したＶＢＬ信号
のレベルが基準値にもどされる構成としたので、これに
より、ビット線プリチャージ電位ＶＢＬ信号の変動を抑
え、適性な読出しマージンを確保することができる効果
がある。
【図１】この発明の一実施例による半導体記憶装置を示
す回路図。
す回路図。
【図２】この発明の一実施例の動作を示すタイミング
図。
図。
【図３】この発明の第２の実施例による半導体記憶装置
を示す回路図。
を示す回路図。
【図４】この発明の第２の実施例の動作を示すタイミン
グ図。
グ図。
【図５】従来の半導体記憶装置のメモリセルアレイ構成
を示す回路図。
を示す回路図。
【図６】図５の従来回路の動作タイミング図。
１ メモリセル ２ ビット線ＢＬ ３ 反転ビット線／ＢＬ ４ センスアンプ ５ ビット線イコライズトランジスタ ６ ビット線イコライズ信号ＢＬＥＱ ７ ビット線プリチャージ電位ＶＢＬ信号 ８ ビット線プリチャージトランジスタ ９ ビット線プリチャージＢＬＨＤＡ信号 １０ ＢＬＨＤＡ発生回路 １１ ビット線プリチャージＢＬＨＤＢ信号 １２ ＢＬＨＤＢ発生回路 １３ ビット線プリチャージＢＬＨＤ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 宰 兵庫県伊丹市東野４丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内
Claims (5)
- 【請求項１】 メモリセルから読み出したデータが出力
されるビット線および反転ビット線と、 上記ビット線と反転ビット線に現れるデータの差を増幅
するセンスアンプ回路と、 上記ビット線と反転ビット線の電位を等しくするビット
線イコライズ信号により両者の電位を等しくするビット
線イコライズトランジスタと、 上記ビット線の電位をプリチャージするためのビット線
プリチャージ電位信号と、 上記ビット線に上記ビット線プリチャージ電位信号の電
位を与えるビット線プリチャージトランジスタとを備え
た半導体記憶装置において、 スタンバイ時に上記ビット線プリチャージトランジスタ
を、上記ビット線プリチャージ電位が不良メモリセルに
よる影響を受けないよう制御する手段を備えたことを特
徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記ビット線プリチャージトランジスタを制御する手段
は、上記ビット線イコライズ信号を入力とし、スタンバ
イ時に立ち上がった後一定時間後に立ち下がるビット線
プリチャージ信号を発生するビット線プリチャージ信号
発生回路であることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 上記ビット線プリチャージ信号発生回路は、上記ビット
線イコライズ信号を入力とする単数又は複数段のインバ
ータ回路と、上記ビット線イコライズ信号と上記単数又
は複数段のインバータ回路の出力との論理積をとる論理
積回路とを備えたものであることを特徴とする半導体記
憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置におい
て、 上記ビット線プリチャージトランジスタを制御する手段
は、上記ビット線イコライズ信号を入力とし、スタンバ
イ時に立ち上がった後一定周期でハイとロウを繰り返す
周期信号であるビット線プリチャージ信号を発生するビ
ット線プリチャージ信号発生回路であることを特徴とす
る半導体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、 上記ビット線プリチャージ信号発生回路は、単数または
複数段のインバータと、上記ビット線イコライズ信号を
一方の入力とし、その出力を上記単数または複数段のイ
ンバータに入力したその出力信号を他方の入力とする論
理積回路とを備えたものであることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223909A JPH0668673A (ja) | 1992-08-24 | 1992-08-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4223909A JPH0668673A (ja) | 1992-08-24 | 1992-08-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668673A true JPH0668673A (ja) | 1994-03-11 |
Family
ID=16805616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4223909A Pending JPH0668673A (ja) | 1992-08-24 | 1992-08-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668673A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703585A3 (en) * | 1994-08-24 | 1998-02-04 | Nec Corporation | Semiconductor memory device |
| KR100397360B1 (ko) * | 1994-06-30 | 2003-11-13 | 주식회사 하이닉스반도체 | 시모스집속회로의고속전파기술 |
| JP2008065971A (ja) * | 2006-08-10 | 2008-03-21 | Fujitsu Ltd | 半導体メモリおよびメモリシステム |
| JP2012104220A (ja) * | 2006-08-10 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体メモリおよびメモリシステム |
-
1992
- 1992-08-24 JP JP4223909A patent/JPH0668673A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397360B1 (ko) * | 1994-06-30 | 2003-11-13 | 주식회사 하이닉스반도체 | 시모스집속회로의고속전파기술 |
| EP0703585A3 (en) * | 1994-08-24 | 1998-02-04 | Nec Corporation | Semiconductor memory device |
| JP2008065971A (ja) * | 2006-08-10 | 2008-03-21 | Fujitsu Ltd | 半導体メモリおよびメモリシステム |
| JP2012104220A (ja) * | 2006-08-10 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体メモリおよびメモリシステム |
| US8630138B2 (en) | 2006-08-10 | 2014-01-14 | Fujitsu Semiconductor Limited | Memory system including semicondutor memory for decoupling bad memory block from sense amplifier in standby period |
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