KR102060044B1 - 펄스 드라이버 및 그 구동방법 - Google Patents

펄스 드라이버 및 그 구동방법 Download PDF

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Abstract

본 발명은 펄스 드라이버 및 그 구동 방법에 관한 것으로서, 더욱 상세하게는 소스-게이트 전압이 저전압을 유지되는 펄스 드라이버의 회로도를 제공하며, 일반적인 고전압 반도체 공정에서 지원하는 낮은 소스-게이트 전압에도 펄스 드라이버가 구동될 수 있도록 한다.

Description

펄스 드라이버 및 그 구동방법{Pulse driver and the method for driving the same}
본 발명은 펄스 드라이버 및 그 구동 방법에 관한 것으로서, 더욱 상세하게는 트랜지스터 소자에 저전압을 사용하는 경우에도 고전압의 출력 펄스를 출력시키는 펄스 드라이버 및 그 구동 방법에 관한 것이다.
트랜지스터의 동작전압은 소스-드레인 간의 전압, 소스-게이트 간의 전압, 게이트-드레인 간의 전압에 의해 결정된다. 소스-게이트 간의 전압은 게이트 산화물의 두께에 의해 정해지는데, 게이트 산화물의 두께를 두껍게 하면 소스-게이트 간의 전압을 높게 유지할 수 있다.
다만, 반도체에서는 소자의 동작스피드가 주목적이기 때문에 게이트 산화물의 두께를 두껍게 하면 소자가 빠르게 작동할 수 없는 문제점이 있다.
도 1은 종래의 펄스 드라이버의 회로도를 나타내는 도면이고, 도 2는 도 1에 도시된 회로의 구동파형을 나타내는 도면이다.
도 1을 참조하면, 저전압 입력만을 사용하여 고전압 출력 펄스를 생성하는데, Vdd 크기의 저전압을 사용하면 출력 펄스는 3Vdd가 출력된다.
출력(CLKout)이 증가하게 됨에 따라, 트랜지스터 MP1, MP2, MPS2, MPS3의 게이트-소스 전압이 Vdd 이상으로 넘어가게 된다.
예컨대, 트랜지스터 MP1의 소스-게이트 전압은 소스 전압(V1p)에서 게이트 전압(P1)의 차로 정의할 수 있다.
도 2에 도시된 그래프를 참고하여 트랜지스터 MP1의 소스 전압(V1p)과 게이트 전압(P1)간의 차를 나타내면 도 3과 같다.
도 3에 도시된 바와 같이 트랜지스터 MP1의 소스-게이트 전압은 출력(CLKout)이 3Vdd로 고전압을 생성할 때, 3Vdd가 된다.
예를 들어, 저전압에 해당되는 3.3V 또는 5V를 Vdd로 사용하는 경우, 도 1의 회로를 구현하기 위해서는 소스-게이트 전압이 9.9V 또는 15V 걸리기 때문에, 높은 소스-게이트 전압을 견딜 수 있는 특별한 고전압 반도체 공정이 필요하다.
한국등록특허 제10-1431880호 B1
본 발명은 소스-게이트 전압이 저전압을 유지하도록 펄스 드라이버의 회로도를 설계하여, 일반적인 고전압 반도체 공정에서 지원하는 낮은 소스-게이트 전압에도 펄스 드라이버가 구동될 수 있도록 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 펄스 드라이버는 제1 구동 입력 펄스를 입력 받고, 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지; 제2m 구동 입력 펄스 및 제2m+1 구동 입력 펄스(단, m은 1 내지 k-1 사이의 자연수)를 입력 받고, 제k+1 스테이지(단, k는 2 내지 n-1 사이의 자연수)에서 제k 입력 펄스 및 제 k' 입력 펄스를 입력 받으며, 제k+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제k 스테이지; 및 전원을 입력 받고, 제2k 구동 입력 펄스 및 제2k+1 구동 입력 펄스를 입력 받으며, 출력은 상기 제k 스테이지의 입력으로 연결되는 제n 스테이지(단, n=k+1)를 포함할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제1 스테이지는, 제1 스위치 및 제2 스위치를 포함하며, 제1 스위치의 입력은 제2 스테이지에 연결되고, 제2 스위치의 입력은 상기 제1 구동 입력 펄스인 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제k 스테이지는, 제3 스위치, 제4 스위치, 제5 스위치, 제6 스위치 및 제11 스위치를 포함하며, 제3 스위치의 입력은 상기 제k 입력 펄스이고, 제4 스위치의 입력은 상기 제2m 구동 입력 펄스며, 제5 스위치의 입력은 상기 제2m+1 구동 입력 펄스, 제6 스위치의 입력은 상기 제k' 입력 펄스인 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 n 스테이지는 제7 스위치, 제8 스위치, 제9 스위치, 제10 스위치 및 제12 스위치를 포함하며, 제7 스위치의 입력 및 제8 스위치의 입력은 상기 제2k 구동 입력 펄스고, 제9 스위치의 입력은 상기 제2k+1 구동 입력 펄스며, 제10 스위치의 입력은 상기 전원인 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제1 스위치 내지 상기 제12 스위치는 트랜지스터이며, 상기 제2 스위치, 상기 제4 스위치 내지 제6 스위치 및 제8 스위치 내지 제12 스위치의 입력은 트랜지스터의 게이트 입력이고,
상기 제1 스위치, 상기 제3 스위치 및 상기 제7 스위치의 입력은 트랜지스터의 소스 입력일 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제2 스테이지는 제1 커패시터(Cs1)를 포함하고, 상기 제1 스위치의 게이트 입력은 상기 제2 스테이지의 상기 제1 커패시터(Cs1) 일단에 연결되고, 상기 제1 스위치의 소스 입력은 상기 제2 스테이지의 상기 제1 커패시터(Cs1) 타단에 연결될 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제k+1 스테이지는 제k 커패시터(Csk)를 포함하고, 상기 k 입력 펄스는, 상기 제k 커패시터(Csk)의 일단에서 출력된 것이며, 상기 k' 입력 펄스는, 상기 제k 커패시터(Csk)의 타단에서 출력되는 것일 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제1 스테이지는, 출력 펄스를 출력하는 펄스 드라이버 출력단(CLKOUT); 상기 제1 구동 입력 펄스에 따라 펄스 드라이버 출력단(CLKOUT)과 기준단 사이를 스위칭하는 n형의 스위치소자(MN1); 및 상기 제2 스테이지로부터 입력된 펄스에 따라, 펄스 드라이버 출력단(CLKOUT)과 제1 스테이지의 제1 마디(V1p) 사이를 스위칭하는 p형의 스위치소자(Mp1)를 포함할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 제k 스테이지는, 타단이 제k-1 마디(Vk-1P)에 연결된 제k-1 캐패시터(CSk-1); 제2m(단, m은 1 내지 k-1 사이의 자연수) 외부 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNk); 상기 제k 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 제k+1 스테이지의 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPk); 제2m+1 외부 입력 펄스에 따라 기준단과 스위치소자(MPDk)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSk); 상기 제k' 입력 펄스에 따라 상기 제k-1 마디(Vk-1P)와 스위치소자(MPDk)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSk); 및 게이트에 입력되는 신호에 따라 전원과 제k-1 마디(Vk-1P) 사이를 스위칭하는 p형의 스위치소자(MPDk)를 포함할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 상기 제n 스테이지는, 타단이 제k 마디(VkP)에 연결된 제k 캐패시터(CSk); 제2k 외부 입력 펄스에 따라 제k 캐패시터(CSk)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNn); 상기 제2k 외부 입력 펄스에 따라 제k 캐패시터(CSk)의 일단과 전원 사이를 스위칭하는 p형의 스위치소자(MPn); 제2k+1 외부 입력 펄스에 따라 기준단과 스위치소자(MPDn)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSn); 상기 전원에 따라 상기 제k 마디(VkP)와 스위치소자(MPDn)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSn); 및 게이트에 입력되는 신호에 따라 전원과 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPDn)를 포함할 수 있다.
본 발명의 일 실시예에 따른 펄스 드라이버의 구동 방법은 상술한 제1 스테이지 내지 제n 스테이지를 포함하되, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하는 펄스 드라이버의 구동 방법으로서,(a) 입력 펄스를 각 스테이지로 입력시키는 단계; 및 (b) 입력 펄스에 따라 각 스테이지들 사이의 연결 여부를 조절하는 단계;를 포함할 수 있다.
본 발명은 일반적인 고전압 반도체 공정에서 제공되는 게이트-소스 최대전압이 저전압인 트랜지스터 소자를 사용하는 경우에도, 저전압소스에서 고전압 출력 펄스를 생성하는 펄스 드라이버 회로를 제공할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 펄스 드라이버의 회로도를 나타내는 도면이다.
도 2는 도 1에 도시된 회로의 구동파형을 나타내는 도면이다.
도 3은 도 1에 도시된 회로의 트랜지스터 MP1의 소스-게이트 전압을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 펄스 드라이버의 회로도를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 펄스 드라이버 회로(도 4)의 구동파형을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 펄스 드라이버 회로에서 트랜지스터(MP1, MP2, MPS2, MPS3)의 소스-게이트 전압을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
명세서 전체에서 트랜지스터의 소스-게이트 전압은 게이트-소스 전압으로도 혼용해 사용할 수 있고, 절대값으로 나타낼 수 있다.
명세서 전체에서 펄스 드라이버 출력단(CLKOUT)는 로드 커패시터(Cload)를 사용한 실시예로 하여 설명한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 펄스 드라이버의 회로도를 나타내는 도면이다.
도 4를 참조하면, 펄스 드라이버는 제1 스테이지(ST1), 제2 스테이지(ST2) 및 제3 스테이지(ST3)를 포함할 수 있다.
본 발명의 일 실시예에 따른 제1 스테이지(ST1)는 제1 스위치(MP1), 제2 스위치(MN1) 및 출력 펄스(CLKout)를 출력하는 로드 커패시터(Cload)를 포함하며, 제1 스위치(MP1)의 입력은 제2 스테이지(ST2)에 연결되고, 제2 스위치(MN1)의 입력은 상기 제1 구동 입력 펄스(Pa1)인 것을 특징으로 할 수 있다.
보다 구체적으로는, 제1 스위치(MP1)의 소스 입력은 제1' 입력 펄스(V1p)이고, 제1 스위치(MP1)의 게이트 입력은 제1 입력 펄스(V1N)이며, 제2 스위치(MN1)의 게이트 입력은 상기 제1 구동 입력 펄스(Pa1)일 수 있다.
즉, 제1 스테이지(ST1)는 제2 스테이지(ST2)와 연결되거나 단선되며 출력 펄스(CLKout)를 출력할 수 있다.
한편, 제1 입력 펄스(V1N)는 제2 스테이지(ST2)에 포함된 제1 커패시터(Cs1)의 일단 노드에 형성되는 전압이며, 제1' 입력 펄스(V1p)는 제2 스테이지(ST2)에 포함된 제1 커패시터(Cs1)의 타단 노드에 형성되는 전압이다.
본 발명의 일 실시예에 따른 제2 스테이지(ST2)는 제2 구동 입력 펄스(Pa2) 및 제3 구동 입력 펄스(Pa3)를 입력 받고, 제3 스테이지(ST3)으로부터 제2 입력 펄스(V2N), 제2' 입력 펄스(V2p)를 입력 받으며, 제3 스테이지(ST3)와 연결되거나 단선될 수 있다.
제2 스테이지(ST2)는 제3 스위치(MP2), 제4 스위치(MN2), 제5 스위치(MNS2) 및 제6 스위치(MPS2)와 제1 커패시터(Cs1)를 포함할 수 있다. 제2 스테이지(ST2)는 게이트에 입력되는 신호에 따라 전원과 제1 마디(V1P) 사이를 스위칭하는 p형의 스위치(MPD2)도 포함할 수 있다.
보다 구체적으로는, 상기 제3 스위치(MP2)의 게이트는 제3 스테이지(ST3)로부터 제2 입력 펄스(V2N)를 입력 받고, 제3 스위치(MP2)의 소스는 제3 스테이지(ST2)로부터 제2' 입력 펄스(V2p)를 입력 받는다.
한편, 제2 입력 펄스(V2N)는 제3 스테이지(ST3)에 포함된 제2 커패시터(Cs2)의 일단 노드에 형성되는 전압이며, 제2' 입력 펄스(V2p)는 제3 스테이지(ST3)에 포함된 제2 커패시터(Cs2)의 타단 노드에 형성되는 전압이다.
즉, 제k 입력 펄스(Pk)는 제k 커패시터(Csk)의 일단 노드에 형성되는 전압이고, 제k' 입력 펄스(Pk')는 제k 커패시터(Csk) 타단 노드에 형성되는 전압을 지칭한다(단, k는 2 내지 n-1 사이의 자연수).
제4 스위치(MN2)의 게이트는 제2 구동 입력 펄스(Pa2)를 입력받고, 제5 스위치(MNS2)의 게이트는 제3 구동 입력 펄스(Pa3)를 입력받는다. 제6 스위치(MPS2)의 게이트는 제2' 입력 펄스(V2p)를 입력 받는다.
본 발명의 일 실시예에 따른 제3 스테이지(ST3)는 제4 구동 입력 펄스(Pa4), 제5 구동 입력 펄스(Pa5) 및 전원(Vdd)을 입력 받을 수 있고, 제7 스위치(MP3), 제8 스위치(MN3), 제9 스위치(MNS3) 및 제10 스위치(MPS3)와 제2 커패시터(Cs2)를 포함할 수 있다. 제3 스테이지(ST3)는 게이트에 입력되는 신호에 따라 전원과 제2 마디(V2P) 사이를 스위칭하는 p형의 스위치(MPD3)도 포함할 수 있다.
보다 구체적으로는, 상기 제7 스위치(MP3)의 게이트와 제8 스위치(MN3)의 게이트는 제4 구동 입력 펄스(Pa4)가 입력되고, 제9 스위치(MNS3)의 게이트는 제5 구동 입력 펄스(Pa5)가 입력되고, 제10 스위치(MPS3)의 게이트는 전원(Vdd)이 입력될 수 있다.
본 발명의 펄스 드라이버는 도 4에 도시된 바와 같이 스테이지가 3단계인 것에 대하여 일 실시예로 설명되었으나, 이에 한정되는 것은 아니며, 3 단계 이상인 경우도 포함한다.
본 발명의 다른 실시예에 따른 펄스 드라이버의 스테이지를 3이상인 N개로 늘릴 경우, 펄스 드라이버는 N
Figure 112018091227026-pat00001
Vdd 해당하는 고전압 펄스를 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 펄스 드라이버 회로(도 4)의 구동파형을 나타내는 도면이고, 도 6은 본 발명의 일 실시예에 따른 펄스 드라이버 회로에서 트랜지스터의 소스-게이트 전압을 나타낸다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 구동 입력 펄스(Pa1, Pa2, Pa3, Pa4, Pa5)는 저전압 Vdd이하이며, 각각 독립적으로 작동한다.
본 발명의 일 실시예에 따른 펄스 드라이버는 펄스 드라이버 회로에 포함된 모든 트랜지스터의 게이트-소스 전압을 저전압(예컨대, 3.3V 또는 5V) Vdd이하로 유지하는 것을 특징으로 한다.
도 5 및 도 6을 참조하면, 제1 스위치인 트랜지스터 Mp1의 게이트-소스 전압은 |V1p-V1N|으로 정의되며, 도 5에 도시된 V1p와 V1N의 차는 도 6에 나타난 바와 같이 Vdd이하로 유지된다.
제3 스위치인 트랜지스터 MP2의 게이트-소스 전압은 |V2p-V2N|으로 정의되며, 도 6에 나타난 바와 같이 항상 Vdd 이하로 유지된다.
제6 스위치인 트랜지스터 MPS2의 게이트-소스 전압은 |V1p-V2p|으로 정의되며, 도 6에 나타난 바와 같이 항상 Vdd 이하로 유지된다.
제10 스위치인 트랜지스터 MPS3의 게이트-소스 전압은 |V2p-Vdd|로 도 6에 나타난 바와 같이 항상 Vdd 이하로 유지된다.
도 6에 나타낸 트랜지스터 이외의 다른 트랜지스터들의 게이트-소스 전압도 모두 Vdd이하로 유지된다.
예컨대, 트랜지스터가 꺼질 때는 OV, 켜질 때는 Vdd로 유지됨으로써, 항상 Vdd 이하로 유지된다.
종합하면, 본 발명의 일 실시예에 따른 펄스 드라이버는 일반적인 고전압 반도체 공정에서 사용되는 게이트-소스 최대전압이 저전압인 트랜지스터 소자를 이용하여도 고전압 출력 펄스를 생성할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
STk : 제k 스테이지
Cload: 로드 커패시터 Csk: 제 k 커패시터
MNX, MNSX: n형 스위치소자 MPX, MPSX, MPDX: p형 스위치소자

Claims (6)

  1. 제1 구동 입력 펄스를 입력 받고, 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지;
    제2m 구동 입력 펄스 및 제2m+1 구동 입력 펄스(단, m은 1 내지 k-1 사이의 자연수)를 입력 받고, 제k+1 스테이지(단, k는 2 내지 n-1 사이의 자연수)에서 제k 입력 펄스 및 제 k' 입력 펄스를 입력 받으며, 제k+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제k 스테이지; 및
    전원을 입력 받고, 제2k 구동 입력 펄스 및 제2k+1 구동 입력 펄스를 입력 받으며, 출력은 상기 제k 스테이지의 입력으로 연결되는 제n 스테이지(단, n=k+1)를 포함하며,
    상기 제1 스테이지는, 제1 스위치 및 제2 스위치를 포함하며, 제1 스위치의 입력은 제2 스테이지에 연결되고, 제2 스위치의 입력은 상기 제1 구동 입력 펄스인 것을 특징으로 하며,
    상기 제k 스테이지는, 제3 스위치, 제4 스위치, 제5 스위치, 제6 스위치 및 제11 스위치를 포함하며, 제3 스위치의 입력은 상기 제k 입력 펄스이고, 제4 스위치의 입력은 상기 제2m 구동 입력 펄스며, 제5 스위치의 입력은 상기 제2m+1 구동 입력 펄스, 제6 스위치의 입력은 상기 제k' 입력 펄스인 것을 특징으로 하며,
    상기 n 스테이지는 제7 스위치, 제8 스위치, 제9 스위치, 제10 스위치 및 제12 스위치를 포함하며, 제7 스위치의 입력 및 제8 스위치의 입력은 상기 제2k 구동 입력 펄스고, 제9 스위치의 입력은 상기 제2k+1 구동 입력 펄스며, 제10 스위치의 입력은 상기 전원인 것을 특징으로 하는 펄스 드라이버.
  2. 제1항에 있어서,
    상기 제1 스위치 내지 상기 제12 스위치는 트랜지스터이며,
    상기 제2 스위치, 상기 제4 스위치 내지 제6 스위치 및 제8 스위치 내지 제12 스위치의 입력은 트랜지스터의 게이트 입력이고,
    상기 제1 스위치, 상기 제3 스위치 및 상기 제7 스위치의 입력은 트랜지스터의 소스 입력인펄스 드라이버.
  3. 제1항에 있어서,
    상기 제2 스테이지는 제1 커패시터(Cs1)를 포함하고,
    상기 제1 스위치의 게이트 입력은 상기 제2 스테이지의 상기 제1 커패시터(Cs1) 일단에 연결되고, 상기 제1 스위치의 소스 입력은 상기 제2 스테이지의 상기 제1 커패시터(Cs1) 타단에 연결된 것인 펄스 드라이버.
  4. 제1항에 있어서,
    상기 제k+1 스테이지는 제k 커패시터(Csk)를 포함하고,
    상기 k 입력 펄스는, 상기 제k 커패시터(Csk)의 일단에서 출력된 것이며,
    상기 k' 입력 펄스는, 상기 제k 커패시터(Csk)의 타단에서 출력되는 것인 펄스 드라이버.
  5. 제1항에 있어서,
    상기 제1 스테이지는,
    출력 펄스를 출력하는 펄스 드라이버 출력단(CLKOUT);
    상기 제1 구동 입력 펄스에 따라 펄스 드라이버 출력단(CLKOUT)과 기준단 사이를 스위칭하는 n형의 스위치소자(MN1); 및
    상기 제2 스테이지로부터 입력된 펄스에 따라, 펄스 드라이버 출력단(CLKOUT)과 제1 스테이지의 제1 마디(V1p) 사이를 스위칭하는 p형의 스위치소자(Mp1)를 포함하며,
    상기 제k 스테이지는,
    타단이 제k-1 마디(Vk-1P)에 연결된 제k-1 캐패시터(CSk-1);
    제2m(단, m은 1 내지 k-1 사이의 자연수) 외부 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNk);
    상기 제k 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 제k+1 스테이지의 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPk);
    제2m+1 외부 입력 펄스에 따라 기준단과 스위치소자(MPDk)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSk);
    상기 제k' 입력 펄스에 따라 상기 제k-1 마디(Vk-1P)와 스위치소자(MPDk)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSk); 및
    게이트에 입력되는 신호에 따라 전원과 제k-1 마디(Vk-1P) 사이를 스위칭하는 p형의 스위치소자(MPDk);를 포함하며,
    상기 제n 스테이지는,
    타단이 제k 마디(VkP)에 연결된 제k 캐패시터(CSk);
    제2k 외부 입력 펄스에 따라 제k 캐패시터(CSk)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNn);
    상기 제2k 외부 입력 펄스에 따라 제k 캐패시터(CSk)의 일단과 전원 사이를 스위칭하는 p형의 스위치소자(MPn);
    제2k+1 외부 입력 펄스에 따라 기준단과 스위치소자(MPDn)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSn);
    상기 전원에 따라 상기 제k 마디(VkP) 와 스위치소자(MPDn)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSn); 및
    게이트에 입력되는 신호에 따라 전원과 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPDn);
    를 포함하는 펄스 드라이버.
  6. 제1 구동 입력 펄스를 입력 받고, 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지와, 제2m 구동 입력 펄스 및 제2m+1 구동 입력 펄스(단, m은 1 내지 k-1 사이의 자연수)를 입력 받고, 제k+1 스테이지(단, k는 2 내지 n-1 사이의 자연수)에서 제k 입력 펄스 및 제 k' 입력 펄스를 입력 받으며, 제k+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제k 스테이지 및 전원을 입력 받고, 제2k 구동 입력 펄스 및 제2k+1 구동 입력 펄스를 입력 받으며, 출력은 상기 제k 스테이지의 입력으로 연결되는 제n 스테이지(단, n=k+1)를 포함하되, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하는 펄스 드라이버의 구동 방법으로서,
    (a) 입력 펄스를 각 스테이지로 입력시키는 단계; 및
    (b) 입력 펄스에 따라 각 스테이지들 사이의 연결 여부를 조절하는 단계;를 포함하고,
    상기 제1 스테이지는, 제1 스위치 및 제2 스위치를 포함하며, 제1 스위치의 입력은 제2 스테이지에 연결되고, 제2 스위치의 입력은 상기 제1 구동 입력 펄스인 것을 특징으로 하며,
    상기 제k 스테이지는, 제3 스위치, 제4 스위치, 제5 스위치, 제6 스위치 및 제11 스위치를 포함하며, 제3 스위치의 입력은 상기 제k 입력 펄스이고, 제4 스위치의 입력은 상기 제2m 구동 입력 펄스며, 제5 스위치의 입력은 상기 제2m+1 구동 입력 펄스, 제6 스위치의 입력은 상기 제k' 입력 펄스인 것을 특징으로 하며,
    상기 n 스테이지는 제7 스위치, 제8 스위치, 제9 스위치, 제10 스위치 및 제12 스위치를 포함하며, 제7 스위치의 입력 및 제8 스위치의 입력은 상기 제2k 구동 입력 펄스고, 제9 스위치의 입력은 상기 제2k+1 구동 입력 펄스며, 제10 스위치의 입력은 상기 전원인 것을 특징으로 하는 펄스 드라이버의 구동 방법.
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