JPH10276071A - 容量結合を利用した論理回路、ａｄ変換回路及びｄａ変換回路 - Google Patents

容量結合を利用した論理回路、ａｄ変換回路及びｄａ変換回路

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JPH10276071A
JPH10276071A JP6334497A JP6334497A JPH10276071A JP H10276071 A JPH10276071 A JP H10276071A JP 6334497 A JP6334497 A JP 6334497A JP 6334497 A JP6334497 A JP 6334497A JP H10276071 A JPH10276071 A JP H10276071A
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Abstract

(57)【要約】 【課題】容量結合回路を利用して少ない素子数で論理回
路，ＡＤ変換回路等を提供する。 【解決手段】アナログ入力が与えられる入力端子と、２
値の出力が与えられるＮ（Ｎは複数）ビットの出力端子
とを有するアナログ・デジタル変換回路において、一方
の電極が入力端子に接続される入力容量と、入力容量の
他方の電極が入力される第一のインバータと、該第一の
インバータに接続される第二のインバータとを有する単
位回路が、Ｎ個並列に設けられ、その単位回路の第二の
インバータの出力がそれぞれの出力端子に与えられ、更
に、各単位回路に対応する出力の反転出力が、それぞれ
下位ビットに対応する単位回路の前記第一のインバータ
の入力に帰還容量を介して帰還され、最上位ビットから
Ｍ（Ｍは整数）番目の単位回路の反転出力に対応する前
記帰還容量の容量値は、帰還される単位回路の入力容量
の１／２M 倍であることを特徴とするアナログ・デジタ
ル変換回路。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、容量結合を利用し
たＣＭＯＳの論理回路、ＡＤ変換回路及びＤＡ変換回路
にかかり、例えば、イメージセンサ等で光電変換素子と
共に同一のＬＳＩに集積される論理回路やＡＤ変換回
路、ＤＡ変換回路の素子数を減らすことができる新規な
回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ論理回路の基本的な構成は、例
えば「ＭＯＳ集積回路の基礎」（近代科学社 1992.5.3
0 ）などに記載される通り、比較的多くのＣＭＯＳトラ
ンジスタ素子を利用する。また、ＡＤ変換回路について
は、例えば「トランジスタ技術Special No. 16 」（Ｃ
Ｑ出版 1991.2.1 第２版）などに記載されている。イ
メージセンサ等の光電変換素子と共に集積化されるＡＤ
変換回路では、入力を印加すると同時に出力がえられる
フラッシュ型のＡＤ変換回路が有利であるが、かかるフ
ラッシュ型のＡＤ変換回路は、多数の比較器が必要であ
り、回路規模が大きくなる。例えば，ｎビットのＡＤ変
換回路を構成する為には、２n ー１個の比較器を要す
る。
【０００３】一方、ＣＭＯＳ回路を同じ基板上に形成し
てオンチップでの信号処理機能を搭載し、デジタル出力
を可能にするイメージセンサの研究がすすめられてい
る。例えば、「PROCEEDINGS of SPIE Vol.2745 Infrare
d Readout Electronics III PP.90-127. 9, April (19
96) 」に記載される通りである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た通り、現状のＣＭＯＳ論理回路はその素子数が多く、
またセンサから検出されるアナログ信号をデジタル信号
に変換するためのＡＤ変換回路も素子数が膨大である。
従って、そのような回路を利用したデジタル回路を光セ
ンサと同じ基板上に形成すると、全体のチップ面積に対
するセンサ部分の面積の割合であるフィルファクタが極
めて小さくなる。この点は、例えば、ISSCC 1944 DIGES
T OF TECHNICAL PAPERS, pp230等に記載されている。
【０００５】そこで、本発明の目的は、素子数を大幅に
少なくしたＣＭＯＳ論理回路を提供することにある。
【０００６】また、本発明の別の目的は、多数の比較器
が必要なく、少ない素子数で構成することができるＣＭ
ＯＳのＡＤ変換回路を提供することにある。
【０００７】また、本発明の別の目的は、少ない素子数
で構成することができるフラッシュ型のＣＭＯＳのＡＤ
変換回路を提供することにある。
【０００８】また、本発明の別の目的は、少ない素子数
で構成することができる時系列型のＣＭＯＳのＡＤ変換
回路を提供することにある。
【０００９】また、本発明の別の目的は、少ない素子数
で構成することができるＣＭＯＳのＤＡ変換回路を提供
することにある。
【００１０】更に、本発明の別の目的は、少ない素子数
で構成したデジタル回路を搭載しそのフィルファクタを
高くすることができるイメージセンサを提供することに
ある。
【００１１】
【課題を解決するための手段】上記の課題を解決した論
理回路は、本発明によれば、２値入力が与えられる複数
の入力端子と、一方の電極が該複数の入力端子にそれぞ
れ接続され他方の電極が共通に接続され、更にほぼ同じ
容量値を持つ複数の入力容量と、該共通の電極の電圧が
入力され、前記複数の入力端子のうち所定数の入力端子
に論理１に対応する電圧が印加された時に反転する閾値
を有するインバータ回路とを有することを特徴とする。
【００１２】複数の入力容量が共通に結合されてそれぞ
れに入力信号が与えられる容量結合回路を利用すること
により、複数の入力のうち所定数に論理１に対応する電
圧が印加された時に、その結合端子にインバータの閾値
を越える電位を生成することができる。例えば、閾値を
電源電圧の半分に設定すると、かかる論理回路は多数決
回路になる。
【００１３】また、入力容量に接続される入力端子の一
部に固定電位を与えることで、ＮＡＮＤ回路やＡＮＤ回
路、更にＮＯＲ回路やＯＲ回路を生成することもでき
る。
【００１４】更に、この論理回路を発展させることで、
フリップフロップ回路、全加算器等の論理回路を少ない
トランジスタ数で構成できる。
【００１５】本発明の他の特徴点として、容量結合回路
を利用することにより、極めて少ないトランジスタ数で
アナログ・デジタル変換回路を構成することができる。
その一例のアナログ・デジタル変換回路は、アナログ入
力が与えられる入力端子と、２値の出力が与えられるＮ
（Ｎは複数）ビットの出力端子とを有するアナログ・デ
ジタル変換回路において、一方の電極が前記入力端子に
接続される入力容量と、該入力容量の他方の電極が入力
される第一のインバータと、該第一のインバータに接続
される第二のインバータとを有する単位回路が、Ｎ個並
列に設けられ、該単位回路の第二のインバータの出力が
それぞれの前記出力端子に与えられ、更に、各単位回路
に対応する出力の反転出力が、それぞれ下位ビットに対
応する単位回路の前記第一のインバータの入力に帰還容
量を介して帰還され、最上位ビットからＭ（Ｍは整数）
番目の単位回路の反転出力に対応する前記帰還容量の容
量値は、帰還される単位回路の入力容量の１／２M 倍で
あることを特徴とする。
【００１６】上位ビットのデジタル出力の反転信号を帰
還容量を介して、下位ビットのインバータ入力に与える
ことにより、それぞれの容量結合回路により下位ビット
の比較電位を生成することができる。この回路は、従来
にない極めてトランジスタ数の少ないＣＭＯＳ回路で構
成することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１８】［容量回路網］図１は、本発明の原理を示
す容量回路網の回路図である。この例では、３つの容量
Ｃ１，Ｃ２，Ｃ３の一方の電極にそれぞれＶ１，Ｖ２，
Ｖ３の電圧が印加され、他方の電極が共通に接続されて
いる。この場合の、共通電極の電圧値Ｖｘは、 Ｖｘ＝（Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋Ｃ３・Ｖ３）／（Ｃ
１＋Ｃ２＋Ｃ３） である。
【００１９】この様に、複数の容量を結合した容量回路
網を構成すると、複数の入力電圧Ｖ１，Ｖ２，Ｖ３に対
して、その容量比に従う一義的な電圧値Ｖｘを得ること
ができる。
【００２０】［容量回路網を利用したＣＭＯＳ論理回
路］図２は、上記の容量回路網を入力段に利用した３端
子入力の多数決回路図である。図２（Ａ）にはその回路
を、図２（Ｂ）にはその真理表図を示す。この多数決回
路では、３つの入力Ａ，Ｂ，Ｃがほぼ等しい容量１０，
１１，１２を介して２段のＣＭＯＳインバータ１３，１
４に与えられる。このＣＭＯＳインバータ１３，１４
は、Ｐチャネル型トランジスタとＮチャネル型トランジ
スタとのβ値を等しくし且つ両者の閾値を等しくするこ
とにより、その出力が反転する閾値Ｖｔを電源Ｖｄｄの
半分（Ｖｄｄ／２）にすることができる。
【００２１】尚、以下の論理回路に共通して、入力端子
に０とＶｄｄの２つの電圧が印加されるとする。したが
って、入力が０電圧（Ｌレベル）の時は論理０が、電源
Ｖｄｄ（Ｈレベル）の時は論理１が入力されるものとす
る。
【００２２】図１で説明した通り、容量結合網の共通端
子１５には、入力の論理１の数によって、０，Ｖｄｄ／
３，２Ｖｄｄ／３，Ｖｄｄの値をとる。従って、共通端
子１５の値が０，Ｖｄｄ／３の時は出力Ｚは論理０（Ｌ
レベル）となり、端子１５の値が２Ｖｄｄ／３，Ｖｄｄ
の時はインバータが反転して出力Ｚは論理１（Ｈレベ
ル）となる。
【００２３】かかる構成にすると、図２（Ｂ）の真理表
に示される通り、２つ以上の入力がＨレベル（論理１）
になるときに、出力ＺがＨレベル（論理１）になる。ま
た、入力Ａが論理０の時は、出力Ｚは入力Ｂ、ＣのＡＮ
Ｄ出力となり、入力Ａが論理１の時は、出力Ｚは入力
Ｂ、ＣのＯＲ出力となる。この様に、わずか３容量と２
段のＣＭＯＳインバータにより多数決回路を構成でき
る。
【００２４】図３は、４端子入力の重み付け多数決回路
図である。図３（Ａ）にはその回路を、図３（Ｂ）には
その真理表図を示す。この回路も、入力段に容量結合回
路が設けられる。入力Ａは２個の容量２１，２２を介し
て、他の入力Ｂ、Ｃ、Ｄは１個の容量２３，２４，２５
を介して２段のＣＭＯＳインバータ２６，２７に接続さ
れる。従って、入力Ａには他の入力の２倍の重みが付加
される。これらの容量はほぼ同じ容量値を持つ。
【００２５】この場合も、図２と同様に、入力の論理１
の数によって、共通端子２８は、０，Ｖｄｄ／５，２Ｖ
ｄｄ／５，３Ｖｄｄ／５，４Ｖｄｄ／５，Ｖｄｄの電圧
をとる。従って、入力Ａが１の時は、他のいずれかの入
力が１になれば、インバータは反転して出力Ｚは１とな
る。また、入力Ａが０の時は他のいずれかの３入力が１
になると同様にインバータは反転する。
【００２６】上記の図２、図３の様に、入力段に設けら
れる容量は、全てが同じ容量の時は奇数個設けられるこ
とで、閾値がＶｄｄ／２のインバータを明確に反転させ
ることができる。
【００２７】図４は、２入力のＮＡＮＤ，ＡＮＤ回路図
である。図４（Ａ）にはその回路を、図４（Ｂ）にはそ
の真理表図を示す。この回路では、２つの入力Ａ，Ｂが
等しい容量３１，３２を介して２段のＣＭＯＳインバー
タ３４，３５に接続される。また、一端がグランドに接
続された容量３３も共通端子３６に接続される。また、
ＣＭＯＳインバータの閾値は、例えばＶｄｄ／２に設定
される。
【００２８】この回路は、容量３３により、図２に示し
た３端子多数決回路の１つの入力を論理０に固定した回
路と同等になる。従って、２入力の両方が１の時のみ端
子３６が２Ｖｄｄ／３となり、インバータを反転させ
る。その結果、インバータ３４の出力Ｚ１はＮＡＮＤ論
理となり、インバータ３５の出力ＺはＡＮＤ論理とな
る。
【００２９】図５は、４入力のＮＡＮＤ，ＡＮＤ回路図
である。この回路では、７個のほぼ等しい容量を２段の
ＣＭＯＳインバータ３９，４０に接続している。そし
て、その内の３個の容量の入力を接地する。したがっ
て、図４の回路と同様に、４つの入力Ａ〜Ｄ全てが１に
なれば，ＡＮＤ出力Ｚは１となり、ＮＡＮＤ出力Ｚ１は
０となる。
【００３０】従来の４入力ＮＡＮＤ回路が、４対のＣＭ
ＯＳトランジスタを要して合計８個（２×４）のトラン
ジスタを必要としているのに対して、この回路の例で
は、７個の容量と２個のトランジスタで構成することが
できる。尚、この回路では、インバータ３９が、３Ｖｄ
ｄ／７と４Ｖｄｄ／７とを識別できる程度のシャープな
閾値特性を持つことが必要である。
【００３１】尚、この回路例から明らかな通り、３入力
のＮＡＮＤ，ＡＮＤ回路図を形成する場合は、５個の容
量のうち２個をグランドに接続すれば良い。Ｎ入力にす
るには、２Ｎ−１個の容量のうちＮ−１個をグランドに
接続する。その場合、Ｎ−１子の容量は、単一の容量値
がＮ−１倍の容量で構成することもできる。
【００３２】図６は、２入力のＮＯＲ，ＯＲ回路図であ
る。図６（Ａ）にはその回路を、図６（Ｂ）にはその真
理表図を示す。この回路では、図２で示した３入力の多
数決回路において、１入力を電源Ｖｄｄに接続した例で
ある。この例でも３個の容量は同等の容量値を持つ。し
たがって、２つの入力Ａ，Ｂのいずれかが１の時に、共
通端子４１の値が２Ｖｄｄ／３となり、閾値がＶｄｄ／
２であるインバータ４２が反転する。即ち、いずれかの
入力が１になると、インバータ４２の出力である出力Ｚ
１は０になる。したがって、出力Ｚ１はＮＯＲ出力であ
り、出力ＺはＯＲ出力である。
【００３３】図７は、３入力のＮＯＲ，ＯＲ回路図であ
る。図６と同様に、５個の容量のうち２個の容量が電源
Ｖｄｄに接続される。その結果、３入力のうち少なくと
も１つの入力が１になると、共通端子４４が３Ｖｄｄ／
５となりインバータ４５を反転する。したがって、出力
Ｚ１はＮＯＲ出力であり、出力ＺはＯＲ出力である。一
般に、Ｎ入力のＮＯＲ，ＯＲ回路図を構成する為には、
２段のＣＭＯＳインバータと２Ｎ−１個の容量のうちＮ
−１個を電源Ｖｄｄに接続すれば良い。同様に、Ｎ−１
個の容量を、Ｎ−１倍の容量値を持つ単一の容量で構成
しても良い。
【００３４】従来３入力のＮＯＲ回路が６個（２×３）
のトランジスタを必要としたのに対して、本発明の実施
の形態例では５個の容量と２個のトランジスタで構成す
ることができ、素子数を少なくすることができる。
【００３５】図８は、ＳＲフリップフロップ回路図であ
る。図８（Ａ）にはその回路を、図８（Ｂ）にはその真
理表図を示す。図６（Ａ）に示した２入力ＮＯＲ回路を
並列に配置し、それぞれの出力を他方のＮＯＲ回路の入
力の容量に接続して帰還させている。セット入力Ｓは容
量４８に、容量４９は電源Ｖｄｄに、そして容量５０は
他方の出力Ｑにそれぞれ接続される。また、リセット入
力Ｒは容量５２に、容量５３は他方の出力／Ｑに、そし
て容量５４は電源Ｖｄｄにそれぞれ接続される。
【００３６】図８（Ｂ）には、その真理値表の図が示さ
れるが、セット入力Ｓが１になると出力Ｑは１にセット
される。また、リセット入力Ｒが１になると出力Ｑは０
にリセットされる。但し、この回路では通常のＳＲフリ
ップフロップ回路と異なり、セット入力Ｓとリセット入
力Ｒが共に１の場合、不定にはならず容量結合回路によ
り、強制的に両出力Ｑ，／Ｑ共に０となる。しかし、通
常Ｒ，Ｓ入力両方共に１になることはなく、特に機能上
は支障ない。ＮＯＲ回路自体を少ないトランジスタ数で
構成できるので、それを利用したＲＳフリップロップ回
路も少ないトランジスタ数で構成することができる。
【００３７】図９は、アービタ回路図である。図９
（Ａ）にはその回路を、図９（Ｂ）にはそのタイミング
チャート図を示す。図９（Ａ）で示した回路は、図４
（Ａ）の２入力ＮＡＮＤ回路を並列に配置し、それぞれ
の出力を他方のＮＡＮＤ回路の入力容量に接続して帰還
させている。容量５７にはリクエスト入力ＲＱ１が、容
量５８には他方の出力ＡＣ２が、そして容量５９にはグ
ランド電位がそれぞれ接続される。また、インバータ６
４側の容量６１、６２、６３にも同様に接続される。
【００３８】この回路のタイミングチャートが図９
（Ｂ）に示されいる。即ち、アービタ回路として、最初
にリクエスト入力ＲＱ１，ＲＱ２が入力された方の出力
ＡＣ１，ＡＣ２が先にアクノリッジされて、そのリクエ
スト入力が０に戻るまで次のリクエスト入力が出力にア
クノリッジされない。図９（Ｂ）に示される通り、入力
ＲＱ１，ＲＱ２共に０の状態で、両出力ＡＣ１，ＡＣ２
は１で安定している。そこで、入力ＲＱ１が１になる
と、インバータ６０の入力が２Ｖｄｄ／３となり反転
し、出力ＡＣ１は０になる。その後、もう一方の入力Ｒ
Ｑ２が１になっても、入力ＲＱ１の動作が終了していな
いので、出力ＡＣ２は反転しない。そして、入力ＲＱ１
が０になると、最初の動作は終了し、出力ＡＣ２は反転
する。
【００３９】図１０は、トライステートバッファ回路図
である。図１０（Ａ）にはその回路を、図１０（Ｂ）に
はその真理値表の図を示す。この回路は、２入力のＮＡ
ＮＤ回路とＮＯＲ回路とを並列に配置し、その両出力を
出力インバータであるＰチャネルトランジスタ７４とＮ
チャネルトランジスタ７５のゲートに接続する。ＮＡＮ
Ｄ回路側の容量６６には入力ＩＮを接続し、容量６７に
は出力イネーブル信号／ＯＥを接続する。また、ＮＯＲ
回路側には、容量７０に入力ＩＮを、容量７１に出力イ
ネーブル信号ＯＥをそれぞれ接続する。
【００４０】この回路構成によれば、出力イネーブル信
号ＯＥが１の時は、インバータ６９の入力がＬレベルで
その出力Ｈレベルとなり、トランジスタ７４をオフ状態
とする。また、インバータ７３の入力がＨレベルでその
出力がＬレベルとなり、トランジスタをオフ状態とす
る。その結果、出力ＯＵＴは高インピーダンス状態にな
る。出力イネーブル信号ＯＥが０の時は、入力ＩＮの状
態の応じて出力ＯＵＴが変化して、トランジスタ７４、
７５からなるインバータ回路はバッファ回路となる。
【００４１】図１１は、一致（ＥＱ）回路、排他的論理
和（ＥＸＯＲ）回路図である。図１１（Ａ）は回路図
を、（Ｂ）はその真理値表図である。この回路では、２
入力ＮＡＮＤ回路７７の出力を、２個の容量７８でイン
バータ８０の入力に与える。そして、インバータ８０の
入力（容量の共通接続電極）に一方の電極が接地された
容量７９を接続する。その結果、入力Ａ，Ｂが共に１の
時、ＮＡＮＤ回路７７の出力Ｍが０となりインバータ８
０の入力はＬレベルとなる。また、入力Ａ，Ｂが共に１
の時以外の時は、ＮＡＮＤ回路７７の出力Ｍは１とな
り、容量７９を打ち消して、入力Ａ，Ｂのいずれか一方
が１の時にインバータ８０が反転する。その結果、入力
Ａ，Ｂのいずれか一方が１の時は、出力Ｚ１は０に、出
力Ｚは１になり、入力Ａ，Ｂが共に１または０の時は、
出力Ｚ１は１に、出力Ｚは０になる。即ち、出力Ｚ１は
一致（ＥＱ）回路出力、出力Ｚは排他的論理和（ＥＸＯ
Ｒ）回路出力である。
【００４２】この回路は、ＥＸＯＲ回路の真理値表が、
入力Ａ，Ｂが共に１の時以外はＯＲ回路に等しいことか
ら、入力が１、１の時のみ出力が異なるＮＡＮＤ回路７
７の出力を利用して、ＯＲ回路の出力を反転させるとい
う考えから構成される。入力が１、１以外の時は、出力
Ｍが１になり容量７９を打ち消してインバータ８０、８
１をＮＯＲ回路、ＯＲ回路とする。
【００４３】尚、ＮＡＮＤ回路７７の部分を、図６のＮ
ＯＲ回路７７ｂに置き換え、容量７９を電源Ｖｄｄ側に
接続する（７９ｂ）と、出力Ｚ１がＥＸＯＲ出力にな
り、出力Ｚが一致出力になる。即ち、図１１（Ｃ）に示
した回路である。
【００４４】図１２は、シュミットトリガ回路図であ
る。図１２（Ａ）が回路図であり、図１２（Ｂ）がその
入出力特性図である。この回路では、入力ＩＮに接続さ
れている容量８３が、２段目のインバータ８６の出力Ｏ
ＵＴに接続されている容量８４よりほぼ２倍の容量値を
持つ。従って、異なる容量値を持つ２つの容量８３，８
４が、共通接続され、一方の容量に入力ＩＮが、他方の
容量に２つのインバータを介して生成される出力ＯＵＴ
がそれぞれ接続される。
【００４５】今、入力ＩＮが０ｖから電源Ｖｄｄまで上
昇するとすると、最初出力ＯＵＴは０であるので、入力
ＩＮの電圧ＶINに対してインバータ８５の入力ＶX は、
ＶX＝２ＶIN／３となる。従って、インバータ８５の閾
値を、Ｖｄｄ／２とすると、 ＶX ＝２ＶIN／３＝Ｖｄｄ／２ から、ＶIN＝３Ｖｄｄ／４になるとインバータ８５が反
転する。その結果、入力ＩＮが３Ｖｄｄ／４〜Ｖｄｄで
出力ＯＵＴが１に反転する。
【００４６】一方、入力ＩＮがＶｄｄから０ｖまで下降
すると、最初出力ＯＵＴはＶｄｄであるから、入力ＩＮ
の電圧ＶINに対してインバータ８５の入力ＶX は、ＶX
＝（２ＶIN＋Ｖｄｄ）／３となる。従って、インバータ
８５の閾値が、Ｖｄｄ／２であるので、 ＶX ＝（２ＶIN＋Ｖｄｄ）／３＝Ｖｄｄ／２ から、ＶIN＝Ｖｄｄ／４になるとインバータ８５が反転
する。その結果、入力ＩＮが０〜Ｖｄｄ／４で出力ＯＵ
Ｔが０に反転する。
【００４７】この様に、図１２の回路は、Ｖｄｄ／４〜
３Ｖｄｄ／４の不感帯をもつシュミットトリガ回路とし
て動作する。そして、容量８３をより大きくするとその
不感帯の幅は狭くなり、容量８３をより小さくして容量
８４の値に近づけると、その不感帯の幅は広くなる。
【００４８】尚、インバータ８５の出力を容量８４を介
して帰還させる構成にすると、入力ＩＮの立ち上がりの
時に低電圧で反転して、立ち下がりの時に高電圧で反転
する逆のヒステリシス特性を持つ。
【００４９】図１３は、クロックドＲＳフリップフロッ
プ回路図である。図１３（Ａ）がその具体的回路図であ
り、（Ｂ）がそのブロック図である。この回路図は、図
８に示したＲＳフリップフロップ回路をベースにして、
他方の出力を入力側の容量８８，９３のほぼ２倍の容量
値の容量９０、９５で帰還し、更にクロックパルス入力
ＣＰを入力容量８８，９３と同じ容量値の容量８９、９
４で入力する。セット入力Ｓは容量８８を介して、リセ
ット入力は容量９３を介して接続される。容量９１、９
６は共に電源Ｖｄｄに接続される。容量９０，９５は、
それぞれ単一の容量素子で構成されても良いことは言う
までもない。
【００５０】この回路では、クロックＣＰが０の場合、
出力Ｑが１ならインバータ９２側は容量９１と９０が１
に接続されるので、その入力はＶｄｄ／２より高いＨレ
ベルとなり、出力／Ｑは０に固定される。また、出力／
Ｑの０により容量９５、９４が０に接続されるので出力
Ｑは１に固定される。出力Ｑが０の場合は、それと逆に
出力／Ｑが１に固定される。この固定状態では、セット
入力Ｓ、リセット入力Ｒの値にかかわらず出力値は固定
される。
【００５１】そこで、クロックＣＰが１になると、出力
Ｑが１ならインバータ９２の入力はＨレベルとなり、出
力／Ｑは０固定される。また、出力／Ｑの０により容量
９５と容量９４、９６が相殺されて、リセット入力Ｒの
０によりインバータ９７の入力はＬレベルで出力Ｑは１
固定される。あるいは、その逆に固定される。
【００５２】Ｑ＝１，／Ｑ＝０の時、リセット入力Ｒが
１になるとインバータ９７の入力はＨレベルとなり、出
力Ｑは０に反転し、その出力Ｑの０への反転により容量
９０と９１及び８９とが相殺され、セット入力Ｒの０に
よりインバータの入力はＬレベルとなり出力／Ｑも１に
反転する。また、逆に、Ｑ＝０，／Ｑ＝１の時、セット
入力Ｓが１になると、インバータ９２の入力はＨレベル
となり反転して出力／Ｑが０に反転する。そして、容量
９５と９３に０が与えられているのでインバータ９７の
入力はＬレベルとなり反転して出力Ｑは１にセットされ
る。
【００５３】即ち、クロックＣＰ＝０で状態が変化せ
ず、クロックＣＰ＝１でセット入力Ｓ，リセット入力Ｒ
に応じて出力Ｑがセット、リセットされるクロックドＲ
Ｓフリップフロップ回路が実現できる。
【００５４】図１４は、マスタースレーブＲＳフリップ
フロップ回路図である。この回路例では、図１３のクロ
ックドＲＳフリップフロップ回路９８、９９を２段設け
て、クロック信号ＣＰを１段目の回路９８に与え、同信
号ＣＰをインバータ１００を介して２段目の回路９９に
与える。その結果、クロックＣＰが１の時Ｓ入力とＲ入
力によりスレーブ回路９８がセット、リセットされて、
次のクロックＣＰの０への反転により、スレーブ回路９
８の状態がマスター回路９９に伝達される。その状態で
は、Ｒ，Ｓ入力によってスレーブ回路９８が反転するこ
とはない。
【００５５】図１５は、ＪＫフリップフロップ回路図で
ある。この回路図では、図１４のマスタースレーブＲＳ
フリップフロップ回路１０２の入力段に、図６で示した
ＯＲ回路１０３、１０４を設けて、それぞれにＪ入力と
Ｋ入力を与え、更に出力Ｑ，／Ｑを交差させて帰還させ
る。こうすることにより、Ｊ，Ｋ入力が共に０の時は、
出力Ｑが０で／Ｑが１なら、Ｓ＝０、Ｒ＝１となり、ク
ロックＣＰの１周期によっても出力Ｑ，／Ｑは変化しな
い。また、Ｊ＝０，Ｋ＝１なら、ＯＲ回路１０４の出力
が１、Ｒ＝１となり、クロックＣＰの１周期により出力
Ｑは強制的に０になる。また、Ｊ＝１，Ｋ＝０なら、Ｏ
Ｒ回路１０３の出力が１、Ｓ＝１となり、クロックＣＰ
の１周期により出力Ｑは強制的に１になる。更に、Ｊ＝
Ｋ＝１の時は、出力Ｑは前の状態の／Ｑに反転する。こ
れらの動作は、従来の一般的なＪＫフリップフロップ回
路と同じである。
【００５６】図１６は、Ｄフリップフロップ回路図であ
る。マスタースレーブ回路１０２のＳ入力とＲ入力に入
力Ｄの非反転、反転信号を入力することにより、Ｄ入力
値がクロックＣＰ＝１により出力Ｑに取り込まれるＤフ
リップフロップ回路動作をする。
【００５７】図１７は、Ｔフリップフロップ回路図であ
る。マスタースレーブ回路１０２の出力Ｑ，／Ｑをそれ
ぞれＳ入力とＲ入力に帰還する。その結果、出力Ｑに
は、Ｔ入力が０の時に前の出力Ｑが取り込まれ、Ｔ入力
が１の時に前の出力／Ｑが取り込まれる。即ち、Ｔ入力
によりその出力がトルグされる。
【００５８】図１８は、全加算回路図である。図１８
（Ａ）に回路図を、同（Ｂ）にその真理値表図を示す。
まず、入力Ａ，Ｂと下位の桁からの桁上げＣのいずれか
２つが１の時に、桁上げ出力（キャリー）Ｃｎが１にな
る。即ち、多数決回路である。従って、３つの容量１０
３、２つのインバータ１０４、１０５は、図２と同じ構
成である。また、和出力Ｓは、入力Ａが０の時は入力
Ｂ，ＣのＥＸＯＲ出力、また入力Ａが１の時は入力Ｂ，
Ｃの一致出力であることが、真理値表からわかる。従っ
て、図１１（Ａ），（Ｃ）回路と図２の多数決回路を参
考にすれば、３入力の多数決回路を並列に配置し、その
多数決回路の一方の反転出力を他方の入力に２倍の容量
１０８で帰還することで、全加算回路が実現できる。即
ち、入力Ａ＝０の時は図１１（Ａ）の回路の如く出力Ｓ
がＥＸＯＲ論理となる。入力Ａ＝１の時は図１１（Ｃ）
の回路の如く出力Ｓが一致論理となる。
【００５９】従来の一般的な全加算器の例では、例えば
２０〜３０のトランジスタを必要とするところ、この例
ではわずか８個のトランジスタと８個の容量で構成する
ことが可能になる。
【００６０】図１９は、図１８の全加算回路の動作を確
認する為の出力波形図である。ＶＬはインバータ１０４
の入力のレベルであり、ＶＬＬはインバータ１０９の入
力のレベルである。入力Ａ，Ｂ，Ｃと出力Ｃｎ，Ｓは、
それぞれ論理１（電源Ｖｄｄ）と論理０（グランド）の
レベルをそれぞれ表している。この波形図から図１８
（Ｂ）の真理値表の動作が確認される。
【００６１】以上説明した通り、入力段に容量結合回路
を利用することにより、トランジスタの数を大幅に減ら
して各種の論理回路、フリップフロップ回路、全加算器
を構成することができる。従って、これらをイメージセ
ンサと共に集積化してもセンサの面積を十分確保してデ
ジタル値を出力できる集積回路を実現することができ
る。
【００６２】［フラッシュ型ＡＤ変換器］図２０は、フ
ラッシュ型のＡＤ変換器の回路図である。この回路図で
は、アナログ入力ＶINを３ビットのデジタル出力Ａ2 Ａ
1 Ａ0 に変換する回路である。この回路の構成では、１
入力の多数決回路を３個並列に並べ、上位ビットを出力
する多数決回路の反転出力を１／２の重み付けをして下
位のビットの入力に帰還する。
【００６３】即ち、最上位ビットＡ2 に対しては、入力
ＶINが容量１０２を介してインバータ１０３に接続され
る。従って、入力ＶIN＞Ｖｄｄ／２でインバータ１０３
が反転して最上位ビットＡ2 は１に反転する。
【００６４】次に、第２ビットＡ1 に対しては、入力Ｖ
INが２倍の容量１０５を介して、またインバータ１０３
の出力が容量１０６を介してインバータ１０７に接続さ
れる。即ち、インバータ１０３の出力が１／２の重み付
けをして帰還される。その結果、インバータ１０７の入
力は、（２ＶIN＋／Ａ2 ）／３となる。従って、 （２ＶIN＋／Ａ2 ）／３＞Ｖｄｄ／２ でインバータ１０７が反転して、第２ビットＡ1 が１に
なる。即ち、 Ａ2 ＝０の時は、ＶIN＞Ｖｄｄ／４ でＡ1 ＝１（Ｖｄ
ｄ） Ａ2 ＝１（Ｖｄｄ）の時は、ＶIN＞３Ｖｄｄ／４ でＡ
1 ＝１（Ｖｄｄ） となる。
【００６５】更に、第三ビットＡ0 に対しては、入力Ｖ
INが４倍の容量１０９を介して、またインバータ１０３
の出力が２倍の容量１１０を介して、そしてインバータ
１０７の出力が容量１１１を介してインバータ１１２に
接続される。即ち、インバータ１０３の出力が１／２の
重み付け、インバータ１０６の出力が１／４の重み付け
をして帰還される。その結果、インバータ１１２の入力
は、（４ＶIN＋２／Ａ 2 ＋／Ａ1 ）／７となる。従っ
て、 （４ＶIN＋２／Ａ2 ＋／Ａ1 ）／７＞Ｖｄｄ／２ でインバータ１１２が反転して、第３ビットＡ0 が１に
なる。即ち、 Ａ2 ＝０、Ａ1 ＝０のとき、 ＶIN＞Ｖｄｄ／８でＡ0
＝１ Ａ2 ＝０、Ａ1 ＝１（Ｖｄｄ）のとき、 ＶIN＞３Ｖｄ
ｄ／８でＡ0 ＝１ Ａ2 ＝１（Ｖｄｄ）、Ａ1 ＝０のとき、 ＶIN＞５Ｖｄ
ｄ／８でＡ0 ＝１ Ａ2 ＝Ａ1 ＝１（Ｖｄｄ）のとき、 ＶIN＞７Ｖｄｄ／
８でＡ0 ＝１ となる。
【００６６】図２１は、図２０の動作を示す波形図であ
る。この波形図には、入力ＶINが０ｖから電源Ｖｄｄま
でリニアに変化した時の各ノード、出力ビットＡ2 ，Ａ
1 ，Ａ0 の変化を示す。この例では、入力ＶINが２回変
化している。この波形図から理解される通り、インバー
タ１０３は感度良く反転動作するが、下位ビットＡ0に
対応するインバータ１１２では、わずかな入力Ｖ３の変
化を検出しなければならない。従って、図２０の回路
は、理論的にはより精度の高いデジタル出力を得ること
ができるが、インバータの閾値での反転感度によって下
位ビットの精度の保証が困難になる。
【００６７】尚、図２０の容量１０２は省略しても良
い。また、容量１０２，１０５，１０９をほぼ等しい容
量値で構成する場合は、容量１０６、１１０はそれらの
１／２倍の容量値、容量１１１はそれらの１／４倍の容
量値を有することが必要である。即ち、それぞれのイン
バータ１０７，１１２に対して、出力Ａ2 の反転出力は
１／２の重み付けで与えられ、出力Ａ1 の反転出力は１
／４の重み付けで与えられる。
【００６８】図２０の例に示された通り、３ビットのＡ
Ｄ変換器を僅かに１２個のトランジスタによりＡＤ変換
回路を構成することができる。即ち、Ｎビット出力の場
合は４Ｎ個のトランジスタでＡＤ変換器を構成すること
ができる。この数は、従来の一般的なＡＤ変換回路に比
較して非常に少ないトランジスタ数である。
【００６９】図２２は、４ビットデジタル出力と最下位
の余りを生成するＡＤ変換回路図である。この回路は、
図２０に示した３ビットＡＤ変換回路を４ビットに拡張
し、最下位ビットの余りに該当する電圧Ｖ０を出力バッ
ファ増幅器１４２で３１倍に増幅して、更に下位のＡＤ
変換用のアナログ出力Ｖｏｕｔを生成する。１２０〜１
２３は、ＣＭＯＳインバータからなる比較回路であり、
１２４〜１２７は同様にＣＭＯＳインバータであり、図
２０の場合と同じある。それらの前段の容量結合網は、
図２０と同様に、各ビットの反転出力をそれぞれ１／２
n の重み付けをして下位ビットのインバータ１２１、１
２２、１２３に与えられる。図２２では、簡単の為に各
容量の比率をＣ，２Ｃ，．．１６Ｃの如く示す。
【００７０】この回路では、回路構成と動作説明を簡単
にする為に、上記と異なりインバータの電源を＋Ｖｄｓ
（論理１），−Ｖｄｓ（論理０）とし、参照電圧（閾値
電圧）を０とする。従って、フルスケールは２Ｖｄｓで
ある。
【００７１】さて、各比較器のインバータ１２０〜１２
３への入力電圧をＶ４，Ｖ３，Ｖ２，Ｖ１とし、更に最
下位ビットＡ0 の下位へのアナログ電圧Ｖ０は、寄生容
量を無視すると、 Ｖ０＝（１６Ｖｉｎ＋８／Ａ3 ＋４／Ａ2 ＋２／Ａ1 ＋
／Ａ0 ）／３１ となる。そして、Ａ3 〜Ａ0 は＋Ｖｄｓまたは−Ｖｄｓ
の何れかの値をとる。尚、／Ａと表記するときはＡの反
転信号である。また、一般的にＮビット出力の場合のア
ナログ入力値Ｖｉｎは、 Ｖｉｎ＝Ａn-1 ／２＋Ａn-2 ／２2 ＋・・・＋Ａ1 ／２
n-1 ＋Ａ0 ／２n である。
【００７２】そこで、Ｖ０の取りうる上限値と下限値を
みると、例えば、Ｖｉｎ＝１（＋Ｖｄｓ）とすると、Ａ
3 Ａ2 Ａ1 Ａ0 ＝１１１１であり、／Ａ3 ／Ａ2 ／Ａ1
／Ａ 0 ＝００００であるので、／Ａ3 〜／Ａ0 は全て０
（−Ｖｄｓ）となり、 Ｖ０＝（１６Ｖｄｓ−１５Ｖｄｓ）／３１＝Ｖｄｓ／３
１ である。また、Ｖｉｎ＝０（−Ｖｄｓ）とすると、Ａ3
Ａ2 Ａ1 Ａ0 ＝００００であり、／Ａ3 ／Ａ2 ／Ａ1 ／
Ａ0 ＝１１１１であるので、／Ａ3 〜／Ａ0 は全て１
（＋Ｖｄｓ）となり、 Ｖ０＝（−１６Ｖｄｓ＋１５Ｖｄｓ）／３１＝−Ｖｄｓ
／３１ となる。即ち、Ｖ０の範囲は、＋Ｖｄｓ／３１〜−Ｖｄ
ｓ／３１である。
【００７３】これを一般化すると、Ｖ０＝（Ａn-4 ／２
＋Ａn-5 ／４＋・・・・＋Ａ1 ／２n-5 ＋Ａ0 ／
２n-4 ) ／（２n+1 −１）となる。
【００７４】従って、この電圧Ｖ０を３１倍（一般的に
は（２n+1 −１）倍）すると、Ｖ０は、−Ｖｄｓ〜＋Ｖ
ｄｓのアナログ値となり、更に下位ビット用の入力Ｖｉ
ｎとして利用できることが理解される。上記Ｖ０の一般
式の場合は、（２n+1 −１）倍すると上記Ｖｉｎの一般
式になる。
【００７５】そこで、図２２の本実施の形態例では、３
１倍の増幅器１４２を設けて、その増幅出力Ｖｏｕｔを
更に下位のＡＤ変換器の入力に利用する。
【００７６】図２３は、図２２の入力Ｖｉｎを−Ｖｄｓ
〜＋Ｖｄｓの間を７等分して０／７〜７／７の８つの値
に対する出力Ａ3 〜Ａ0 とその反転値，Ｖｏｕｔ，及び
各ノードＶ４〜Ｖ１を示す波形図である。この図から明
らかな通り、下位ビットへのアナログ入力値Ｖｏｕｔ
は、図中０／７＝（００００）では−Ｖｄｓであり、論
理０であるが、３／７＝（０１１０）では＋Ｖｄｓ近く
まで上昇し、更に７／７＝（１１１１）では最大の＋Ｖ
ｄｓ（論理１）まで増加している。
【００７７】図２４は、１２ビットのフラッシュ型ＡＤ
変換回路図である。この回路は、図２２に示した４ビッ
トのＡＤ変換回路を一つのユニットＡＤＣＵとして、そ
のユニットの下位用入力Ｖｏｕｔを更に下位のユニット
ＡＤＣＵのアナログ入力として利用する。この多ビット
ＡＤ変換回路の特徴点は、４ビットＡＤ変換回路を１ユ
ニットにしているので、全容量の数をユニット内での容
量の数の３倍で構成することができる。図２２の回路を
単純に拡張していくと、容量結合網内の容量の数が非常
に多くなり、素子数の削減という本来の目的を達成でき
なくなるのを避けることができる。更に、第二の特徴点
は、比較器であるインバータ１２０〜１２３の感度をそ
れ程高めることなく、多ビットのＡＤ変換回路を構成で
きることにある。図２２の回路を単純に拡張していく
と、下位の比較器であるインバータの閾値での反転感度
は非常にシャープなものを要求される。しかし、本例の
如く、各ユニットでの余りを３１倍して次のユニットの
アナログ入力として利用することで、各ユニットでのイ
ンバータの感度はそれ程高いものを要求しない。
【００７８】図２５、２６、２７に図２４の１２ビット
ＡＤ変換回路の波形図を示す。この波形図も、図２３と
同様に−Ｖｄｓ〜＋Ｖｄｓを７等分して、０／７〜７／
７の８個の値についての各出力やノードでの電圧の変化
を示す。最上位４ビットＤ11Ｄ10Ｄ9 Ｄ8 の余りを３１
倍したＶｏｕｔ１が、その下位ビットＤ7 Ｄ6 Ｄ5 Ｄ 4
のアナログ入力として利用される。更に、その余りＶｏ
ｕｔ２がその下位ビットＤ3 Ｄ2 Ｄ1 Ｄ0 のアナログ入
力として利用される。
【００７９】図２８は、丸め機能とオーバーフロー付き
の１２ビットＡＤ変換回路である。図２４に示した１２
ビットのＡＤ変換回路では、フルスケールの入力に対し
て全てのデジタル出力Ｄ11〜Ｄ0 を１にする。しかしな
がら、実際の１２ビットＡＤ変換では、フルスケールを
４０９６とすると、入力値０〜４０９５が（0000000000
00) 〜(111111111111)に相当し、フルスケールの入力値
４０９６は(1000000000000) とオーバーフローする。従
って、図２８の回路図では、このオーバーフローが正し
く出力される様に、最下位ビットＡ0 のアナログ出力を
丸める（四捨五入）と共に、オーバーフロービットＯＦ
を出力できる様に全加算器ＦＡをそれぞれのビットに追
加する。全加算器ＦＡは、加算入力Ａ，Ｂと桁上げ入力
Ｃ、加算出力Ｓと桁上げ出力ＣＣを有する。加算入力Ａ
に各デジタル出力のビットが入力され、加算入力Ｂは０
固定、桁上げ入力には下位の全加算器の桁上げ出力ＣＣ
を接続する。最下位ビットのアナログ出力は、１２ビッ
トＡＤ変換回路の余りであり、その余りは比較器１４４
により四捨五入されて、桁上げ入力Ｃに与えられる。
【００８０】今、仮にフルスケールのアナログ入力Ｖｉ
ｎが与えられて、デジタル出力が，（111111111111）だ
とすると、その最下位のアナログ出力は比較器１４４の
閾値を越える値となり、最下位の全加算器ＦＡの入力Ａ
とＣには１が入力されて、桁上げ出力ＣＣは１に、加算
出力Ｓ（Ｄ0 ）は０になる。そして、上位の全加算器Ｆ
Ａも同様に、桁上げ出力が１に加算出力が０になる。そ
の結果、オーバーフロービットＯＦは１になり、残りの
デジタル出力は全て０になる。
【００８１】ここで利用される全加算器ＦＡは、図１８
で示した容量結合型の論理回路が使用される。
【００８２】上記した、図２２、２４、２８のＡＤ変換
回路において、最下位ビットの余りを増幅する増幅回路
の利得が下位ビットの精度に大きく影響する。即ち、増
幅回路１４２の利得に従って増幅されたアナログ値が下
位ビットのアナログ入力になる。従って、精度良く増幅
できない場合は、誤ったアナログ値を変換することにな
る。一般にモノリシックＩＣを製造する場合、増幅回路
の利得はプロセスの影響を受けやすい。従って、そのプ
ロセスの影響を受けにくい構造を採用することが望まし
い。また、特にデジタル出力のビット数を大きくする時
は、特にその利得の精度が要求されるが、その場合は例
えばボルテージフォロワーの帰還抵抗等を外部から微調
整できる構成にすることが一つの解決方法である。
【００８３】更に、ＡＤ変換の精度は、比較器であるイ
ンバータ１２０〜１２３の特性に依存する。従って、そ
れらのインバータの電源電圧精度を高くし、閾値精度、
入力側の容量値精度等を高くすることが必要である。ま
た、入力側の容量結合回路内の寄生容量も無視すること
ができない。従って、例えば、同一単位の容量を多数形
成して較正の段階でトリミングをすることが一つの解決
手段である。
【００８４】また、計算の結果からは、異なる容量値の
各入力部、帰還入力部の時定数を揃えることが、過渡応
答を低減する上で重要である。図２３、２５〜２７には
その過渡応答が各入力値の間で生じていることが示され
ている。
【００８５】図２９は、３ビットＡＤ変換回路の他の回
路例を示す図である。図２０に示した３ビットＡＤ変換
回路と同じ部分には同じ番号を付した。図２０の例と
は、インバータ１０３、１０７、１１２の後段に、閾値
をＶｄｄ／２よりずらしたＶｄｄ／２＋ΔＶにしたイン
バータ１５０、１５２、１５４を設けたところが異な
る。更に、それらのインバータ１５０、１５２、１５４
の出力を各デジタル出力とし、閾値Ｖｄｄ／２のインバ
ータ１５１、１５３、１５５によりその反転値を生成し
て、下位への帰還値としている。入力段の容量結合網は
図２０と同等である。
【００８６】この回路によれば、フルスケールをＶｄｄ
（例えば５ｖ）とすると、初段のインバータ１０３、１
０７、１１２の閾値がＶｄｄ／２（２．５ｖ）で、次段
のインバータ１５０、１５２、１５４がＶｄｄ／２＋Δ
Ｖ（２．６ｖ）であり、更に最終段のインバータＶｄｄ
／２（２．５ｖ）である。２段目のインバータの閾値は
Ｖｄｄ／２からずれていれば良いので、例えばＶｄｄ／
２−ΔＶでも良い。
【００８７】アナログ入力Ｖｉｎが、フルスケールの丁
度１／２，１／４，３／８等の場合、初段のインバータ
が、閾値の入力によりＰチャンネルトランジスタとＮチ
ャンネルトランジスタの両方が導通状態となる。その結
果、例えばその出力はＶｄｄ／２となる。従って、図２
０の回路例では、その出力Ｖｄｄ／２に従ってインバー
タ１０４、１０８、１１３が同様にＶｄｄ／２を出力す
る。そのため、正常な２値のデジタル出力を生成するこ
とができない。
【００８８】図３０は、図２０の回路例にアナログ入力
Ｖｉｎ＝Ｖｄｄ／８，２Ｖｄｄ／８，３Ｖｄｄ／８，４
Ｖｄｄ／８，５Ｖｄｄ／８，６Ｖｄｄ／８，７Ｖｄｄ／
８，８Ｖｄｄ／８の場合の波形図である。図中に示した
通り、アナログ入力４Ｖｄｄ／８に対して、Ｖｄｄ／２
の出力が生成されて不定になる。その結果、デジタル出
力が確定しない。
【００８９】図２９の回路では、次段インバータの閾値
をずらしたので、上記のアナログ入力に対して、初段イ
ンバータ１０３、１０７、１１２がＶｄｄ／２の出力Ｖ
１１，Ｖ２１，Ｖ３１を生成しても、次段のインバータ
が必ず１また０のいずれかのデジタル出力を生成する。
図２９の例では、インバータ１５０，１５２，１５４の
閾値をＶｄｄ／２＋ΔＶとずらしたので、その出力は必
ず０を出力する。従って、図２０、３０の如き不定状態
は避けられる。
【００９０】図３１は、その図２９の回路の動作を説明
する波形図である。アナログ入力Ｖｉｎが４Ｖｄｄ／８
の時、出力Ａ２は０に確定している。実際のＡＤ変換回
路では、フルスケールの丁度１／２，１／４等になる確
率は少ないが、かかる誤動作の可能性を無くすことがで
きる。
【００９１】図３２は、４ビットデジタル出力と余りを
生成するＡＤ変換回路の他の例の図である。この回路
は、図２９に示したＡＤ変換回路を４ビットに拡張し、
更に最下位ビットの余りを増幅して下位へのアナログ入
力Ｖｏｕｔを生成する。更に、寄生容量１６９による誤
差を無くすために、増幅回路１６８の増幅率をやや補正
している。
【００９２】この回路では、図２２の場合と同等に、比
較器であるインバータ１２０〜１２３の電源を＋Ｖｄ
ｓ，−Ｖｄｓとし、参照電圧（閾値電圧）を０ｖとす
る。また、論理１は＋Ｖｄｓで論理０は−Ｖｄｓとす
る。従って、図２２と同じ部分には同じ番号を付した。
図２２の場合と異なり、図３２の回路例では次段インバ
ータ１６０〜１６３の閾値を０ｖから＋ΔＶだけずらし
ている。また、増幅回路１６８の増幅率が３１＋αに補
正されている。寄生容量１６９の容量値は容量１４１の
α倍（０＜α＜１）と仮定する。
【００９３】図３２でに増幅率の求め方は、図２２の場
合と同等である。但し、図３２ではαＣの容量をもつ寄
生容量１６９の存在を考慮して、余りＶ０が図２２の場
合よりも低下する。即ち、 Ｖ０＝（１６Ｖｉｎ＋８／Ａ3 ＋４／Ａ2 ＋２／Ａ1 ＋
／Ａ0 ）／（３１＋α） となる。また、入力Ｖｉｎが１（＋Ｖｄｓ）の時は、 Ｖ０＝（１６Ｖｄｓ−１５Ｖｄｓ）／（３１＋α） ＝＋Ｖｄｓ／（３１＋α） であり、入力Ｖｉｎが０（−Ｖｄｓ）の時は、 Ｖ０＝（−１６Ｖｄｓ＋１５Ｖｄｓ）／（３１＋α） ＝−Ｖｄｓ／（３１＋α） である。従って、Ｖ０は−Ｖｄｓ／（３１＋α）から＋
Ｖｄｓ／（３１＋α）の範囲となる。そこで、増幅回路
１６８により３１＋α倍することにより、下位へのアナ
ログ入力Ｖｏｕｔは−Ｖｄｓ〜＋Ｖｄｓとなる。一般的
には、（２n+1 −１＋α）倍である。
【００９４】図３３は、図３２の回路図に０／７〜７／
７が入力された時の波形図である。図２２の回路に対す
る図２３の波形図と同等である。但し、図からは明確で
はないが、図３３の場合の下位へのアナログ値Ｖｏｕｔ
はより精度が高くなっている。
【００９５】図３４は、図３２の４ビットＡＤ変換回路
ユニットＡＤＣＵを３ユニット分シリアルに接続して１
２ビットＡＤ変換回路にした例を示す図である。回路構
成自体は図２４と同等であるが、図３４の例では、各ユ
ニットＡＤＣＵの下位へのアナログ入力Ｖｏｕｔ１，Ｖ
ｏｕｔ２，Ｖｏｕｔ３が寄生容量分を補正した増幅率で
増幅されているので、より精度の高い値になる。
【００９６】図３５、３６、３７は、図３４の１２ビッ
トＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓの
レンジで０／８〜８／８を与えた時の波形図である。こ
の回路では、インバータを３段にして２段目のインバー
タの閾値を０からずらしたので、不確定になることが避
けられる。従って、各４ビットＡＤ変換ユニットの下位
へのアナログ入力Ｖｏｕｔ１〜３はいずれも、８／８の
時以外は−Ｖｄｓで、８／８の時は＋Ｖｄｓとなる。
【００９７】図３８、３９、４０は、図３４の１２ビッ
トＡＤ変換回路のアナログ入力に−Ｖｄｓ〜＋Ｖｄｓの
レンジで０／７〜７／７、０／７をあたえた時の波形図
である。この波形図で特徴的なところは、最下位ビット
の余りを増幅したアナログ値Ｖｏｕｔ３が、図４０の例
では、図中Ｘ１０、Ｘ２０に示した通り、０／７の入力
に対してはＶｏｕｔ３＝−Ｖｄｓ、７／７の入力に対し
てはＶｏｕｔ３＝＋Ｖｄｓと精度良く生成されている。
それに対して、図２４の回路の場合は、寄生容量の補正
がないので図２７中にＸ１，Ｘ２で示した通り、正確な
Ｖｏｕｔ３が生成されていない。
【００９８】図４１は、図３４の１２ビットＡＤ変換回
路に丸め機能とオーバーフロービットＯＦを加えた回路
図である。図２８に対応する。図４１の例では、それぞ
れの４ビットＡＤ変換ユニットが、不確定防止の為のイ
ンバータが付加され、寄生容量を考慮した増幅率で余り
が増幅されて下位のアナログ入力とされ、そして、さら
に丸め機能とオーバーフロービットを持つ。丸め機能と
オーバーフロービットを持つ意味は、図２８で説明した
のと同じである。
【００９９】図４１では、フルスケールのアナログ入力
に対して、オーバーフロービットＯＦが１となり、残り
の１２ビットデジタル出力は、（000000000000）とな
る。
【０１００】［シリアル型ＡＤ変換回路］図４２は、シ
リアル型のＡＤ変換回路の例を示す図である。この回路
は、図２２や図３２で説明した４ビットＡＤ変換ユニッ
トの前段にサンプルホールド回路を設けて、シリアルに
４×ＮビットのＡＤ変換を行う。４ビットＡＤ変換ユニ
ットは一度に４ビットのデジタル出力を生成する。その
結果生成された下位へのアナログ入力Ｖｏｕｔを、サン
プルホールド回路でサンプルホールドして次の下位の４
ビットのＡＤ変換を行う。
【０１０１】サンプルホールド回路は、スイッチ１７
０、容量ＣＳ１、ゲイン１のオペレーションアンプ１７
１、スイッチ１７２、容量ＣＳ２、更にゲイン１のオペ
レーションアンプ１７３から構成される。また、下位へ
のアナログ出力Ｖｏｕｔをホールドする為のスイッチ１
７４が設けられる。
【０１０２】このシリアル型のＡＤ変換器を利用して１
２ビットのデジタル出力を得る場合について、説明す
る。図４３は、その動作タイミングチャート図である。
まず、最初に信号ＳＷ１のパルスによりスイッチ１７０
が開いて、アナログ入力ＡＶｉｎが容量ＣＳ１にサンプ
ルホールドされる。そして、信号ＳＷ２のパルスにより
スイッチ１７２を導通し、容量ＣＳ２にそのアナログ電
圧がホールドされる。その電圧値はゲイン１のオペレー
ションアンプ１７３を介して４ビットＡＤ変換ユニット
のアナログ入力Ｖｉｎとして与えられる。そして、まず
上位の４ビットの出力がＤ11Ｄ10Ｄ9 Ｄ8 が生成され
る。
【０１０３】次に、その余りを増幅した下位へのアナロ
グ入力Ｖｏｕｔが信号ＳＷ３によりスイッチ１７４がオ
ンとなり、そのアナログ入力Ｖｏｕｔが容量ＣＳ１にサ
ンプルホールドされる。後は、上記と同様にして、パル
ス信号ＳＷ２とＳＷ３が交互に加えられて、更に下位の
４ビットのデジタル出力Ｄ7 Ｄ6 Ｄ5 Ｄ4 が生成され
る。更に、その余りを増幅したアナログ値Ｖｏｕｔが、
容量ＣＳ１にホールドされて、その下位のデジタル出力
Ｄ3 Ｄ2 Ｄ1 Ｄ0 が生成される。このようにして、１２
ビットのデジタル出力が３回のサンプルホールド動作に
よりデジタル変換される。
【０１０４】この回路構成では、１２ビット一度に生成
されないが、少ない素子数で１２ビットのＡＤ変換を行
うことができる。また、サンプルホールド回数を増やす
ことで、理論的には多数ビットのデジタル値に変換する
ことができる。
【０１０５】上記のオペレーションアンプは、正転増幅
器でありボルテージフォロワー回路である。図４４はそ
の一般的な回路構成を示す図である。この回路は全増幅
型のオペアンプであり、トランジスタ１７５、１７６が
ソースが共通に電流源に接続された入力トランジスタで
あり、それぞれの電流値が出力段の回路に供給される。
トランジスタ１７８、１７９及び１８０、１８１はそれ
ぞれ定電圧ＶＢ１，ＶＢ２が接続されたインピーダンス
回路である。この回路の動作は，入力Ｖ＋が高くなる
と、その電流が小さくなり、トランジスタ１７６側の電
流が大きくなり、出力Ｖｏｕｔ（＋）側が高くなる。そ
のゲインが１に調整されている。
【０１０６】図４５は、１ビットのシリアルＡＤ変換回
路の図である。この回路は、図４２のサンプルホールド
回路と、４ビットＡＤ変換ユニットのうちの１ビット分
の回路と余りの増幅回路から構成される。１７０はアナ
ログ入力ＡＶｉｎをサンプルホールドするスイッチ、１
７２、１７４は交互に導通して容量ＣＳ１にホールドさ
れた電圧ｎ１を容量Ｃｓ２に伝達し、ＡＤ変換後の余り
を増幅した電圧ｎ７を容量Ｃｓ１にサンプルホールドす
る。１７１、１７３は共にゲイン１のオペレーションア
ンプである。これらの回路は、図４２と同様であり動作
も同じである（図４３参照）。
【０１０７】図中破線の部分は１ビットのＡＤ変換回路
である。比較器１８５の出力ｎ４がＡＤ変換後のデジタ
ル出力であり、この比較器１８５は、例えば、図２９に
示した通り、閾値がＶｄｄ／２のＣＭＯＳインバータと
それからずれた閾値をもつＣＭＯＳインバータから構成
される。そして、さらにインバータ１８６を介して生成
された信号ｎ５が、帰還容量１８８を介して、入力信号
ｎ３が接続された容量１８７と結合される。帰還容量１
８８は、入力容量１８７の１／２の容量値を持つ。そし
て、その減算された信号ｎ６が寄生容量分を補正したゲ
イン（３＋α）の増幅器１８９により増幅されて、信号
ｎ７がさらに下位のＡＤ変換の為にスイッチ１７４を介
して容量Ｃｓ１にサンプルホールドされる。
【０１０８】即ち、アナログ入力ＡＶｉｎは、容量Ｃｓ
１，Ｃｓ２に順次記憶保持されて、比較器１８５に与え
られる。比較器１８５の出力ｎ４はまず最上位ビット
（ＭＳＢ）を出力し、１／２の容量１８８を介して反転
信号ｎ５が増幅器１８９の入力に帰還される。この結
果、アナログ入力ｎ３からＭＳＢ相当のアナログ量が減
算された下位ビット相当のアナログ信号ｎ７が出力され
る。この信号ｎ７がスイッチ１７４の導通で容量Ｃｓ１
に標本化され記憶保持される。そして、スイッチ１７２
の導通により下位のアナログ入力ｎ３信号として入力さ
れる。以下、同様にスイッチ１７２，１７３のスイッチ
ングにより下位ビットの出力が順次ｎ４から出力され
る。
【０１０９】この回路の波形図を、図４６、４７に示
す。アナログ入力ＡＶｉｎが、フルスケールの１／７の
時の８ビットデジタル出力、フルスケールの３／７の時
の８ビットデジタル出力が図４６に示されている。スイ
ッチを導通するパルス信号ＳＷ２，３が７回繰り返して
オン・オフすることで、８ビットの出力ｎ４が生成され
る。８ビットは、２8 ＝２５６であるから、フルスケー
ルの１／７では２５６／７＝３６．５であり、８ビット
出力は（00100100）となる。また、３／７は、８ビット
出力は（01101101）となる。
【０１１０】図４７には、アナログ値＝０の時の９ビッ
ト出力、フルスケールの２／５の時の９ビット出力、そ
して、フルスケールの４／５の時の９ビット出力がそれ
ぞれ示されている。
【０１１１】この回路は、わずか１ビットのＡＤ変換回
路と下位のＡＤ変換の為の余りの増幅回路と、サンプル
ホールド回路だけで構成できる。非常に簡単な回路であ
るが、多ビットのＡＤ変換回路の機能を有する。但し、
スイッチ１７２、１７４のオン・オフ動作により１ビッ
トづつデジタル出力が生成されるので、フラッシュ型で
はなくシリアル型である。
【０１１２】以上、容量結合回路を利用してトランジス
タの数を少なくした論理回路、ＡＤ変換回路を説明し
た。ＡＤ変換が行われる場合は、必ずＤＡ変換回路が必
要になる。そこで、以下にやはり容量結合回路を利用し
たＤＡ変換回路について説明する。
【０１１３】［容量結合利用のＤＡ変換回路］図４８
は、シリアル型のＤＡ変換回路の例を示す図である。こ
のＤＡ変換回路は、デジタル値を上位ビットから４ビッ
ト単位でシリアルにＤＡ変換を行う。４ビットのデジタ
ルアナログ変換回路ＤＡＣのアナログ出力Ｏｕｔが、加
算回路２２１によりシリアルに加算されて、サンプルホ
ールド回路２２３により最終的な累積されたアナログ値
がホールドされる。１／１６回路２２０は、下位ビット
のデジタルアナログ変換値を１６分の１のアナログ値に
する回路である。また、２２２は遅延回路で、上位ビッ
トのアナログ値を、スイッチ信号ＳＷ１１，１２の１サ
イクル分遅延して加算回路２２１に供給する。
【０１１４】図４９は、図４８のシリアル型のＤＡ変換
回路の波形図である。この波形図の例では、８ビットの
デジタル信号Ａ0 〜Ａ7 をアナログ信号Ａｏｕｔに変換
する。まず、最初に入力として上位の４ビットＡ4 〜Ａ
7 がデジタルアナログ変換回路ＤＡＣに供給される。そ
して、最初は、スイッチ２００，２０１に対して、パル
ス信号ＳＷ１１，ＳＷ１２が同時に与えられて、アナロ
グ出力電圧Ｏｕｔが容量２０２，２０３によりホールド
される。この容量２０３は容量２０２の１５倍の容量値
を持つ。この動作については後述する。
【０１１５】容量２０３にホールドされたアナログ値ｎ
１２は、ゲイン１のオペレーションアンプあるいはボル
テージフォロワーにより容量ＣD に供給される。この段
階では、遅延回路２２２の出力が０Ｖであるから、２つ
の容量ＣD の容量結合によりノードｎ１３はアナログ値
ｎ１２の約半分の電圧となる。容量２０８は寄生容量を
示し、容量ＣD のα倍（α＜＜１）した容量を持つ。そ
して、増幅器２０６により（２＋α）倍した電圧値ｎ１
４を生成する。
【０１１６】そこで、パルス信号ＳＷ１３が印加される
ことで、その電圧値ｎ１４がスイッチ２１１を介して容
量Ｃｓ４にホールドされる。これで、最初の上位４ビッ
トのデジタル値をアナログ変換した電圧が容量Ｃｓ４に
ホールドされる。このパルス信号ＳＷ１３により、容量
２０３は放電されてリセットされる。
【０１１７】次に、デジタル入力に下位の４ビットＡ0
〜Ａ3 が与えられ、パルス信号ＳＷ１１が供給される。
その結果、変換されたアナログ出力Ｏｕｔが容量２０２
にホールドされる。そして、その電圧ｎ１１が、次のパ
ルス信号ＳＷ１２のタイミングで、容量Ｃ、スイッチ２
０１及び容量２０３の容量結合回路により１６分の１に
された電圧ｎ１２となる。そして、その電圧ｎ１２がゲ
イン１の増幅器２０５を介して容量ＣD に供給される。
【０１１８】この時、遅延回路２２２では、パルス信号
ＳＷ１２により、上位４ビットのアナログ値ｎ１４が、
ゲイン１の増幅器２１２，２１５を介してもう一つの容
量Ｃ D に与えられる。そして、上位４ビットのアナログ
値と１／１６倍された下位４ビットのアナログ値とが容
量結合回路ＣD で加算されて、その加算値がｎ１４に増
幅されて出力される。そして、パルス信号ＳＷ１４の供
給により、その加算された電圧が容量Ｃｓ３にホールド
される。即ち、８ビットのアナログ変換値が電圧ｎ１５
となる。その電圧値は、増幅器２１０によりアナログ出
力Ａｏｕｔとして出力される。
【０１１９】以上の通り、図３８の回路は、４ビットの
デジタル値単位でアナログデジタル変換器ＤＡＣにより
アナログ変換し、シリアルに下位の４ビットを変換した
アナログ値を１／１６倍して加算する。１２ビットのデ
ジタル値を変換する場合は、最下位の４ビットデジタル
値のアナログ変換値は、スイッチ２００，２０１と２０
４の２回のオン・オフ動作により１／２５６倍されてか
ら、加算回路で上位８ビットのアナログ値に加算され
る。従って、遅延回路２２２内のパルス信号ＳＷ１２，
１３は２回のオン、オフ動作をする。
【０１２０】この回路構成によれば、多くのトランジス
タを必要とするデジタルアナログ変換回路部分は、４ビ
ットだけを含むだけでよい。そして、多数ビットのデジ
タル値をアナログ値に変換する時は、４ビットづつシリ
アルに変換する。そして、シリアル変換のための１／１
６回路２２０、加算回路２２１などは、既に説明してき
た容量の結合回路を利用して少ないトランジスタ数で構
成する。従って、トータルでも、少ないトランジスタ素
子数で、多ビットのデジタル値をアナログ値に変換する
回路を構成することができる。
【０１２１】図５０は、１ビットのシリアルデジタルア
ナログ変換回路の例を示す図である。この回路は、デジ
タル入力Ｄｉｎを上位から１ビットづつシリアルにアナ
ログ値に変換して累積し、最後にその累積されたアナロ
グ値Ａｏｕｔを出力する。
【０１２２】１／２回路２５３は、例えば５Ｖのレファ
レンス値Ｖｒｅｆを、パルス信号ＳＷ２１，２２，２３
により制御されるスイッチ２３０，２３１，２３２によ
り、毎周期毎に１／２倍する。その毎回１／２倍された
電圧値ｎ２３が、データ入力サンプルホールド回路２５
４にて、デジタル値Ｄｉｎの１または０値によって容量
Ｃｓ８にホールドされる。加算回路２５５、遅延回路２
５６、出力サンプルホールド回路は、図４８の回路の対
応する回路と同等の機能を有する。即ち、上位ビットに
よるアナログ値が遅延回路により１ビットの周期分遅延
してノードｎ２９に出力され、その電圧ｎ２９に次の下
位ビットによるアナログ値ｎ２４が、加算回路２５５に
て加算される。スイッチ２３４により、変換中の桁のデ
ジタル値Ｄｉｎが０の時は、その桁に対応するアナログ
値ｎ２３は加算されず、そのデジタル値Ｄｉｎが１の時
に、その桁に対応するアナログ値ｎ２３が加算される。
【０１２３】図５１は、上記１ビットのシリアルデジタ
ルアナログ変換回路の波形図である。図５２は、その中
の信号ｎ２３の拡大波形図である。
【０１２４】図５０の変換回路の動作を図５１、５２に
従って説明する。図５１の波形図に示した例は、０Ｖ、
２ＶREF ／５、４ＶREF ／５を示すデジタル値Ｄｉｎを
変換した例である。即ち、９桁のデジタル入力値Ｄｉｎ
は、（000000000 ）（011001100 ）（110011001 ）であ
る。そこで、入力値が４ＶREF ／５に対応するデジタル
値の場合で説明する。
【０１２５】最初に、１／２回路２５３にて、パルス信
号ＳＷ２１によりトランジスタ２３０がオンして、５Ｖ
の基準電圧ＶREF が容量Ｃｓ６にホールドされる。そし
て、トランジスタ２３０をオフにし、パルス信号ＳＷ２
２によりトランジスタ２３１をオンにすることで、基準
電圧ＶREF が容量Ｃｓ６，７の容量分割により半分にさ
れ、ＶREF ／２がノードｎ２２にホールドされる。ゲイ
ン１の増幅器２３３により、同様に、ノードｎ２３もＶ
REF ／２となる。
【０１２６】そこで、データ入力サンプルホールド回路
２５４にて、最上位ビットのデジタル値Ｄｉｎの値に従
って、パルス信号ＳＷ２２のタイミングで、容量Ｃｓ８
に電圧ｎ２３がホールドされる。そして、そのホールド
された値ｎ２４が増幅器２３６の出力に転送され、加算
回路２５５の一方の容量ＣD に与えられる。最初は、遅
延回路２５６からの電圧値ｎ２９がゼロであるので、電
圧値ｎ２４は２つの容量ＣD の結合回路により約半分
（〜ＶREF/４）になった電圧ｎ２５が、増幅器２３７に
より（２＋α）倍される。そして、パルス信号ＳＷ２３
により容量Ｃｓ１０にその出力ｎ２６がホールドされ
る。
【０１２７】その後、次の下位ビットのデジタル値が入
力Ｄｉｎに与えられる。今度は、先ほどＶREF ／２をホ
ールドした容量Ｃｓ６が、パルス信号ＳＷ２３によりク
リアされた容量Ｃｓ７と結合されて、容量Ｃｓ７にはＶ
REF ／４がホールドされる。即ち、２番目の上位ビット
に対応するアナログ値である。対応アナログ値が４Ｖ
REF ／５の例では、２番目のビットもデジタル値は１で
あるので、データ入力サンプルホールド回路２５４に
て、トランジスタ２３４がパルス信号ＳＷ２２のタイミ
ングで容量Ｃｓ８にホールドされる。
【０１２８】そのホールドされた電圧ＶREF ／４が加算
回路２５５の容量ＣD に印加され、１周期遅れて出てく
る遅延回路２５６の出力ｎ２９の電圧ＶREF ／２がもう
一つの容量ＣD に印加されて、加算される。その結果、
ノードｎ２６には、ＶREF ／２＋ＶREF ／４＝３ＶREF
／４の電圧値が出力される。そして、パルス信号ＳＷ２
３のタイミングで容量Ｃｓ１０にホールドされる。
【０１２９】上記の動作を、最下位ビットのデジタル値
まで繰り返すことにより、出力サンプルホールド回路２
５６にて、最終的なアナログ値がパルス信号ＳＷ２４の
タイミングで容量Ｃｓ９にホールドされる。そして、ゲ
イン１の増幅回路２３９を経て、アナログ出力Ａｏｕｔ
が生成される。
【０１３０】この回路では、デジタル値のＮ桁数回だけ
ＶREF ／２、ＶREF ／４... ＶREF／２N のアナログ値
のサンプルホールドと、加算が行われる。従って、如何
なる桁数のデジタル値であってもシリアル動作によりア
ナログ値に変換することができる。
【０１３１】この１ビットのシリアルのデジタルアナロ
グ変換回路では、主に容量素子を利用して、インバータ
や増幅器に少ない素子数のトランジスタ素子を利用す
る。従って、トータルでトランジスタ素子数を少なくす
ることができる。また、１／２回路２５３や加算回路２
５５では、上記した容量結合回路が利用される。
【０１３２】［容量結合利用のカウンタ回路とそれを利
用したＡＤ変換回路］次に、容量結合回路を利用したカ
ウンタ回路を説明する。カウンタ回路は、後述するフォ
トディテクタからの検出電流により駆動される一種の発
振回路との組み合わせにより、一種のシリアル型のアナ
ログデジタル変換回路を構成することができる。従っ
て、本発明の容量結合回路を有効に利用してＡＤ変換回
路を構成するという目的に合致する。
【０１３３】図５３は、容量結合回路を利用したカウン
タ回路の例を示す図である。そして、図５４はその信号
波形図である。この例では、入力端子Ｖｉｎにパルス信
号が連続して供給され、そのパルス信号Ｖｉｎ毎にＬレ
ベルからＨレベルそしてＨレベルからＬレベルに変化す
る最下位ビットＡ0 、２つのパルス信号Ｖｉｎ毎に同様
にＬ、Ｈ、Ｌと変化する２段目のビットＡ1 、４つのパ
ルス信号Ｖｉｎ毎に同様に変化する３段目のビットＡ2
が生成される。
【０１３４】１段目の回路２５１は、２つのパルス信号
Ｖｉｎ毎にパルス信号Ｐ1 を生成し、２段目の回路２５
２は、４つのパルス信号Ｖｉｎ毎にパルス信号Ｐ2 を生
成し、３段目の回路２５３は、８つのパルス信号Ｖｉｎ
毎にパルス信号Ｐ3 を生成する。この信号Ｐ3 を次の段
の回路に供給することにより、４段目のビットＡ3 （図
示せず）を生成することができる。これらの回路２５
１，２５２，２５３は同じ構成を有する。
【０１３５】このカウンタ回路の１段目の回路２５１に
は、ポンピング回路として容量Ｃ1、ダイオード２５
５，２５６、容量Ｃ2 を有する。入力パルス信号Ｖｉｎ
の立ち上がりにより、容量Ｃ1 とダイオード２５６を介
して、容量Ｃ2 に充電される。その結果、ノードｎ４１
は上昇する。そして、入力パルス信号Ｖｉｎの立ち下が
りにより、容量Ｃ1 を介してノードｎ４０が引き下げら
れるが、ダイオード２５６は非導通となり、ノードｎ４
０にはダイオード２５５を介してグランド電位からチャ
ージが供給される。そして、再度入力パルス信号Ｖｉｎ
が立ち上がると、ノードｎ４１が更に引き上げられる。
【０１３６】上記の入力パルス信号Ｖｉｎによるチャー
ジポンピング動作は、パルスの高さと幅からなるエネル
ギーがＣ１，Ｃ２の容量結合の比に従って、ノードｎ４
１の電位を決定する。この例では、容量Ｃ１，Ｃ２の容
量値を２個の入力パルスＶｉｎによりインバータ２５８
が反転する様に設計されている。また、インバータ２６
０の閾値電圧は、インバータ２５８の閾値電圧より低く
設定され、インバータ２６０は、１個のパルス信号Ｖｉ
ｎにより反転する。
【０１３７】従って、１個目のパルス信号Ｖｉｎにより
上昇したノードｎ４１の電位により、インバータ２６０
が反転してその出力をＨレベルからＬレベルにする。従
って、出力Ａ0 はＨレベルになる。一方、２個目のパル
ス信号Ｖｉｎにより上昇したノードｎ４１の電位で、イ
ンバータ２５８が反転し、一段目の出力Ｐ1 がＨレベル
になる。その出力Ｐ1 のＨレベルにより、トランジスタ
２５７が導通する。その結果、ノードｎ４１はＬレベル
に下がり、インバータ２５８，２５９を介して出力Ｐ1
もＬレベルに下がる。即ち、出力Ｐ1 には、２つのイン
バータ２５８，２５９の遅延時間分の幅をもつパルス信
号が生成される。更に、インバータ２６０も反転され、
１段目のビットＡ0 はＬレベルに戻る。
【０１３８】図５４に示される通り、１段目の回路２５
１の出力Ｐ1 により、２段目の回路のチャージポンプ回
路でもノードｎ４３が上昇する。その結果、同様の動作
によりインバータ２６０が反転して、２段目のビットＡ
1 がＨレベルとなる。
【０１３９】３段目の回路２５３も１、２段目の回路２
５１，２５２と同等の構成であり、パルス信号Ｐ2 によ
り同様の動作を行う。かくして、カウンタ出力Ａ0 Ａ1
Ａ2には、入力パルス信号Ｖｉｎをカウントした２値の
デジタル値が生成される。
【０１４０】図５５は、別のカウンタ回路例を示す図で
ある。図５３が正論理型であるのに対して、このカウン
タ回路は負論理型であり、動作は同等である。図５５の
回路では、例えば１段目の回路２７０には、容量Ｃ1 、
ダイオード２７５，２７６及び容量Ｃ2 からなるチャー
ジポンプ回路が設けられる。
【０１４１】図５３の例と異なるところは、ダイオード
２７５と容量Ｃ2 がグランド電位ではなく、電源Ｖｄｄ
に接続されて、入力パルス信号Ｖｉｎが負のパルス信号
である点にある。従って、ノードｎ５１のリセット電位
はＨレベルである。そして、インバータ２８０の閾値電
圧がインバータ２７８のそれよりも高く設定されてい
る。
【０１４２】従って、チャージポンプ動作も、逆であ
り、リセット状態でＰ型トランジスタ２７７が導通して
ノードｎ５１がＨレベルにあり、入力パルス信号Ｖｉｎ
の印加によりノードｎ５１の電位が低下する。そして、
インバータ２８０の閾値がインバータ２７８の閾値より
も高く設定されていて、最初のパルス信号Ｖｉｎにより
インバータ２８０が反転して、出力Ａ0 をＨレベルに反
転する。そして、２個のパルス信号Ｖｉｎが与えられる
と、インバータ２７８が反転して、パルスＰ1 をＨレベ
ルからＬレベルに立ち下げる。その結果、トランジスタ
２７７が導通してノードｎ５１をＨレベルにリセットす
る。
【０１４３】このように、論理とチャージポンプが逆で
あるが、動作は図５３の場合と同等である。これらのカ
ウンタ回路は、容量結合回路を利用することにより、簡
単な構成が可能である。
【０１４４】上記の２つのカウンタ回路では、閾値電圧
の異なるインバータを利用した。しかし、かかる回路を
構成することが異なる特性のトランジスタを形成するこ
とを要求する。従って、プロセスの負担となる。そこ
で、閾値電圧が同一のインバータを利用したカウンタ回
路が望まれる。
【０１４５】図５６は、更に別のカウンタ回路である。
図５６は、その動作を示す信号波形図である。
【０１４６】図５６には、カウンタ回路の１段目の回路
２９０と２段目の回路２９１とが示されている。両回路
の構成はほぼ同じである。例えば、１段目の回路２９０
の構成を説明する。この回路には、図５５に示した負論
理型のチャージポンプ回路が含まれる。例えば、容量Ｃ
10、ダイオード２９２，２９３と容量Ｃ12、及びリセッ
トトランジスタ２９４の構成は、図５５の回路と同等で
ある。即ち、正のパルス信号Ｖｉｎが反転された負のパ
ルス信号Ｐn により、ノードｎ６１がリセットレベルの
Ｈレベルから低下する。そして、インバータ２９５は２
つの負のパルスＰｎが印加された時反転するように、そ
の閾値電圧が設定されている。
【０１４７】また、容量Ｃ15、ダイオード２９８，２９
９及び容量Ｃ16、さらにリセットトランジスタ３００か
らなるチャージポンプ回路も同等の構成をもつ。そし
て、インバータ３０１は他のインバータ２９５，２９７
等と同じ閾値電圧をもつ。但し、インバータ３０１は１
個のパルス信号Ｐｎにより反転することが必要であり、
容量Ｃ16の接続の方向が容量Ｃ12とは異なる。即ち、容
量Ｃ16はグランド側に接続される。
【０１４８】また、インバータ２９７は、２個のパルス
信号Ｐｎにより反転するノードｎ６２の１つのパルス信
号で反転する必要がある。したがって、その入力部に
は、容量Ｃ11、Ｃ13、Ｃ14からなる容量結合回路を有
し、インバータ２９７と共に多数決回路を構成する。し
たがって、パルス信号Ｐｎとノードｎ６２が共にＨレベ
ルのなった時に、ノードｎ６４を立ち下げてＰ型リセッ
トトランジスタ２９４を駆動してノードｎ６１をリセッ
トレベルのＨレベルに復帰させる。
【０１４９】従って、インバータ２９５は２個のパルス
信号Ｐｎ（入力の正パルス信号Ｖｉｎの反転パルス信
号）により反転し、次段へのパルス信号Ｐｎを形成す
る。また、インバータ３０１側は、同じ閾値電圧である
が、容量Ｃ16の構成を変えて容量値を適切に設定するこ
とで、１個の負のパルス信号Ｐｎで反転して、カウンタ
出力Ａn を生成する。また、インバータ２９７は、リセ
ットトランジスタ２９４を駆動する。
【０１５０】図５７を参照しながら、回路の動作を説明
する。正の入力パルス信号Ｖｉｎが連続的に入力され
る。そして、インバータ３０２を介して負のパルス信号
Ｐｎが１段目の回路２９０に与えられる。容量Ｃ10、ダ
イオード２９２，２９３と容量Ｃ12、及びリセットトラ
ンジスタ２９４からなる第一のチャージポンプ回路で
は、パルス信号Ｐｎの立ち下がりにより、Ｈレベルにあ
るノードｎ６０とｎ６１とがダイオード２９３を介して
低下する。しかし、この時にはインバータ２９５は反転
しない。一方、容量Ｃ15、ダイオード２９８，２９９及
び容量Ｃ16、さらにリセットトランジスタ３００からな
る第二のチャージポンプ回路でも、同様にＨレベルのあ
るノードｎ６６が低下するが、容量Ｃ15とＣ16の容量比
を適切に設定することにより（例えばＣ15＞Ｃ16）、ノ
ードｎ６６はインバータ３０１の閾値電圧レベルよりも
低くなる。その結果、インバータ３０１は反転して、カ
ウンタ出力Ａn がＨレベルになる。
【０１５１】２個目のパルス信号Ｐｎが与えられると、
更にノードｎ６１は低下し、インバータ２９５が反転す
る。その結果、Ｌレベルに変化した次段入力パルスＰ
n+1 により、リセットトランジスタ３００が導通し、ノ
ードｎ６６をＨレベルにリセットする。その結果、出力
Ａn はＬレベルになる。同時に、ノードｎ６２のＨレベ
ルへの変化により、容量Ｃ14の電位がＨレベルになり、
Ｈレベルに復帰した信号Ｐｎとの多数決論理により、イ
ンバータ２９７が反転してＬレベルの出力ｎ６４を生成
する。このＬレベルにより、リセットトランジスタ２９
４が駆動されてノードｎ６１は再びＨレベルに復帰す
る。従って、ノードｎ６１にはインバータ２９５と２９
７の遅延時間分の幅のＬのパルス信号となる。同様に、
信号Ｐｎも比較的短い幅のパルス信号となる。
【０１５２】２段目の回路２９１でも、入力の負のパル
ス信号Ｐｎにより同様の動作を行う。従って、入力パル
ス信号Ｖｉｎが２個与えられると、出力Ａn+1 がＨレベ
ルになり、４個与えられるとＬレベルになる。図５６に
示していないが３段目の回路でも同様の動作で、出力Ａ
n+2 が生成される。
【０１５３】以上のように、図５６のカウンタ回路で
は、インバータの閾値を同等にしたので、プロセス上の
負担のない回路を実現できる。そして、容量結合回路を
利用してチャージポンプ回路や多数決回路を利用して、
少ないトランジスタ数でカウンタ回路を実現する。
【０１５４】上記説明したカウンタ回路を利用したＡＤ
変換回路を説明する。図５８は、かかるＡＤ変換回路の
例を示す図である。このＡＤ変換回路は、例えばフォト
ダイオードＰＤによる検出電流により容量のノードを放
電し、リセットトランジスタにより充電することによ
り、カウンタへの入力パルス信号を生成する。そして、
フォトダイオードＰＤが検出する光強度に応じて変わる
電流値の大きさにより入力パルス信号の周波数が変化す
ることを利用し、一定時間内にインクリメントされるカ
ウンタ値をデジタル出力として出力する。
【０１５５】図５９は、光強度が比較的低い場合のノー
ドｎ８０，ｎ８１の変化を示す図である。図６０は、光
強度が比較的高い場合のノードｎ８０，ｎ８１の変化を
示す図である。両図を利用して、回路動作を説明する。
【０１５６】まず、フォトダイオードＰＤに照射される
光３２０の強度に応じた検出電流が生成される。Ｎ型の
トランジスタ３１０のゲートには定電圧Ｖｒｅｆが印加
される。容量３１１にはＰ型のリセット用トランジスタ
３１２から充電され、フォトダイオードＰＤの検出電流
により放電される。インバータ３１３は適当な閾値電圧
に設定される。そして、入力パルス信号はノードｎ８１
に生成されて、カウンタ３１５に供給される。
【０１５７】今仮に、ノードｎ８０はＨレベルにあると
する。その状態で、光３２０が入射されると、フォトダ
イオードＰＤがその光強度に応じた電流を発生する。し
たがって、容量３１１の電荷が放電される。やがて、ノ
ードｎ８０の電圧がインバータ３１３の閾値電圧Ｖｔｈ
を下回ると、インバータ３１３が反転し、ノードｎ８１
がＬレベルに反転する。そのＬレベルパルスによりリセ
ット用のトランジスタ３１２が導通し、容量３１１を充
電しノードｎ８０をＨレベルに引き上げる。それによ
り、インバータ３１３は再度反転して、ノードｎ８１を
Ｈレベルにする。
【０１５８】従って、ノードｎ８１には負のパルスが発
生し、そのパルス幅はインバータ３１３，３１４の遅延
時間と、トランジスタ３１２による充電時間などにより
決定する。さらに、パルスの間隔は、検出電流の大きさ
に応じて決まる放電の速さにより決定する。従って、図
５９に示した通り、検出電流が小さいとパルス信号の周
波数は低くなる。また、図６０に示した通り、検出電流
が大きいとパルス信号の周波数は高くなる。
【０１５９】カウンタ３１５は、例えば図５３、５６に
示した負論理型のカウンタ回路により構成される。
【０１６０】図５８の例は、負論理型であり、ノードｎ
８０はリセットされるとＨレベルになり、検出電流によ
り容量が放電される。この構成は、正論理型で構成する
こともできる。ここでは図面による説明を行わないが、
容量３１１を電源Ｖｄｄ側に接続し、リセットトランジ
スタをグランド側に接続し、フォトダイオードＰＤから
の検出電流が容量に充電される。かかる構成では、ノー
ドｎ８１は正のパルス信号を生成する。
【０１６１】図５８のＡＤ変換回路では、容量結合回路
を利用して構成することができる。フラッシュ型ではな
いが、一定時間内に検出電流に応じたパルス信号をカウ
ントすることにより電流アナログ値をデジタル値に変換
することができる。
【０１６２】図６１は、上記説明したアナログデジタル
変換回路やその他の論理回路をフォトディテクタ素子と
同じチップ上に形成した場合の集積回路の一例を示す図
である。この例では、チップ４００上に４画素分のフォ
トディテクタＰＤが設けられている例である。そして、
フォトディテクタＰＤに隣接してそれぞれアナログ・デ
ジタル変換回路ＡＤＣが設けられ、各画素のデジタル出
力Ｄｏｕｔが生成される。
【０１６３】図６２は、同様にアナログデジタル変換回
路やその他の論理回路をフォトデテクタ素子と同じチッ
プ上に形成した場合の集積回路の他の例を示す図であ
る。この例では、チップ４００上に４画素分のフォトデ
ィテクタ素子ＰＤが設けられ、ゲートトランジスタ４１
１〜４１６によりマルチプレクサ回路ＭＰＸを介して時
系列にアナログ・デジタル変換回路ＡＤＣにそれらのア
ナログ出力が供給される。そして、変換されたデジタル
出力Ｄｏｕｔが外部に出力される。ゲートトランジスタ
は、それぞれシフトレジスタＳＲ等により時系列に駆動
される。
【０１６４】図６１，６２で示した集積回路において、
上記の実施の形態例で説明した、容量結合回路を利用し
た論理回路やＡＤ変換回路等を使用することにより、そ
れらの回路を少ないトランジスタ素子数で構成すること
ができる。従って、その分、ファオトディテクタの面積
を大きくすることが可能になる。
【０１６５】［改良型アナログ・デジタル変換回路］図
６３は、更に改良型のアナログ・デジタル変換回路を示
す図である。このＡＤ変換回路は、図２０，２２，２９
及び３２に示したフラッシュ型のＡＤ変換回路の改良版
である。
【０１６６】図２０，２２，２９及び３２に示したフラ
ッシュ型のＡＤ変換回路では、デジタルの出力のビット
数が少ない場合は大きな問題ではないが、ビット数が例
えば８ビットあるいは１６ビット等と多くなる場合は、
必要な容量値が非常に大きくなり、光電変換素子との集
積化の弊害となる。例えば、図３２の場合に注目する
と、４ビットのデジタル出力を生成する為に、容量結合
回路部分における容量値は、余りを生成する部分を除く
と、 （２Ｃ＋Ｃ）＋（４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２
Ｃ+ Ｃ）＝２５Ｃ の容量値を必要とする。更に、これが８ビットになる
と、 （２Ｃ＋Ｃ）＋（４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （１６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （３２Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （６４Ｃ+ ３２Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （１２８Ｃ+ ６４Ｃ+ ３２Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）＝５０１Ｃ の容量値を必要とする。
【０１６７】かかる膨大な容量値は、集積回路の面積を
大きく占有することになり好ましくない。また、その点
を解決する為に、図３２の回路では、演算増幅回路１６
８を利用して４ビット毎の余りを算出し、それを次の４
ビットのＡＤ変換回路の入力として利用している。しか
し、演算増幅回路１６８を使用することは、素子数の増
大につながり好ましくない。
【０１６８】図６３に示した改良型のＡＤ変換回路は、
８ビットのデジタル出力でありながら、容量結合回路を
メインアレイとサブアレイに分割して両アレイを容量で
結合することにより、全体の容量値を格段に少なくする
ことができる。
【０１６９】図６３のＡＤ変換回路は、アナログ入力Ｖ
ｉｎを８ビットのデジタル出力Ａ７〜Ａ０に変換する。
アナログ入力Ｖｉｎに対する上位の４ビットＡ７〜Ａ４
を求める回路は、図２９，３２に示した変換回路と同じ
である。即ち、最上位ビットＡ７は、アナログ入力Ｖｉ
ｎを直接または図示しない容量Ｃを介してコンパレータ
であるインバータ５１１で閾値電圧Ｖｔより大きいか否
かの判定をされ、その出力をインバータ５１２で反転し
て出力Ａ７を生成する。インバータ５１２は、図２９，
３２で説明した通り、インバータ５１１の閾値Ｖｔ（図
３２の例では０Ｖで、図６３の例ではＶｔ＝Ｖｄｄ／
２）よりもわずかに高いか低い閾値を持つ。そして、最
上位ビットＡ７の反転値は、容量５４１により次のビッ
トＡ６の容量結合回路５４０と５４１に帰還される。
【０１７０】次のビットＡ６を求める為に、容量結合回
路では、入力Ｖｉｎを容量値２Ｃの容量５４０を介し
て、また上位のビットＡ７の反転値／Ａ７を容量値Ｃの
容量５４１を介して結合する。従って、入力Ｖｉｎに対
して上位ビットＡ７の反転ビット／Ａ７が、１／２の重
みをもって加算される。従って、その値をコンパレータ
であるインバータ５１４により閾値Ｖｔより大きいか小
さいかの比較をすることにより、次のビットＡ６が求め
られる。これらの動作原理については、既に説明した通
りである。同様にして、ビットＡ５，Ａ４が求められ
る。
【０１７１】図６３に示した改良型のＡＤ変換回路にお
いて、下位４ビットのＡ３〜Ａ０を求める回路では、容
量結合回路をメインアレイとサブアレイに分割し、両者
を容量で結合している。例えば、出力ビットＡ３を求め
る回路では、入力Ｖｉｎ、及び出力ビットＡ７〜Ａ５の
反転ビットが容量５４９，５５０，５５１，５５２で結
合されるメインアレイと、出力ビットＡ４の反転ビット
が容量５５４で結合されるサブアレイとが、容量５５３
で結合される。サブアレイ側には、レファレンス電圧Ｖ
ｒｅｆが容量５５５を介してサブアレイ側に結合され
る。容量５４９〜５５５の容量値は図示した通りの比率
である。
【０１７２】図６４は、出力ビットＡ３を求める回路部
分のみを抽出した図である。この図から理解される通
り、メインアレイＭＡ側の容量結合点Ｖx3にサブアレイ
ＳＡ側の容量結合点Ｖy3の電圧が結合容量５５３を介し
て結合される。そしてサブアレイＳＡ側では、出力ビッ
トＡ４の反転ビット／Ａ４は、容量値２Ｃの容量５５４
を介して結合しているので、容量５５３（Ｃ）、容量５
５４（２Ｃ）及び容量５５５（Ｃ）の関係から、２Ｃ／
４Ｃ＝１／２の重みで電圧Ｖy3に結合する。そして、メ
インアレイＭＡ側では、容量５５３を介して電圧Ｖy3が
１／８の重みで電圧Ｖx3に結合する。入力Ｖｉｎは重み
１、ビット／Ａ７は重み１／２、ビット／Ａ６は重み１
／４、ビット／Ａ５は重み１／８であり、電圧Ｖy3も重
み１／８である。従って、ビット／Ａ４は重み１／１６
で結合することになる。
【０１７３】同様にして、出力ビットＡ２の容量結合回
路では、容量５５６〜５５９からなるメインアレイと容
量５６１〜５６３からなるサブアレイとが容量５６０を
介して結合される。出力ビットＡ１の容量結合回路で
は、容量５６４〜５６７からなるメインアレイと、容量
５６９〜５７２からなるサブアレイが容量５６８により
結合される。
【０１７４】図６５は、更に最下位ビットのＡ０の結合
回路を示す図である。即ち、入力Ｖｉｎ、ビット／Ａ
７，／Ａ６，／Ａ５を結合する容量５７３〜５７６から
なるメインアレイＭＡと、ビット／Ａ４〜／Ａ１とレフ
ァレンス電圧Ｖｒｅｆを結合する容量５７８〜５８２か
らなるサブアレイＳＡとが容量５７７で結合される。そ
して、電圧Ｖx0がコンパレータであるインバータ５３２
に与えられる。
【０１７５】図６３の改良型のＡＤ変換回路を理解する
為に、図６５の出力ビットＡ０の容量結合回路を例にし
て、電圧Ｖx0を演算で求める。メインアレイの電位Ｖx0
とサブアレイの電位Ｖy0の関係と、入力Ｖｉｎと各ビッ
トＡ７〜Ａ０の関係から、次の３つの式が成立する。
【０１７６】
【数１】
【０１７７】上記の３つの式を解くことで電位Ｖx0は、 ５１１Ｖx0＝２５４Ｖｄｄ＋Ｖｒｅｆ＋Ａ０・Ｖｄｄ として求められる。但し、Ａｎ・Ｖｄｄ＋／Ａｎ・Ｖｄ
ｄ＝Ｖｄｄ（ｎは１〜７）である。
【０１７８】そこで、コンパレータ５３２の閾値電圧Ｖ
ｔが、Ｖｔ＝Ｖｄｄ／２として、更に、仮にＶｒｅｆ＝
Ｖｄｄとすると、 Ｖx0＝（５１０Ｖｔ＋Ａ０・２Ｖｔ）／５１１ である。そこで、入力ＶｉｎがＡ０＝０になるレベルの
場合とＡ０＝１になるレベルの場合の電位Ｖx0を求める
と、（１）入力ＶｉｎがＡ０＝０になるレベルの場合
は、 Ｖx0＝（５１０／５１１）Ｖｔ （２）入力ＶｉｎがＡ０＝１になるレベルの場合は、 Ｖx0＝（５１２／５１１）Ｖｔ である。
【０１７９】即ち、最下位ビットＡ０に関して、電位Ｖ
x0が閾値電圧Ｖｔの５１０／５１１か５１２／５１１か
で、０または１になる。
【０１８０】仮に、Ｖｒｅｆ＝Ｖｄｄ／２とすると、 Ｖx0＝（５０９Ｖｔ＋Ａ０・２Ｖｔ）／５１１ である。そこで、入力ＶｉｎがＡ０＝０の場合とＡ０＝
１場合の電位Ｖx0を求めると、（１）入力ＶｉｎがＡ０
＝０の場合は、 Ｖx0＝（５０９／５１１）Ｖｔ （２）入力ＶｉｎがＡ０＝１の場合は、 Ｖx0＝（５１１／５１１）Ｖｔ である。
【０１８１】即ち、最下位ビットＡ０に関して、電位Ｖ
x0が閾値電圧Ｖｔの５０９／５１１か５１１／５１１か
で、０または１になる。
【０１８２】従って、最下位ビットＡ０に関しては、閾
値電圧Ｖｔの２／５１１の違いを検出することによりデ
ジタル値が求められる。理論的には、８ビットの最下位
ビットは、Ｖｉｎ／２５６（＝２Ｖｉｎ／５１２）であ
り、ほとんど理論値通りになっていることが理解され
る。図６５に示したメインアレイとサブアレイの回路は
容量５７７を介して互いに干渉しあうので、その点で理
論値と全く一致させることができない。しかし、この程
度は、回路を工夫することで調整することが可能であ
る。
【０１８３】図６３に示したＡＤ変換回路のコンパレー
タであるインバータ５１１，５１４，５１７，５２０，
５２３，５２６，５２９及び５３２は、できるだけ閾値
電圧Ｖｔで正確に反転する特性を持つことが望ましい。
そこで、これらのインバータ回路にオートゼロ型のイン
バータを使用することで、精度良く反転動作させること
ができる。
【０１８４】図６６は、そのオートゼロ型のインバータ
回路の例を示す図である。また、図６７は、図６６のオ
ートゼロ型のインバータ回路の特性を示す図である。図
６６に示された回路は、トランジスタ６００と６０１か
らなるＣＭＯＳインバータにそれらの入力Ｖ１と出力Ｖ
２を短絡する短絡トランジスタ６０４と、レファレンス
電圧ＶR を入力Ｖｉｎに与えるトランジスタ６０５と、
補償用の容量ＣVTとを付加したインバータ（図６５の５
３２）と、その反転用のインバータとを示す。反転用の
インバータはトランジスタ６０２，６０３から構成され
る。
【０１８５】初段のインバータは、リセットクロックφ
ＲのＨレベルにより、インバータの入力Ｖ１と出力Ｖ２
とが短絡されるので、それらの電位は、図６７に示した
短絡直線Ｌ上の点Ｌ１に対応する電位ＶL1となる。その
時、入力Ｖｉｎにはレファレンス電位ＶR が印加される
ので、補償用容量ＣVTには電圧ＶL1と参照電圧であるレ
ファレンス電位ＶR との差ΔＶに対応する電荷が蓄積さ
れる。
【０１８６】即ち、図６７に示したＬ１点は、インバー
タの特性のばらつきにより、正確にＶｄｄ／２から上下
にずれる。したがって、電位ＶL1もＶｄｄ／２から上下
にずれる。そこで、レファレンス電位にＶR ＝Ｖｄｄ／
２を使用することにより、補償用容量ＣVTには常にイン
バータの反転電位ＶL1とＶR ＝Ｖｄｄ／２との差電圧分
の電荷を蓄積することができる。そのようなリセット状
態から、入力Ｖｉｎに任意の電位を印加すると、インバ
ータは、必ず入力ＶｉｎがＶｄｄ／２のレベルで精度よ
く反転する。
【０１８７】したがって、図６６に示したオートゼロ型
のインバータを使用する場合は、リセット信号φＲによ
りリセットした後に、アナログ入力Ｖｉｎを印加するこ
とになる。
【０１８８】再度、図６３の改良されたフラッシュ型の
ＡＤ変換回路に注目すると、上記した通り、下位ビット
に対する容量結合回路の部分をメインアレイとサブアレ
イとに分割し、両者を容量で結合した結果、全体の容量
値は、 （２Ｃ＋Ｃ）＋（４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）+ （８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ+ Ｃ+ １６Ｃ+ ８Ｃ+ ４Ｃ+ ２Ｃ+ Ｃ）＝１４５Ｃ である。上記した５０１Ｃに比較して約１／３になる。
この傾向は、ビット数が多くなる程顕著な差となる。
【０１８９】図６８は、図６３の回路と同等のＡＤ変換
回路であって、６ビットのデジタル出力Ａ５〜Ａ０を有
するＡＤ変換回路の動作特性を示す図である。この例で
は、６ビットのデジタル出力Ａ５〜Ａ０に対して、下位
のビットＡ２，Ａ１，Ａ０は上記したメインアレイとサ
ブアレイに分離した容量結合回路を使用した。図６８の
動作特性図は、アナログ入力Ｖｉｎを０ＶからＶｄｄま
で変化させた時の、それぞれのデジタル出力Ａ５〜Ａ０
の変化を示す。概ね、デジタル出力Ａ５〜Ａ０が順序良
く反転していることが示されている。但し、図中６１
０，６１１で示した様に、下位ビットのＡ０，Ａ１での
Ｈレベルの期間が他のＨレベルの期間よりも短くなって
いるのは、前述したメインアレイとサブアレイ間の干渉
による誤差によるものと思われる。
【０１９０】図６９は、改良されたアナログ・デジタル
変換回路であってシリアル型のＡＤ変換回路の例であ
る。図４５において、シリアル型のＡＤ変換回路の例を
示した。しかし、この例では、演算増幅回路を多数使用
しなければならない。図６９に示したＡＤ変換回路の例
では、その演算増幅回路はできるだけ使用せず、すべて
容量、トランジスタとインバータで構成される。
【０１９１】図６９の回路例では、アナログ入力Ｖｉｎ
をサンプルホールドする回路６０９において演算増幅回
路６１１が利用されているだけである。即ち、サンプル
ホールド信号ＳＨ１によりトランジスタ６１０が導通
し、アナログ入力Ｖｉｎの電圧に応じて容量Ｃｓが充電
される。その結果、容量Ｃｓの電極がアナログ入力Ｖｉ
ｎの電圧をホールドする。
【０１９２】容量６１２，６１３，６１４及び６１５に
より容量結合回路が構成される。入力Ｖｉｎは容量値８
Ｃの容量６１２で結合され、それぞれ上位ビットから順
にビット／Ａ３は容量値４Ｃの容量６１３で結合され、
ビット／Ａ２は容量値２Ｃの容量６１４で結合され、そ
してビット／Ａ１は容量値Ｃの容量６１５で結合され
る。したがって、それぞれのビット／Ａ３〜／Ａ１が入
力Ｖｉｎに対して、１／２，１／４，１／８の重みで結
合される。
【０１９３】即ち、スイッチＳＷ１，ＳＷ２，ＳＷ３を
順に開くことにより、図６３に示した各ビットの容量結
合回路が逐次構成されて、それぞれのデジタルのビット
出力が出力Ｄａｔａに生成される。
【０１９４】図６９のシリアル型のＡＤ変換回路は、コ
ンパレータ６２０として図６６で示したオードゼロ型の
インバータを利用する。即ち、インバータ６２４，短絡
トランジスタ６２２，レファレンス電位Ｖｒｅｆを印加
するトランジスタ６２１及び補償用容量ＣVTで構成され
る。トランジスタ６２５はクロックＳＨ２で駆動されイ
ンバータ６２４の出力を容量Ｃｓｈにサンプリングす
る。そこでホールドされた電圧は、インバータ６２６に
より反転されて出力端子Ｄａｔａにデジタル出力として
出力される。
【０１９５】最上位のビットＡ３は、スイッチ６２７に
よりサンプリングされ容量Ｃｓｈにホールドされ、スイ
ッチ６２９によりその反転値／Ａ３が容量６１３を介し
て結合される。その結果、次のビットＡ２が出力Ｄａｔ
ａに生成される。同様に、ビットＡ２は、スイッチ６３
１によりサンプリングされ容量Ｃｓｈにホールドされ、
スイッチ６３３によりその反転値／Ａ２が容量６１４を
介して結合される。その結果、次のビットＡ１が出力Ｄ
ａｔａに生成される。次のビットＡ０も同様である。
【０１９６】図７０は、上記のシリアル変換動作を示す
各制御クロックのタイミングチャート図である。この図
には、サイクルｔ１からｔ６でアナログ入力Ｖｉｎを４
ビットのデジタル値Ａ３，Ａ２，Ａ１，Ａ０に逐次変換
する。まず、サイクルｔ１で、リセット信号φＲが印加
され、オートゼロ型インバータ６２０をリセットし補償
容量ＣVTにチャージする。それと同時に、各ビットのリ
セット信号Ｒ１，Ｒ２，Ｒ３をそれぞれＨレベルにし、
トランジスタ６３０，６３４，６３８を介してレファレ
ンス電圧Ｖｒｅｆ（＝Ｖｄｄ／２）を容量６１３，６１
４，６１５の電極に印加する。この電圧値は容量結合回
路ではニュートラルな電位である。
【０１９７】そこで、まずサイクルｔ２でサンプルホー
ルド信号ＳＨ１をＨレベルにすると、入力Ｖｉｎの電圧
が容量Ｃｓにホールドされ演算増幅器６１１の出力が入
力の電位が印加される。その電位は、容量６１２を介し
てインバータ６２０に印加され、レファレンス電位Ｖｒ
ｅｆ（＝Ｖｄｄ／２）より高いか低いかの比較が行われ
る。そして、サイクルｔ３で、別のサンプルホールド信
号ＳＨ２のＨレベルにより、インバータ６２０の出力が
容量Ｃｓｈにサンプルホールドされ、出力Ｄａｔａに最
上位のビットＡ３が出力される。
【０１９８】次に、サイクルｔ４でスイッチ信号ＳＷ１
がＨレベルになりトランジスタ６２７が導通して、出力
ビットＡ３が容量Ｃｓｈにサンプルホールドされる。同
時に、リセット信号Ｒ１はＬレベルになり、信号Ｈ１の
Ｈレベルにより、容量６１３に最上位ビットＡ３の反転
ビットが印加される。そして、容量６１２と６１３から
なる容量結合回路により重み付けにしたがって生成され
る電圧がノードＶｘに生成され、同様にして次のビット
Ａ２が出力Ｄａｔａに生成される。
【０１９９】次に、サイクルｔ５で、スイッチ信号ＳＷ
２がＨレベルになりトランジスタ６３１が導通し、出力
ビットＡ２が容量Ｃｓｈにサンプルホールドされる。そ
れと同時に、リセット信号Ｒ２はＬレベルになる。そし
て、容量６１２，６１３，６１４からなる容量結合回路
により、ノードＶｘに次のビットの電位が生成され、サ
ンプルホールド信号ＳＨ２により出力Ｄａｔａにビット
Ａ１が生成される。
【０２００】最後は、サイクルｔ６で、容量６１２〜６
１５の容量結合回路によりビットＡ０の電位がノードＶ
ｘに生成され、サンプルホールド信号ＳＨ２により出力
Ｄａｔａに出力ビットＡ０が生成される。この時、出力
ビットＡ３はスイッチＳＷ１により容量Ｃｓｈにホール
ドされ、出力ビットＡ２はスイッチＳＷ２により容量Ｃ
ｓｈにホールドされ、出力ビットＡ１はスイッチＳＷ３
により容量Ｃｓｈにホールドされている。
【０２０１】以上のように、図７０のサイクルｔ１から
ｔ６により４ビットのデジタル値に変換される。
【０２０２】図７１は、８ビットのデジタル値を生成す
ることができるシリアル型のアナログ・デジタル変換回
路である。この回路例では、容量結合回路の部分を、図
６３の様にメインアレイＭＡとサブアレイＳＡに分割し
て、それらを容量で結合することで、多ビット化に伴う
全体の容量値の増大を防止する。
【０２０３】図７１に示したＡＤ変換回路例において、
容量６１２〜６１５及び容量６４０〜６４５は、図６５
で示した容量結合回路と同等である。但し、図７１の場
合は、シリアル型であるので、上位ビットの反転値が時
系列的に印加されることになり、最下位ビットを検出す
るときは、図６５と全く同等の回路構成となる。容量６
１２〜６１５がメインアレイＭＡを構成し、それぞれの
容量には上位ビットＡ７，Ａ６，Ａ５の反転値が印加さ
れ、その接続点の電位はＶｘとして表される。また、容
量６４１〜６４５がサブアレイＳＡを構成し、下位ビッ
トＡ４，Ａ３，Ａ２，Ａ１の反転値がそれぞれ印加さ
れ、その接続点の電位はＶｙとして表される。そして、
それらの２つのアレイＭＡとＳＡとが容量６４０を介し
て結合される。
【０２０４】図７１の回路例で、上位ビットＡ７，Ａ
６，Ａ５が帰還される回路は、図６９と同等であり、対
応する素子には同じ引用番号を付している。下位ビット
Ａ４，Ａ３，Ａ２，Ａ１が帰還される回路は、容量６４
０により結合されるサブアレイＳＡを構成する。そし
て、その変換動作は、図６９で説明したのと同様に、最
初にリセット信号φＲによりインバータ６２０をリセッ
トし、同様にリセット信号Ｒ１〜Ｒ７でそれぞれの帰還
回路のノードをニュートラルレベルにリセットする。そ
して、アナログ入力Ｖｉｎをサンプルホールド信号ＳＨ
１で容量Ｃｓにサンプルホールドした後は、第二のサン
プルホールド信号ＳＨ２のタイミングに同期して、スイ
ッチ信号ＳＷ１〜ＳＷ７、信号Ｈ１〜Ｈ７及びリセット
信号Ｒ１〜Ｒ７とで、シリアルに上位ビットからデジタ
ル値に変換する。
【０２０５】図７２と７３は、６ビット出力で構成した
図７１のシリアル型のＡＤ変換回路の動作を示すため
の、各制御信号φＲ、ＳＨ１，ＳＨ２、ＳＷ１〜ＳＷ
７，Ｒ１〜Ｒ７と、入力Ｖｉｎと出力Ｄａｔａとのタイ
ミングチャート図である。図７２では、入力Ｖｉｎが６
ビットの６４階調の内、”０”〜”９”の時の出力Ｄａ
ｔａの変化を示す。一方、図７３は、入力Ｖｉｎが６ビ
ットの６４階調の内、”６３”〜”５４”の時の出力Ｄ
ａｔａの変化を示す。
【０２０６】図７２の場合は、入力Ｖｉｎが”０”〜”
９”に対して、それぞれサンプルホールド信号ＳＨ２が
６回Ｈレベルになることで、それぞれ”００００００”
から”００１００１”のデジタル出力に変換される。
【０２０７】また、図７３の場合は、入力Ｖｉｎが”６
３”〜”５４”に対して、それぞれのサンプルホールド
信号ＳＨ２が６回Ｈレベルになることで、それぞれ”１
１１１１１”から”１１０１１０”のデジタル出力に変
換される。
【０２０８】図７１に示したシリアル型のＡＤ変換回路
では、入力部分に一部演算増幅回路６１１を使用した以
外は、全てインバータとトランジスタ及び容量により構
成される。しかも、容量結合回路は、多ビットのデジタ
ル出力にもかかわらず、メインアレイＭＡとサブアレイ
ＳＡに分割して、それらを容量６４０で結合した構成で
あり、全体の容量値は少なくなり、集積化を容易にす
る。しかも、オートゼロ型のインバータ６２０を利用す
ることにより、それぞれのデジタル値への変換のための
比較動作の閾値を、電源Ｖｄｄのちょうど半分のＶｄｄ
／２に設定することができる。或いは、任意の電位Ｖｒ
ｅｆに設置することができる。
【０２０９】
【発明の効果】以上説明した通り、本発明によれば、容
量結合回路を利用することにより、少ないトランジスタ
数で、種々の論理回路、ＡＤ変換回路、ＤＡ変換回路、
そして、カウンタ回路を構成することができる。
【０２１０】従って、これらの回路を利用することによ
り、イメージセンサとその周辺のＡＤ変換回路や演算回
路を同一基板上に搭載したＬＳＩにおいて、周辺回路の
面積を抑えることができる。従って、センサのフィルフ
ァクタが高いＬＳＩを構成することができる。
【図面の簡単な説明】
【図１】本発明の原理を示す容量回路網の回路図であ
る。
【図２】容量回路網を入力段に利用した３端子入力の多
数決回路図である。
【図３】４端子入力の重み付け多数決回路図である。
【図４】２入力のＮＡＮＤ，ＮＯＲ回路図である。
【図５】４入力のＮＡＮＤ，ＮＯＲ回路図である。
【図６】２入力のＮＯＲ，ＯＲ回路図である。
【図７】３入力のＮＯＲ，ＯＲ回路図である。
【図８】ＲＳフリップフロップ回路図である。
【図９】アービタ回路図である。
【図１０】トライステートバッファ回路図である。
【図１１】ＥＱ回路、ＥＸＯＲ回路図である。
【図１２】シュミットトリガ回路図である。
【図１３】クロックドＲＳフリップフロップ回路図であ
る。
【図１４】マスタースレーブＲＳフリップフロップ回路
図である。
【図１５】ＪＫフリップフロップ回路図である。
【図１６】Ｄフリップフロップ回路図である。
【図１７】Ｔフリップフロップ回路図である。
【図１８】全加算回路図である。
【図１９】図１８の全加算回路の動作を確認する為の出
力波形図である。
【図２０】フラッシュ型のＡＤ変換器の回路図である。
【図２１】図２０の動作を示す波形図である。
【図２２】４ビットデジタル出力と余りを生成するＡＤ
変換回路図である。
【図２３】図２２の波形図である。
【図２４】１２ビットのフラッシュ型ＡＤ変換回路図で
ある。
【図２５】図２４の波形図（１）である。
【図２６】図２４の波形図（２）である。
【図２７】図２４の波形図（３）である。
【図２８】丸め機能とオーバーフロー付きの１２ビット
ＡＤ変換回路である。
【図２９】３ビットＡＤ変換回路の他の回路例を示す図
である。
【図３０】図２０の波形図である。
【図３１】図２９の波形図である。
【図３２】４ビットデジタル出力と余りを生成するＡＤ
変換回路の他の例の図である。
【図３３】図３２の波形図である。
【図３４】１２ビットＡＤ変換回路にした例を示す図で
ある。
【図３５】図３４の１２ビットＡＤ変換回路のアナログ
入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８を
あたえた時の波形図（１）である。
【図３６】図３４の１２ビットＡＤ変換回路のアナログ
入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８を
あたえた時の波形図（２）である。
【図３７】図３４の１２ビットＡＤ変換回路のアナログ
入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／８〜８／８を
あたえた時の波形図（３）である。
【図３８】図３４の１２ビットＡＤ変換回路のアナログ
入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、
０／７をあたえた時の波形図（１）である。
【図３９】図３４の１２ビットＡＤ変換回路のアナログ
入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、
０／７をあたえた時の波形図（２）である。
【図４０】図３４の１２ビットＡＤ変換回路のアナログ
入力に−Ｖｄｓ〜＋Ｖｄｓのレンジで０／７〜７／７、
０／７をあたえた時の波形図（３）である。
【図４１】図３４の１２ビットＡＤ変換回路に丸め機能
とオーバーフロービットＯＦを加えた回路図である。
【図４２】シリアル型のＡＤ変換回路の例を示す図であ
る。
【図４３】図４２のタイミングチャート図である。
【図４４】図４３内のオペレーションアンプ回路の例を
示す図である。
【図４５】１ビットのシリアル型のＡＤ変換回路の例を
示す図である。
【図４６】図４５のＡＤ変換回路の波形図である。
【図４７】図４５のＡＤ変換回路の波形図である。
【図４８】シリアル型のＤＡ変換回路の例を示す図であ
る。
【図４９】図４８のＤＡ変換回路の波形図である。
【図５０】１ビットのシリアルデジタルアナログ変換回
路の例を示す図である。
【図５１】１ビットのシリアルデジタルアナログ変換回
路の波形図である。
【図５２】信号ｎ２３の拡大波形図である。
【図５３】容量結合回路を利用したカウンタ回路の例を
示す図である。
【図５４】図５３の信号波形図である。
【図５５】別のカウンタ回路例を示す図である。
【図５６】更に、別のカウンタ回路例を示す図である。
【図５７】図５６の信号波形図である。
【図５８】カウンタ回路を利用したＡＤ変換回路を示す
図である。
【図５９】図５８の回路の信号波形図である。
【図６０】図５８の回路の信号波形図である。
【図６１】アナログデジタル変換回路やその他の論理回
路をフォトデテクタ素子と同じチップ上に形成した場合
の集積回路の一例を示す図である。
【図６２】アナログデジタル変換回路やその他の論理回
路をフォトデテクタ素子と同じチップ上に形成した場合
の集積回路の一例を示す図である。
【図６３】更に改良型のアナログ・デジタル変換回路を
示す図である。
【図６４】ビットＡ３を求める回路部分のみを抽出した
図である。
【図６５】更に最下位ビットのＡ０の結合回路を示す図
である。
【図６６】オートゼロ型のインバータ回路の例を示す図
である。
【図６７】オートゼロ型のインバータ回路の特性を示す
図である。
【図６８】図６３の回路と同等のＡＤ変換回路であっ
て、６ビットのデジタル出力Ａ５〜Ａ０を有するＡＤ変
換回路の動作特性を示す図である。
【図６９】改良されたアナログ・デジタル変換回路であ
って逐次比較型のＡＤ変換回路の例である。
【図７０】図６９のシリアル変換動作を示す各制御クロ
ックのタイミングチャート図である。
【図７１】８ビットのデジタル値を生成することができ
るシリアル型のアナログ・デジタル変換回路である。
【図７２】６ビット出力で構成した図７１のシリアル型
のＡＤ変換回路のタイミングチャート図である。
【図７３】６ビット出力で構成した図７１のシリアル型
のＡＤ変換回路のタイミングチャート図である。
【符号の説明】
ＡＤＣＵ アナログ・デジタル変換回路ユニット Ｖｉｎ アナログ入力 Ｄ0 デジタル出力 ＦＡ 全加算回路 ＯＦ オーバーフロー出力

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】２値入力が与えられる複数の入力端子と、 一方の電極が該複数の入力端子にそれぞれ接続され他方
    の電極が共通に接続され、更にほぼ同じ容量値を持つ複
    数の入力容量と、 該共通の電極の電圧が入力され、更に前記複数の入力端
    子のうち所定数の入力端子に論理１に対応する電圧が印
    加された時に反転する閾値を有するインバータ回路とを
    有することを特徴とする容量結合を利用した論理回路。
  2. 【請求項２】２値入力が与えられる複数の入力端子と、 一方の電極が該複数の入力端子にそれぞれ接続され他方
    の電極が共通に接続され、更にほぼ整数倍の容量値を持
    つ複数の入力容量と、 該共通の電極の電圧が入力され、前記複数の入力端子の
    うち所定数の入力端子に論理１に対応する電圧が印加さ
    れた時に反転する閾値を有するインバータ回路とを有す
    ることを特徴とする容量結合を利用した論理回路。
  3. 【請求項３】請求項１または２において、 一方の電極がＨレベル若しくはＬレベルに固定され、他
    方の電極が前記共通電極に接続された固定容量を更に有
    することを特徴とする論理回路。
  4. 【請求項４】２値入力が与えられるＮ個（Ｎは複数）の
    入力端子と、 一方の電極が前記Ｎ個の入力端子にそれぞれ接続され、
    他方の電極が共通に接続されたＮ個の入力容量と、 一方の電極がＨレベル若しくはＬレベルに固定され、他
    方の電極が前記共通電極に接続され、前記入力容量のＮ
    −１倍の容量値を有する固定容量と、 前記共通電極の電圧が入力され、前記入力端子のうち所
    定数の入力端子に論理１に対応する電圧が印加された時
    に反転する閾値を有するインバータ回路とを有すること
    を特徴とする容量結合を利用した論理回路。
  5. 【請求項５】２値入力が与えられるセット入力端子及び
    リセット入力端子と、 前記セット入力端子に一方の電極が接続されたセット入
    力容量と、 一方の電極がＨレベルに固定され他方の電極が前記セッ
    ト入力容量と共通接続されたセット側固定容量と、 該共通電極の電圧が入力され、一方の出力を出力するセ
    ット側インバータ回路と、 前記リセット入力端子に一方の電極が接続されたリセッ
    ト入力容量と、 一方の電極がＨレベルに固定され他方の電極が前記リセ
    ット入力容量と共通接続されたリセット側固定容量と、 該共通電極の電圧が入力され、他方の出力を出力するリ
    セット側インバータ回路と、 前記一方の出力と前記リセット側共通電極との間に及び
    前記他方の出力と前記セット側共通電極との間にそれぞ
    れ設けられたフィードバック容量とを有することを特徴
    とするＲＳフリップフロップ論理回路。
  6. 【請求項６】２値入力が与えられる第一のリクエスト入
    力端子及び第二のリクエスト入力端子と、 該第一のリクエスト入力端子に一方の電極が接続された
    第一の入力容量と、 一方の電極がＬレベルに固定され他方の電極が前記第一
    の入力容量と共通接続された第一の固定容量と、 該共通電極の電圧が入力され、一方の出力を出力する第
    一のインバータ回路と、 該第二のリクエスト入力端子に一方の電極が接続された
    第二の入力容量と、 一方の電極がＬレベルに固定され他方の電極が前記第二
    の入力容量と共通接続された第二の固定容量と、 該共通電極の電圧が入力され、他方の出力を出力する第
    二のインバータ回路と、 前記一方の出力と前記第二の入力容量側共通電極との間
    に及び前記他方の出力と前記第一の入力容量側共通電極
    との間にそれぞれ設けられたフィードバック容量とを有
    することを特徴とするアービタ論理回路。
  7. 【請求項７】２値入力が与えられる入力端子と、 ２値の制御信号が逆相で与えられる第一、第二の出力イ
    ネーブル端子と、 前記制御信号によりハイインピーダンスにされ、若しく
    は前記入力に応じた出力が出力される出力端子と、 該入力端子と第一の出力イネーブル端子がそれぞれ一方
    の電極に接続され、他方の電極が共通に接続された第一
    の入力容量と、一方の電極がＬレベルに接続され他方の
    電極が該共通電極に接続された第一の固定容量と、該共
    通電極の電圧が入力される第一のインバータを有する第
    一の制御回路と、 該入力端子と第二の出力イネーブル端子がそれぞれ一方
    の電極に接続され、他方の電極が共通に接続された第二
    の入力容量と、一方の電極がＨレベルに接続され他方の
    電極が該共通電極に接続された第二の固定容量と、該共
    通電極の電圧が入力される第二のインバータを有する第
    二の制御回路と、 前記第一、第二のインバータの出力で駆動される２つの
    トランジスタを有し、その接続点に前記出力端子が接続
    される出力バッファ回路とを有するトライステートバッ
    ファ回路。
  8. 【請求項８】２値入力が与えられる少なくとも２つの入
    力端子と、 一方の電極が前記入力端子にそれぞれ接続され他方の電
    極が共通に接続された第一の入力容量と、一方の電極が
    Ｈレベル若しくはＬレベルに固定され、他方の電極が前
    記共通電極に接続され、前記入力容量の和のほぼ半分の
    容量値を有する第一の固定容量と、前記共通電極の電圧
    が入力され、前記入力端子のうち所定数の入力端子に論
    理１に対応する電圧が印加された時に反転する閾値を有
    する第一のインバータ回路とを有する第一の論理回路
    と、 一方の電極が前記入力端子にそれぞれ接続され他方の電
    極が共通に接続された第二の入力容量と、一方の電極が
    Ｈレベル若しくはＬレベルに固定され、他方の電極が前
    記共通電極に接続され、前記入力容量の和のほぼ半分の
    容量値を有する第二の固定容量と、前記共通電極の電圧
    が入力され、前記入力端子のうち所定数の入力端子に論
    理１に対応する電圧が印加された時に反転する閾値を有
    する第二のインバータ回路とを有する第二の論理回路と
    を有し、更に、 前記第一の論理回路の出力が、前記入力容量の和と同等
    の容量値を有する帰還容量を介して該第二のインバータ
    回路の入力に帰還されていることを特徴とする容量結合
    を利用した論理回路。
  9. 【請求項９】ＨレベルとＬレベルとの間の電圧を有する
    入力が与えられる入力端子と、 一方の電極が該入力端子に接続された入力容量と、 該入力容量の他方の電極の電圧が入力されるインバータ
    回路と、 一方の電極に、前記インバータ回路にしたがって生成さ
    れる非反転信号若しくは反転信号が与えられ、他方の電
    極が前記入力容量の他方の電極と共通接続され、前記入
    力容量の容量値と異なる容量値を有する帰還容量とを有
    する容量結合を利用した論理回路。
  10. 【請求項１０】請求項５において、 更に、クロック入力がそれぞれのクロック入力容量を介
    して前記セット側及びリセット側インバータ回路に入力
    され、前記フィードバック容量が前記入力容量のほぼ２
    倍の容量値を有することを特徴とするＲＳフリップフロ
    ップ回路。
  11. 【請求項１１】請求項１０において、 該クロック入力が入力されるＲＳフリップフロップ回路
    を２段構成し、それぞれのＲＳフリップフロップ回路の
    クロック入力に逆相のクロック信号が供給されてマスタ
    ースレーブ機能を有することを特徴とするフリップフロ
    ップ回路。
  12. 【請求項１２】請求項１０において、 更に、Ｊ入力と非反転出力が入力として与えられ、その
    出力が前記セット入力端子に与えられる第一のＯＲ回路
    と、 Ｋ入力と反転出力が入力として与えられ、その出力が前
    記リセット入力端子に与えられる第二のＯＲ回路とを有
    し、 ＪＫフリップフロップ機能を有することを特徴とするフ
    リップフロップ回路。
  13. 【請求項１３】請求項１０において、 前記セット入力端子にＤ入力が与えられ、前記リセット
    入力端子に該Ｄ入力の反転信号が与えられ、Ｄフリップ
    フロップ機能を有することを特徴とするフリップフロッ
    プ回路。
  14. 【請求項１４】請求項１０において、 前記非反転出力が前記セット入力端子に帰還され、前記
    反転出力が前記リセット入力端子に帰還され、前記クロ
    ック信号により出力がトルグされることを特徴とするこ
    とを特徴とするフリップフロップ回路。
  15. 【請求項１５】２値入力が与えられる第一、第二及び桁
    上げの入力端子と、 一方の電極が該入力端子にそれぞれ接続され他方の電極
    が共通に接続されてほぼ同じ容量値を持つ複数の第一の
    入力容量と、該共通の電極の電圧が入力され、前記入力
    端子のうち所定数の入力端子に論理１に対応する電圧が
    印加された時に反転する閾値を有する第一のインバータ
    回路とを有し、該第一のインバータ回路の出力に従って
    桁上げ出力を生成する桁上げ側回路と、 一方の電極が該入力端子にそれぞれ接続され他方の電極
    が共通に接続されてほぼ同じ容量値を持つ複数の第二の
    入力容量と、該共通の電極の電圧が入力される第二のイ
    ンバータ回路とを有し、更に該共通電極に前記第一のイ
    ンバータ回路の出力が該第二の入力容量のほぼ２倍の容
    量値を持つ帰還容量を介して接続されて、加算出力を生
    成する加算側回路とを有することを特徴とする全加算回
    路。
  16. 【請求項１６】アナログ入力が与えられる入力端子と、
    ２値の出力が与えられるＮ（Ｎは複数）ビットの出力端
    子とを有するアナログ・デジタル変換回路において、 一方の電極が前記入力端子に接続される入力容量と、該
    入力容量の他方の電極が入力される第一のインバータ
    と、該第一のインバータに接続される第二のインバータ
    とを有する単位回路が、Ｎ個並列に設けられ、 該単位回路の第二のインバータの出力がそれぞれの前記
    出力端子に与えられ、 更に、各単位回路に対応する出力の反転出力が、それぞ
    れ下位ビットに対応する単位回路の前記第一のインバー
    タの入力に帰還容量を介して帰還され、 最上位ビットからＭ（Ｍは整数）番目の単位回路の反転
    出力に対応する前記帰還容量の容量値は、帰還される単
    位回路の入力容量の１／２M 倍であることを特徴とする
    アナログ・デジタル変換回路。
  17. 【請求項１７】請求項１６において、 更に、一方の電極が前記入力端子に接続される余り入力
    容量と、該余り入力容量の他方の電極の電圧を（２N+1
    ー１）倍に増幅する増幅器と、該増幅器の出力が与えら
    れる余り出力端子とを有し、 前記各単位回路に対応する出力の反転出力がそれぞれ余
    り用帰還容量を介して該増幅器の入力に与えられ、最上
    位ビットからＭ番目の単位回路の反転出力に対応する前
    記余り用帰還容量の容量値は、前記余り入力容量の１／
    ２M 倍であることを特徴とするアナログ・デジタル変換
    回路。
  18. 【請求項１８】請求項１７に記載されたアナログ・デジ
    タル変換回路が、Ｌ（Ｌは複数）ユニット設けられ、上
    位ユニットのアナログ・デジタル変換回路の前記余り出
    力端子が、下位ユニットのアナログ・デジタル変換回路
    の入力端子に接続され、Ｎ×Ｌビットのデジタル出力を
    生成することを特徴とするアナログ・デジタル変換回
    路。
  19. 【請求項１９】請求項１７または１８において、 更に、オーバーフロー出力端子と、 最下位の余り出力端子の電位を所定の閾値と比較して２
    値の比較値を出力する比較手段と、 前記デジタル値用の出力端子毎に設けられ、当該出力端
    子と論理０の電位と前記比較手段の出力若しくは下位か
    らの桁上げ出力とが入力される全加算回路とを有し、 該全加算回路の加算出力がデジタル値出力として使用さ
    れ、最上位のデジタル値用の出力端子に対応する全加算
    回路の桁上げ出力が前記オーバーフロー出力端子に与え
    られることを特徴とするオーバーフロー付きアナログ・
    デジタル変換回路。
  20. 【請求項２０】請求項１６乃至１９において、 前記単位回路内の第一のインバータの閾値と第二のイン
    バータの閾値とが異なることを特徴とするアナログ・デ
    ジタル変換回路。
  21. 【請求項２１】請求項１７乃至１９において、 前記増幅器の増幅率が、寄生容量に応じた値だけ補正さ
    れていることを特徴とするアナログ・デジタル変換回
    路。
  22. 【請求項２２】請求項２１において、 前記単位回路内の第一のインバータの閾値と第二のイン
    バータの閾値とが異なることを特徴とするアナログ・デ
    ジタル変換回路。
  23. 【請求項２３】請求項１７に記載のＮビットアナログ・
    デジタル変換回路ユニットと、 アナログ入力をサンプルホールドし、前記ユニットにホ
    ールド値を入力するするサンプルホールド回路と、 前記アナログ・デジタル変換回路ユニットの余り出力を
    時系列に前記サンプルホールド回路に与えるスイッチ手
    段とを有することを特徴とする時系列型アナログ・デジ
    タル変換回路。
  24. 【請求項２４】Ｎビット出力を有するアナログ・デジタ
    ル変換回路ユニットと、 アナログ入力をサンプルホールドし、前記ユニットにホ
    ールド値を入力するサンプルホールド回路と、 前記アナログ・デジタル変換回路ユニットの余り出力を
    時系列に前記サンプルホールド回路に与えるスイッチ手
    段とを有することを特徴とする時系列型アナログ・デジ
    タル変換回路。
  25. 【請求項２５】アナログ信号を所定の閾値と比較して２
    値のデジタル出力を生成する比較回路と、該アナログ信
    号が余り入力容量を介して及び前記デジタル出力の反転
    信号が帰還容量を介してそれぞれ与えられ、該容量の結
    合部に生成される余りに対応するアナログ値を増幅する
    増幅器とを有する単ビットアナログ・デジタル変換回路
    ユニットと、 入力端子に供給されるアナログ信号をサンプルホールド
    して、前記比較回路にホールドした信号を供給するサン
    プルホールド回路と、 前記増幅器の出力を時系列に前記サンプルホールド回路
    に与えるスイッチ手段とを有することを特徴とする時系
    列型アナログ・デジタル変換回路。
  26. 【請求項２６】Ｎ（Ｎ整数）ビットのデジタル信号が時
    系列に与えられ、該デジタル信号をアナログ出力に変換
    するデジタル・アナログ変換回路ユニットと、 該アナログ出力を１／２N 倍する１／２N 回路と、 該１／２N 回路の出力と１サイクル遅れの累積アナログ
    値とを加算して、ほぼ２倍に増幅する加算回路と、 該加算回路の出力値をホールドし１サイクル遅延させて
    前記加算回路に与える遅延回路と、 該加算回路の出力値をホールドしてアナログ出力端子に
    供給するホールド回路とを有することを特徴とする時系
    列型デジタル・アナログ変換回路。
  27. 【請求項２７】請求項２６において、 前記加算回路が、該１／２N 回路の出力が与えられる第
    一の入力容量と、該遅延回路の出力が与えられる第二の
    入力容量とを有し、該第一及び第二の入力容量の結合端
    子の信号がほぼ２倍に増幅されることを特徴とする時系
    列型デジタル・アナログ変換回路。
  28. 【請求項２８】時系列に与えられる複数ビットのデジタ
    ル信号をアナログ値に変換するデジタル・アナログ変換
    回路において、 所定のレファレンス電圧を各周期毎に１／２倍づつする
    １／２回路と、 前記１／２回路の出力を前記デジタル信号に応じてホー
    ルドする入力ホールド回路と、 該入力ホールド回路の出力と１サイクル遅れの累積アナ
    ログ値とを加算して、ほぼ２倍に増幅する加算回路と、 該加算回路の出力値をホールドし１サイクル遅延させて
    前記加算回路に与える遅延回路と、 該加算回路の出力値をホールドしてアナログ出力端子に
    供給するホールド回路とを有することを特徴とする時系
    列型デジタル・アナログ変換回路。
  29. 【請求項２９】請求項２８において、 前記加算回路が、該１／２回路の出力が与えられる第一
    の入力容量と、該遅延回路の出力が与えられる第二の入
    力容量とを有し、該第一及び第二の入力容量の結合端子
    の信号がほぼ２倍に増幅されることを特徴とする時系列
    型デジタル・アナログ変換回路。
  30. 【請求項３０】供給される入力パルス信号をカウントす
    るカウンタ回路において、 前記入力パルス信号により充電または放電される充放電
    容量を有し、該入力パルス信号により該充放電容量の一
    方の電極の電位がリセットレベルから上昇または減少さ
    れるチャージポンプ回路と、 該チャージポンプ回路の前記一方の電極の電位の上昇ま
    たは減少により反転しカウント出力を生成する第一のイ
    ンバータと、 該第一のインバータの反転に要する数より多い入力パル
    ス信号に応じて、該チャージポンプ回路の前記一方の電
    極の電位の上昇または減少により反転し次段への出力パ
    ルスを生成する第二のインバータと、 該第二のインバータの出力の反転信号により前記一方の
    電極をリセットレベルに戻すリセットトランジスタとを
    有する単位回路が、複数段にわたり接続されて、前段の
    単位回路の出力パルスが次段の単位回路の入力パルス信
    号として与えられることを特徴とするカウンタ回路。
  31. 【請求項３１】請求項３０に記載のカウンタ回路が、 光検出素子からの光強度に応じた周波数を有するパルス
    発振回路のパルス信号が、前記カウンタ回路の入力パル
    ス信号として与えられることを特徴とするアナログ・デ
    ジタル変換回路。
  32. 【請求項３２】供給される入力パルス信号をカウントす
    るカウンタ回路において、 前記入力パルス信号により充電または放電される第一の
    充放電容量を有し、該入力パルス信号により該第一の充
    放電容量の一方の電極の電位がリセットレベルから上昇
    または減少される第一のチャージポンプ回路と、 該第一のチャージポンプ回路の前記一方の電極の電位の
    上昇または減少により反転しカウント出力を生成する第
    一のインバータと、 前記入力パルス信号により充電または放電される第二の
    充放電容量を有し、該入力パルス信号により該第二の充
    放電容量の一方の電極の電位がリセットレベルから上昇
    または減少される第二のチャージポンプ回路と、 該第一のインバータの反転に要する数より多い入力パル
    ス信号に応じて、該第二のチャージポンプ回路の前記一
    方の電極の電位の上昇または減少により反転し次段への
    出力パルスを生成する第二のインバータと、 該第二のインバータの出力の反転信号により前記第一の
    充放電容量の一方の電極をリセットレベルに戻す第一の
    リセットトランジスタと、 該第二のインバータの出力の反転信号により前記第二の
    充放電容量の一方の電極をリセットレベルに戻す第二の
    リセットトランジスタとを有する単位回路が、複数段に
    わたり接続されて、 前段の単位回路の出力パルスが次段の単位回路の入力パ
    ルス信号として与えられることを特徴とするカウンタ回
    路。
  33. 【請求項３３】請求項３２に記載のカウンタ回路が、 光検出素子からの光強度に応じた周波数を有するパルス
    発振回路のパルス信号が、前記カウンタ回路の入力パル
    ス信号として与えられることを特徴とするアナログ・デ
    ジタル変換回路。
  34. 【請求項３４】アナログ入力が与えられる入力端子と、
    ２値の出力が与えられる上位Ｌ（Ｌは複数）ビット及び
    下位Ｍビットの出力端子とを有するアナログ・デジタル
    変換回路において、 一方の電極が前記入力端子に接続される入力容量と、該
    入力容量の他方の電極が入力され所定の基準値との比較
    で反転動作するコンパレータとを有し、該コンパレータ
    の出力がそれぞれの対応する前記出力端子に与えられる
    単位回路が、Ｌ＋Ｍ個並列に設けられ、 更に、各単位回路に対応する出力の反転出力が、それぞ
    れ下位ビットに対応する単位回路の前記コンパレータの
    入力に帰還容量を介して帰還され、 最上位ビットからＮ（ＮはＬ以下の整数）番目の単位回
    路の反転出力に対応する前記帰還容量の容量値は、帰還
    される単位回路の入力容量の１／２N 倍であり、それら
    の帰還容量により第一の容量アレイが構成され、 前記下位Ｍビットの出力に対応する単位回路の反転出力
    に対応する前記帰還容量の容量値は、帰還される単位回
    路においてそれぞれ１倍、１／２倍....１／２ P 倍（Ｐ
    はＭ以下の整数）の関係を有し、 当該下位Ｍビットの出力の反転出力が帰還される帰還容
    量により構成される第二の容量アレイが、帰還される単
    位回路の入力容量の１／２N 倍の結合容量を介して前記
    第一の容量アレイに結合されていることを特徴とするア
    ナログ・デジタル変換回路。
  35. 【請求項３５】請求項３４において、 前記コンパレータは、前記入力を与えられる第一のイン
    バータと該第一のインバータの出力が与えられる第二の
    インバータとを有し、 該第一のインバータは、前記基準値と該第一のインバー
    タの入出力を短絡した時の短絡電位との差電圧に応じて
    充電される補償容量を入力段に有することを特徴とする
    アナログ・デジタル変換回路。
  36. 【請求項３６】請求項３５において、 前記第一のインバータは、リセット信号により入出力間
    を短絡する短絡用のトランジスタと、該リセット信号に
    より入力に前記基準電圧を印加する印加用のトランジス
    タとを有することを特徴とするアナログ・デジタル変換
    回路。
  37. 【請求項３７】アナログ入力が与えられる入力端子と、
    ２値の出力が与えられる出力端子とを有するアナログ・
    デジタル変換回路において、 一方の電極に前記入力端子に与えられるアナログ入力が
    印加される入力容量と、 前記入力容量の他方の電極の電位を所定の基準値と比較
    して反転動作し、前記出力端子に出力を与えるコンパレ
    ータと、 前記出力端子に変換出力される出力の反転値を時系列的
    にそれぞれの帰還容量を介して前記コンパレータの入力
    に帰還する複数の帰還回路とを有し、 上位からＮ番目（Ｎは整数）の帰還回路の帰還容量の容
    量値が、前記入力容量の１／２N 倍であり、 複数のデジタル変換出力を時系列的に前記出力端子に出
    力することを特徴とするアナログ・デジタル変換回路。
  38. 【請求項３８】アナログ入力が与えられる入力端子と、
    ２値の出力が与えられる出力端子とを有するアナログ・
    デジタル変換回路において、 一方の電極に前記入力端子に与えられるアナログ入力が
    印加される入力容量と、 前記入力容量の他方の電極の電位を所定の基準値と比較
    して反転動作し、前記出力端子に出力を与えるコンパレ
    ータと、 前記出力端子に変換出力される出力の反転値を時系列的
    にそれぞれの帰還容量を介して前記コンパレータの入力
    に帰還するＬ＋Ｍ個（ＬとＭは整数）の帰還回路とを有
    し、 前記上位Ｌ個の帰還回路の内、上位からＮ番目（ＮはＬ
    以下の整数）の帰還回路の帰還容量の容量値が、前記入
    力容量の１／２N 倍であり、それらの帰還容量が前記入
    力容量と第一の容量アレイを構成し、 前記下位Ｍ個の帰還回路の帰還容量の容量値が、それぞ
    れ１倍、１／２倍....１／２P 倍（ＰはＭ以下の整数）
    の関係を有し、 当該下位Ｍ個の帰還回路の帰還容量により構成される第
    二の容量アレイが、前記入力容量の１／２N 倍の結合容
    量を介して前記第一の容量アレイに結合され、 複数のデジタル変換出力を時系列的に前記出力端子に出
    力することを特徴とするアナログ・デジタル変換回路。
  39. 【請求項３９】請求項３７または３８において、 前記コンパレータは、前記入力を与えられる第一のイン
    バータと該第一のインバータの出力が与えられる第二の
    インバータとを有し、 該第一のインバータは、前記基準値と該第一のインバー
    タの入出力を短絡した時の短絡電位との差電圧に応じて
    充電される補償容量を入力段に有することを特徴とする
    アナログ・デジタル変換回路。
  40. 【請求項４０】請求項３９において、 前記第一のインバータは、リセット信号により入出力間
    を短絡する短絡用のトランジスタと、該リセット信号に
    より入力に前記基準電圧を印加する印加用のトランジス
    タとを有することを特徴とするアナログ・デジタル変換
    回路。
  41. 【請求項４１】アナログ入力が与えられる入力端子と、
    ２値の出力が与えられるＮ（Ｎは複数）ビットの出力端
    子とを有するアナログ・デジタル変換回路において、 一方の電極が前記入力端子に接続される入力容量と、該
    入力容量の他方の電極が入力され所定の基準値との比較
    で反転動作するコンパレータとを有する単位回路が、Ｎ
    個並列に設けられ、 該単位回路のコンパレータの出力がそれぞれの前記出力
    端子に与えられ、 更に、各単位回路に対応する出力の反転出力が、それぞ
    れ下位ビットに対応する単位回路の前記コンパレータの
    入力に帰還容量を介して帰還され、 最上位ビットからＭ（Ｍは整数）番目の単位回路の反転
    出力に対応する前記帰還容量の容量値は、帰還される単
    位回路の入力容量の１／２M 倍であることを特徴とする
    アナログ・デジタル変換回路。
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