JP2009022057A - D/aコンバータ - Google Patents
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Abstract
【解決手段】D/Aコンバータは、一端が“0”に相当する電圧ノードに接続され、容量比が1:2n−1(ただし、nは2以上の整数)である第1及び第2のキャパシタ(112,111)と、第1のキャパシタの他端と第2のキャパシタの他端との間に接続された第1のスイッチ(114)と、第2のキャパシタの他端に接続され、第1のスイッチが非導通状態にあるときに導通状態となる第2のスイッチ(113)と、D/A変換対象のデジタル値がLSBから順にnビットに区切られて入力され、第2のスイッチを介して、第2のキャパシタにnビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路(116)とを備えている。
【選択図】図1
Description
図1は、第1の実施形態に係るサイクリックDACの構成を示す。DAC11において、キャパシタ111及び112のそれぞれの一端はグランドノードに接続されている。キャパシタ112の容量値はCであり、キャパシタ111の容量値はその2n−1倍である。ただし、nは2以上の整数である。キャパシタ111の他端にはスイッチ113が接続されている。また、キャパシタ111の他端とキャパシタ112の他端との間にはスイッチ114が挿入されている。スイッチ113及び114は、それぞれ、クロック信号φ1及びφ2によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ112の他端とグランドノードとの間にはスイッチ115が挿入されている。そして、キャパシタ112の充電電圧がアナログ出力となる。
図2は、第2の実施形態に係るサイクリックDACの構成を示す。DAC11において、3つのキャパシタ111及びキャパシタ112のそれぞれの一端はグランドノードに接続されている。キャパシタ112の容量値はCであり、3つのキャパシタ111の容量値はそれぞれC、2C及び4Cである。3つのスイッチ113は、3つのキャパシタ111のそれぞれの他端に接続されている。また、3つのスイッチ114は、3つのキャパシタ111のそれぞれの他端とキャパシタ112の他端との間に接続されている。スイッチ113及び114は、それぞれ、クロック信号φ1及びφ2によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ112の他端とグランドノードとの間にはスイッチ115が挿入されている。そして、キャパシタ112の充電電圧がアナログ出力となる。
図3は、第3の実施形態に係るサイクリックDACの構成を示す。DAC11において、キャパシタ111及び112のそれぞれの一端はグランドノードに接続されている。キャパシタ112の容量値はCであり、キャパシタ111の容量値はその2n−1倍である。ただし、nは2以上の整数である。キャパシタ111の他端とグランドノードとの間にはスイッチ113が挿入されている。また、キャパシタ111の他端とキャパシタ112の他端との間にはスイッチ114が挿入されている。スイッチ113及び114は、それぞれ、クロック信号φ1及びφ2によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ112の他端とグランドノードとの間にはスイッチ115が挿入されている。そして、キャパシタ112の充電電圧がアナログ出力となる。なお、スイッチ114がオンとなるごとに、キャパシタ112の電圧として表されるD/A変換値はnビットずつシフトすること、及び、キャパシタ111に一度にnビットの値を設定することによって、DAC11においてD/A変換対象のデジタル値をnビットずつ処理できることは上述したとおりである。
図4は、第4の実施形態に係るサイクリックDACの構成を示す。本実施形態に係るDAC11は、第3の実施形態とは異なる構成の電流供給回路117を備えている。それ以外の部分については第3の実施形態と同様である。ただし、nを3、mを4としている。以下、第3の実施形態と異なる点についてのみ説明する。
112 キャパシタ(第1のキャパシタ)
114 スイッチ(第1のスイッチ)
113 スイッチ(第2のスイッチ)
116 電圧供給回路
115 スイッチ(第3のスイッチ)
1161 電圧源
1162 セレクタ
1163 デコーダ
117 電流供給回路
1171 電流源
1172 スイッチ
1174 制御回路
Claims (17)
- デジタル値をアナログ値に変換するD/Aコンバータであって、
一端が“0”に相当する電圧ノードに接続され、容量比が1:2n−1(ただし、nは2以上の整数)である第1及び第2のキャパシタと、
前記第1のキャパシタの他端と前記第2のキャパシタの他端との間に接続された第1のスイッチと、
前記第2のキャパシタの他端に接続され、前記第1のスイッチが非導通状態にあるときに導通状態となる第2のスイッチと、
D/A変換対象のデジタル値がLSBから順にnビットに区切られて入力され、前記第2のスイッチを介して、前記第2のキャパシタに前記nビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路とを備えた
ことを特徴とするD/Aコンバータ。 - 請求項1のD/Aコンバータにおいて、
前記第1及び第2のキャパシタのいずれか一方に並列接続された第3のスイッチを備え、
前記第1及び第3のスイッチは、当該D/AコンバータによるD/A変換開始前にいずれも導通状態となる
ことを特徴とするD/Aコンバータ。 - 請求項1のD/Aコンバータにおいて、
前記電圧供給回路は、
“0”から“2n−1”までの各整数に相当する複数の電圧を供給する電圧源と、
前記第2のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、
前記nビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する
ことを特徴とするD/Aコンバータ。 - 請求項1のD/Aコンバータにおいて、
前記電圧供給回路は、前記D/A変換対象のデジタル値のMSBを含むm(ただし、mはnよりも大きい整数)ビットのデジタル値を受け、前記第2のスイッチを介して、前記第2のキャパシタに前記mビットのデジタル値に応じた大きさの電圧を印加する
ことを特徴とするD/Aコンバータ。 - 請求項4のD/Aコンバータにおいて、
前記電圧供給回路は、
“0”から“2m−1”までの各整数に相当する複数の電圧を供給する電圧源と、
前記第2のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、
前記n又はmビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する
ことを特徴とするD/Aコンバータ。 - デジタル値をアナログ値に変換するD/Aコンバータであって、
一端が“0”に相当する電圧ノードに接続された第1のキャパシタと、
一端が前記電圧ノードに接続され、並列接続したときの合成容量が前記第1のキャパシタの容量の2n−1(ただし、nは2以上の整数)倍である第2のキャパシタ群と、
前記第1のキャパシタの他端と前記第2のキャパシタ群の他端との間に接続された第1のスイッチ群と、
前記第2のキャパシタ群の他端に接続され、前記第1のスイッチ群が非導通状態にあるときに導通状態となる第2のスイッチ群と、
D/A変換対象のデジタル値がLSBから順にnビットに区切られて入力され、前記第2のスイッチ群を介して、前記第2のキャパシタ群の合計電荷が前記nビットのデジタル値に応じた量となるように前記第2のキャパシタ群に電圧を印加する電圧供給回路とを備えた
ことを特徴とするD/Aコンバータ。 - 請求項6のD/Aコンバータにおいて、
前記第1のキャパシタ及び前記第2のキャパシタ群のうちのいずれか一つに並列接続された第3のスイッチを備え、
前記第1及び第3のスイッチは、当該D/AコンバータによるD/A変換開始前にいずれも導通状態となる
ことを特徴とするD/Aコンバータ。 - 請求項6のD/Aコンバータにおいて、
前記電圧供給回路は、
“0”に相当する電圧を含む複数の電圧を供給する電圧源と、
前記第2のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、
前記nビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する
ことを特徴とするD/Aコンバータ。 - 請求項6のD/Aコンバータにおいて、
前記電圧供給回路は、前記D/A変換対象のデジタル値のMSBを含むm(ただし、mはnよりも大きい整数)ビットのデジタル値を受け、前記第2のスイッチ群を介して、前記第2のキャパシタ群の合計電荷が前記mビットのデジタル値に応じた量となるように前記第2のキャパシタ群に電圧を印加する
ことを特徴とするD/Aコンバータ。 - 請求項9のD/Aコンバータにおいて、
前記電圧供給回路は、
“0”に相当する電圧を含む複数の電圧を供給する電圧源と、
前記第2のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、
前記n又はmビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する
ことを特徴とするD/Aコンバータ。 - デジタル値をアナログ値に変換するD/Aコンバータであって、
一端が“0”に相当する電圧ノードに接続され、容量比が1:2n−1(ただし、nは2以上の整数)である第1及び第2のキャパシタと、
前記第1のキャパシタの他端と前記第2のキャパシタの他端との間に接続された第1のスイッチと、
前記第2のキャパシタに並列接続され、前記第1のスイッチが非導通状態にあるときに導通状態となる第2のスイッチと、
D/A変換対象のデジタル値がLSBから順にnビットに区切られて入力され、前記第2のスイッチが非導通状態にあるとき、前記第2のキャパシタに前記nビットのデジタル値に応じた大きさの電流パルスを供給する電流供給回路とを備えた
ことを特徴とするD/Aコンバータ。 - 請求項11のD/Aコンバータにおいて、
前記第1及び第2のスイッチは、当該D/AコンバータによるD/A変換開始前にいずれも導通状態となる
ことを特徴とするD/Aコンバータ。 - 請求項11のD/Aコンバータにおいて、
前記電流供給回路は、
“1”に相当する電流を供給する2n−1個の電流源と、
前記第2のキャパシタの他端と前記2n−1個の電流源のそれぞれとの間に接続された2n−1個のスイッチと、
前記nビットのデジタル値及び前記第2のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記2n−1個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするD/Aコンバータ。 - 請求項11のD/Aコンバータにおいて、
前記電流供給回路は、
“2i”(ただし、iは0からn−1までの各整数)に相当する電流を供給するn個の電流源と、
前記第2のキャパシタの他端と前記n個の電流源のそれぞれとの間に接続されたn個のスイッチと、
前記nビットのデジタル値及び前記第2のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記n個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするD/Aコンバータ。 - 請求項11のD/Aコンバータにおいて、
前記電流供給回路は、前記D/A変換対象のデジタル値のMSBを含むm(ただし、mはnよりも大きい整数)ビットのデジタル値を受け、前記第2のスイッチが非導通状態にあるとき、前記第2のキャパシタに前記mビットのデジタル値に応じた大きさの電流パルスを供給する
ことを特徴とするD/Aコンバータ。 - 請求項15のD/Aコンバータにおいて、
前記電流供給回路は、
“1”に相当する電流を供給する2m−1個の電流源と、
前記第2のキャパシタの他端と前記2m−1個の電流源のそれぞれとの間に接続された2m−1個のスイッチと、
前記n又はmビットのデジタル値及び前記第2のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記2m−1個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするD/Aコンバータ。 - 請求項15のD/Aコンバータにおいて、
前記電流供給回路は、
“2i”(ただし、iは0からm−1までの各整数)に相当する電流を供給するm個の電流源と、
前記第2のキャパシタの他端と前記m個の電流源のそれぞれとの間に接続されたm個のスイッチと、
前記n又はmビットのデジタル値及び前記第2のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記m個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするD/Aコンバータ。
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