TWI674761B - 連續逼近暫存器類比數位轉換器的控制電路及控制方法 - Google Patents

Abstract

本發明揭露了連續逼近暫存器類比數位轉換器的控制電路及控制方法。連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器。該控制電路包含一記憶體、一反相器及一資料路徑。該記憶體用來儲存該比較器之一輸出值。該反相器具有一輸出端耦接該切換電容式數位類比轉換器之一電容的一第一端，其中該電容的一第二端耦接該比較器之一輸入端。該資料路徑耦接於該比較器之一輸出端與該反相器之一輸入端之間，用來使該電容的該第一端的電壓暫時受該比較器之該輸出值的控制。該資料路徑不包含任何記憶體。

Description

連續逼近暫存器類比數位轉換器的控制電路及控制方法

本發明是關於連續逼近暫存器（successive approximation register, SAR）類比數位轉換器（analog-to-digital converter, ADC）（以下簡稱SAR ADC），尤其是關於SAR ADC的控制電路及控制方法。

在以下的說明中，將電容耦接比較器的一端稱為上板，非耦接比較器的一端稱為下板。如此的定義只是為了方便說明起見，不必然與實際電路中的「上」及「下」有關。

圖1係習知SAR ADC的功能方塊圖。SAR ADC用來將類比輸入訊號Vi轉換成數位訊號（即數位碼 D）。SAR ADC主要包含切換電容式數位類比轉換器（digital-to-analog converter, DAC）110、比較器120、連續逼近暫存器130及控制電路140。SAR ADC根據時脈CLK動作。在SAR ADC的某一次操作中，連續逼近暫存器130依據比較器120的比較結果決定數位碼 D的其中一位元的值（1/0），並且控制電路140根據數位碼 D產生控制訊號 G 。控制訊號 G控制切換電容式DAC 110內部電容的端電壓（亦即控制電容的下板耦接至參考電壓Vref1或參考電壓Vref2），使電容上的電荷重新分佈，進而改變比較器120之反相輸入端或非反相輸入端的電壓，以改變比較器120於下一個比較操作的比較對象。重覆上述的步驟，數位碼 D由最高有效位元（MSB）往最低有效位元（LSB）依序被決定，過程中數位碼 D所代表的值也漸漸往輸入訊號Vi逼近。

圖2顯示切換電容式DAC 110的內部電路。切換電容式DAC 110包含兩個電容陣列，每一電容陣列包含n個電容（C1~Cn或C1'~Cn'）及n個開關（SW1~SWn或SW1'~SWn'）（n為正整數），意謂著數位碼 D包含n+1個位元（D1~Dn+1，D1為LSB，Dn+1為MSB）且控制訊號 G包含為n個子控制訊號G1~Gn及n個子控制訊號#G1~#Gn，子控制訊號G1~Gn（或#G1~#Gn）分別對應於位元D2~Dn+1。子控制訊號#Gk為子控制訊號Gk的反相訊號，且開關SWk及開關SWk'分別由子控制訊號Gk及#Gk控制（k為整數且1≦k≦n）。更詳細地說，當開關SWk切換至參考電壓Vref1時，開關SWk'切換至參考電壓Vref2；當開關SWk切換至參考電壓Vref2時，開關SWk'切換至參考電壓Vref1。圖2亦顯示輸入訊號Vi為差動訊號（由訊號Vip及Vin組成），且開關SWip及開關SWin用來取樣輸入訊號Vi。

控制電路140包含n個子控制電路，n個子控制電路分別對應於開關SW1~SWn（亦即分別對應於電容C1~Cn）。圖3顯示子控制電路305-k與開關SWk的連結關係。開關SWk實際上為一個反相器，包含電晶體Mp以及電晶體Mn。開關SWk的切換狀態即代表電晶體Mp與電晶體Mn為導通或不導通。子控制電路305-k包含記憶體310-k及緩衝器320-k，用來根據位元Dk+1產生子控制訊號Gk。記憶體310-k用來儲存位元Dk+1，而緩衝器320-k用來提升訊號的驅動能力，且通常包含複數個串接的反相器。

從子控制電路305-k的輸入端到開關SWk的輸出端之間為SAR ADC的關鍵路徑，此關鍵路徑上的延遲愈短，SAR ADC的速度愈快且效能愈好（例如訊號對雜訊失真比（signal-to-noise-and-distortion ratio，SNDR）愈高）。然而，記憶體310-k及緩衝器320-k通常具有相當程度的訊號延遲，導致SAR ADC的速度及效能降低。

鑑於先前技術之不足，本發明之一目的在於提供一種SAR ADC的控制電路及控制方法。

本發明揭露一種連續逼近暫存器類比數位轉換器的控制電路。該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器。該控制電路包含一記憶體、一反相器及一資料路徑。該記憶體用來儲存該比較器之一輸出值。該反相器具有一輸出端耦接該切換電容式數位類比轉換器之一電容的一第一端，其中該電容的一第二端耦接該比較器之一輸入端。該資料路徑耦接於該比較器之一輸出端與該反相器之一輸入端之間，用來使該電容的該第一端的電壓暫時受該比較器之該輸出值的控制。該資料路徑不包含任何記憶體。

本發明另揭露一種連續逼近暫存器類比數位轉換器的控制電路。該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器。該控制電路包含一記憶體、一反相器、一第一開關及一第二開關。該記憶體用來儲存該比較器之一輸出值。該反相器具有一輸出端耦接該切換電容式數位類比轉換器之一電容的一第一端，其中該電容的一第二端耦接該比較器之一輸入端。該第一開關耦接於該比較器之一輸出端與該反相器之一輸入端之間。該第二開關耦接於該記憶體之一輸出端與該反相器之該輸入端之間。當該第一開關導通時，該第二開關不導通以使該電容的該第一端的電壓不受該記憶體之一儲存值的控制，並且該記憶體儲存該比較器之該輸出值。當該第一開關不導通時，該第二開關導通以使該電容的該第一端的電壓受該記憶體之該儲存值的控制而不受該比較器之該輸出值的控制。

本發明另揭露一種連續逼近暫存器類比數位轉換器的控制方法。該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器。該控制方法包含：於該比較器完成比較後的一時間長度之內，控制該切換電容式數位類比轉換器之一電容的一第一端的電壓不受一記憶體的一儲存值控制；在該時間長度之內，將該比較器的一目前輸出值寫入該記憶體，並且控制該電容的該第一端的電壓受該比較器的該目前輸出值控制；停止將該比較器的一輸出端耦接至該電容的該第一端，以控制該電容的該第一端的電壓不受該比較器的該目前輸出值控制；以及控制該記憶體的一輸出端耦接該電容的該第一端，使該電容的該第一端的電壓受該記憶體的該儲存值控制。

本發明之SAR ADC的控制電路及控制方法藉由提供資料路徑來暫時旁路記憶體及緩衝器，因此可以加快控制電路的反應速度。相較於傳統技術，本發明可以提升SAR ADC的速度及效能，且電路簡單、易於實作。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含SAR ADC的控制電路及控制方法。由於本發明之SAR ADC的控制電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之SAR ADC的控制方法可藉由本發明之SAR ADC的控制電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

圖4為本發明之子控制電路的一實施例的電路圖，子控制電路為SAR ADC的控制電路的一部分。圖5為本發明之SAR ADC的控制方法的一實施例的流程圖。子控制電路405-k用來根據位元Dk+1產生子控制訊號Gk，且包含記憶體410-k、緩衝器420-k、資料路徑430-k、開關440-k及開關450-k。記憶體410-k可以是鎖存器（latch）、正反器（例如D型正反器）、暫存器或具有資料儲存功能的電路。緩衝器420-k包含一個反相器或複數個串接的反相器。緩衝器420-k耦接於開關440-k與開關SWk之間，並且耦接於開關450-k與開關SWk之間。

記憶體410-k用來儲存比較器120的目前輸出值（亦即位元Dk+1），緩衝器420-k用來提升訊號的驅動能力。資料路徑430-k耦接於比較器120的輸出端與反相器（亦即開關SWk）的輸入端之間，包含開關440-k及緩衝器420-k，但不包含任何記憶體。換句話說，開關440-k亦耦接於比較器120的輸出端與反相器的輸入端之間。圖中的位元Dk+1可以是比較器120的輸出，或是連續逼近暫存器130的暫存值。於比較器120完成比較後的時間長度T之內，開關440-k導通且開關450-k不導通。換言之，子控制電路405-k利用資料路徑430-k控制電容Ck的下板的電壓暫時（亦即時間長度T之內）與記憶體410-k的儲存值無關（亦即電容Ck的下板的電壓暫時不受記憶體410-k的儲存值控制）（步驟S510）。

在上述的時間長度T之內（亦即當資料路徑430-k導通時），子控制電路405-k將比較器120的目前輸出值（位元Dk+1）寫入記憶體410-k，同時控制比較器120的輸出端經由資料路徑430-k耦接到電容Ck的下板，使得電容Ck的下板的電壓與比較器120的目前輸出值有關（亦即使得電容Ck的下板的電壓受比較器120的目前輸出值控制）（步驟S520）。在開關440-k導通且開關450-k不導通的上述的時間長度T之內，電容Ck的下板的電壓及子控制訊號Gk與位元Dk+1有關，但與記憶體410-k的儲存值無關。換言之，子控制電路405-k在更新記憶體410-k的儲存值的同時，亦根據比較器120的目前輸出值控制電容Ck下板的電壓，因此可以提早切換電容Ck下板的電壓（亦即克服記憶體410-k所造成的延遲）。

接下來，開關450-k導通且開關440-k不導通（亦即時間長度T結束），資料路徑430-k形成斷路；此時子控制電路405-k停止將比較器120的輸出端透過資料路徑430-k耦接至電容Ck的下板，以控制電容Ck的下板的電壓與比較器120的目前輸出值無關（亦即電容Ck的下板的電壓不受比較器120的目前輸出值控制）（步驟S530）。子控制電路405-k藉由控制開關450-k導通且開關440-k不導通來控制記憶體410-k的輸出端經由開關SWk耦接電容Ck的下板，使電容Ck下板的電壓與記憶體410-k的儲存值有關（亦即電容Ck下板的電壓受記憶體410-k的儲存值控制）（步驟S540）。

如上所述，由於資料路徑430-k因不包含任何記憶體而具有較小的延遲，因此電容Ck的下板的電壓得以更早被切換，使SAR ADC的速度及效能得到提升。上述的時間長度T可以是從比較器120完成比較至位元Dk+1成功寫入記憶體410-k所經歷的時間，所以實作上時間長度T可以依據記憶體410-k的寫入速度作調整。

圖6為電容的下板電壓的模擬圖。曲線610為比較器120的輸出值、曲線620及曲線630為電容下板的電壓，其中曲線620對應於本發明的控制電路，曲線630對應於習知的控制電路。如圖所示，當比較器120完成比較時（時間T1），本發明的控制電路及控制方法可以使電容的下板的電壓立即變化，而習知電路的電容下板的電壓則必須到時間T2才會開始變化，證明本發明確實可以提高SAR ADC的速度，進而提升效能。時間T2及時間T1的時間差實質上等於資料路徑所旁通掉的元件所造成的總延遲。

圖7為本發明之子控制電路的另一實施例的電路圖。子控制電路705-k用來根據位元Dk+1產生子控制訊號Gk，且包含記憶體410-k、緩衝器420-k、資料路徑730-k、開關740-k及開關750-k。緩衝器420-k耦接於記憶體410-k與開關750-k之間。子控制電路705-k的資料路徑730-k旁路記憶體410-k及緩衝器420-k；換句話說，資料路徑730-k包含開關740-k但不包含任何記憶體及緩衝器。相較於子控制電路405-k，因為資料路徑730-k旁路更多元件，所以子控制電路705-k可以使SAR ADC有更高的速度。

圖8為本發明之子控制電路的另一實施例的電路圖。子控制電路805-k用來根據位元Dk+1產生子控制訊號Gk，且包含記憶體410-k、緩衝器420-k、緩衝器810-k、資料路徑830-k、開關740-k及開關750-k。緩衝器810-k耦接於開關740-k與開關SWk之間。資料路徑830-k包含開關740-k及緩衝器810-k，但不包含任何記憶體。緩衝器810-k包含至少一個反相器，用來提升資料路徑830-k上的訊號的驅動能力。

由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

110‧‧‧切換電容式DAC

120‧‧‧比較器

130‧‧‧連續逼近暫存器

140‧‧‧控制電路

CLK‧‧‧時脈

G‧‧‧控制訊號

Gk‧‧‧子控制訊號

SW1~SWn、SW1'~SWn'、SWk、SWip、SWin、440-k、450-k、740-k、750-k‧‧‧開關

305-k、405-k、705-k、805-k‧‧‧子控制電路

Mp、Mn‧‧‧電晶體

310-k、410-k‧‧‧記憶體

320-k、420-k、810-k‧‧‧緩衝器

D‧‧‧數位碼

Dk+1‧‧‧位元

430-k、730-k、830-k‧‧‧資料路徑

C1~Cn、Ck‧‧‧電容

610、620、630‧‧‧曲線

S510～S540‧‧‧步驟

［圖1］為習知SAR ADC的功能方塊圖； ［圖2］為切換電容式DAC的內部電路； ［圖3］為子控制電路與開關的連結關係； ［圖4］為本發明之子控制電路的一實施例的電路圖； ［圖5］為本發明之SAR ADC的控制方法的一實施例的流程圖； ［圖6］為電容的下板電壓的模擬圖； ［圖7］為本發明之子控制電路的另一實施例的電路圖；以及 ［圖8］為本發明之子控制電路的另一實施例的電路圖。

Claims (10)

1. 一種連續逼近暫存器類比數位轉換器的控制電路，該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器，該控制電路包含：一記憶體，用來儲存該比較器之一輸出值；一反相器，具有一輸出端耦接該切換電容式數位類比轉換器之一電容的一第一端，其中該電容的一第二端耦接該比較器之一輸入端；以及一資料路徑，電連接該比較器之一輸出端與該反相器之一輸入端，用來使該電容的該第一端的電壓暫時受該比較器之該輸出值的控制；其中該資料路徑不包含任何記憶體。
2. 如申請專利範圍第1項所述之控制電路，更包含：一緩衝器，耦接於該記憶體與該反相器之間，用來提升訊號的驅動能力；其中該資料路徑包含該緩衝器。
3. 如申請專利範圍第1項所述之控制電路，更包含：一緩衝器，耦接於該記憶體與該反相器之間，用來提升訊號的驅動能力；其中該資料路徑不包含該緩衝器。
4. 如申請專利範圍第3項所述之控制電路，其中該緩衝器係一第一緩衝器，該控制電路更包含：一第二緩衝器，位於該資料路徑上用來提升訊號的驅動能力。
5. 一種連續逼近暫存器類比數位轉換器的控制電路，該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器，該控制電路包含：一記憶體，用來儲存該比較器之一輸出值；一反相器，具有一輸出端耦接該切換電容式數位類比轉換器之一電容的一第一端，其中該電容的一第二端耦接該比較器之一輸入端；一第一開關，耦接於該比較器之一輸出端與該反相器之一輸入端之間；以及一第二開關，耦接於該記憶體之一輸出端與該反相器之該輸入端之間；其中當該第一開關導通時，該第二開關不導通以使該電容的該第一端的電壓不受該記憶體之一儲存值的控制，並且該記憶體儲存該比較器之該輸出值；其中當該第一開關不導通時，該第二開關導通以使該電容的該第一端的電壓受該記憶體之該儲存值的控制而不受該比較器之該輸出值的控制。
6. 如申請專利範圍第5項所述之控制電路，其中該比較器之該輸出值係於該第一開關導通時寫入該記憶體。
7. 如申請專利範圍第5項所述之控制電路，更包含：一緩衝器，耦接於該第一開關與該反相器之間以及耦接於該第二開關與該反相器之間，用來提升訊號的驅動能力。
8. 如申請專利範圍第5項所述之控制電路，更包含：一緩衝器，耦接於該記憶體與該第二開關之間，用來提升訊號的驅動能力。
9. 如申請專利範圍第8項所述之控制電路，其中該緩衝器係一第一緩衝器，該控制電路更包含：一第二緩衝器，耦接於該第一開關與該反相器之間，用來提升訊號的驅動能力。
10. 一種連續逼近暫存器類比數位轉換器的控制方法，該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器，該控制方法包含：於該比較器完成比較後的一時間長度之內，控制該切換電容式數位類比轉換器之一電容的一第一端的電壓不受一記憶體的一儲存值控制；在該時間長度之內，將該比較器的一目前輸出值寫入該記憶體，並且控制該電容的該第一端的電壓受該比較器的該目前輸出值控制；停止將該比較器的一輸出端耦接至該電容的該第一端，以控制該電容的該第一端的電壓不受該比較器的該目前輸出值控制；以及控制該記憶體的一輸出端耦接該電容的該第一端，使該電容的該第一端的電壓受該記憶體的該儲存值控制。