TWI784551B

TWI784551B - 具備暫停轉換功能的類比數位轉換器裝置以及其操作方法

Info

Publication number: TWI784551B
Application number: TW110119858A
Authority: TW
Inventors: 王正香; 徐峰; 蔡偉泰; 羅巧珳
Original assignee: 大陸商雅特力科技（重慶）有限公司; 大陸商智原微電子（蘇州）有限公司
Priority date: 2021-03-11
Filing date: 2021-06-01
Publication date: 2022-11-21
Also published as: US11418207B1; TW202236809A; CN115085733A

Abstract

本發明提供一種具備暫停轉換功能的類比數位轉換器(簡稱ADC)裝置及其操作方法。該ADC裝置包含：一交錯時鐘控制器，用來依據一主時鐘信號產生一第一時鐘信號及一第二時鐘信號；以及一多ADC電路，耦接至該交錯時鐘控制器，用來進行類比數位轉換。該多ADC電路包含一第一ADC及一第二ADC，其中該第一ADC依據該第一時鐘信號來進行取樣及轉換操作，以及該第二ADC依據該第二時鐘信號來進行取樣及轉換操作。基於該第一時鐘信號及該第二時鐘信號的時序控制，當該第一ADC及該第二ADC中的任何ADC正在進行一取樣操作時，該第一ADC及該第二ADC中的另一個ADC暫停轉換。

Description

具備暫停轉換功能的類比數位轉換器裝置以及其操作方法

本發明涉及類比數位轉換器(analog-to-digital converter，簡稱ADC)，尤其涉及一種具備暫停轉換功能的ADC裝置以及其操作方法。

在各種ADC中，逐次逼近暫存器(successive approximation register，簡稱SAR)ADC的操作速度比增量積分(delta-sigma)ADC的操作速度快，但比流水綫(pipeline)ADC的操作速度慢。SAR ADC能使電路架構的功耗變得更低並且使電路架構的尺寸變得更緊湊。依據相關技術，交錯(interleaving)控制能提高SAR ADC電路架構的整體操作速度以減少SAR ADC電路架構和流水綫ADC電路架構之間的速度差距。然而，交錯控制有一個棘手的問題。在基於交錯控制的SAR ADC電路架構中，正在進行轉換操作的一個ADC所採用的一共同參考電壓(common reference voltage)會受到正在進行取樣操作的另一個ADC的干擾。舉例來說，如果在主時鐘(master clock)的一半周期內上述干擾還沒有消失，則當前轉換的比特(bit；也可稱為「位元」)可能是錯誤的，這可能導致ADC的對比特決策很敏感的輸出代碼(output code)有差分非綫性(differential non-linearity，簡稱DNL)問題。解決這個問題的傳統方法可包含：(1)降低參考引腳電感，這典型地使整體成本變得非常高或使封裝受限； (2)降低時鐘頻率，這和使用交錯來加快速度的目標衝突，且因此不合理；(3)使用電阻電容(resistor-capacitor，簡稱RC)濾波器來隔離ADC的參考電壓，這典型地使電源電壓降(current-resistance drop，可簡稱「IR降」)或整體成本變得不可接受；以及(4)如果參考電壓產生器在晶片上，則提高響應速度，這典型地使整個電路架構變得非常耗電；其中，上列傳統方法會帶來其各自的副作用。因此，需要一種低成本的解決方案來解決上述DNL問題。

本發明的一目的在於提供一種具備暫停轉換功能的ADC裝置以及其操作方法，以解決上述問題。

本發明的另一目的在於提供一種具備暫停轉換功能的ADC裝置以及其操作方法，以在沒有副作用或較不可能帶來副作用的狀況下達到電子裝置的優化(optimal)效能。

本發明的至少一實施例提供一種具備暫停轉換功能的ADC裝置，包含：一交錯時鐘控制器，用來依據一主時鐘信號產生一第一時鐘信號及一第二時鐘信號，其中該第一時鐘信號及該第二時鐘信號於至少一時間點彼此不同；以及一多ADC電路(multi-ADC circuit)，耦接至該交錯時鐘控制器，用來進行類比數位轉換。該多ADC電路包含一第一ADC及一第二ADC，其中該第一ADC依據該第一時鐘信號來進行取樣(sampling)及轉換(conversion)操作，以及該第二ADC依據該第二時鐘信號來進行取樣及轉換操作。基於該第一時鐘信號及該第二時鐘信號的時序控制(timing control)，當該第一ADC及該第二ADC中的任何ADC正在進行一取樣操作時，該第一ADC及該第二ADC中的另一個ADC暫停(suspend)轉換。

本發明的至少一實施例提供一種具備暫停轉換功能的ADC裝置的操作方法。該操作方法可包含：利用該ADC裝置中的一交錯時鐘控制器依據一主時鐘信號產生一第一時鐘信號及一第二時鐘信號，其中該第一時鐘信號及該第二時鐘信號於至少一時間點彼此不同；以及利用該ADC裝置中的一多ADC電路來進行類比數位轉換，其中該多ADC電路中的一第一ADC依據該第一時鐘信號來進行取樣及轉換操作，以及該多ADC電路中的一第二ADC依據該第二時鐘信號來進行取樣及轉換操作；其中，基於該第一時鐘信號及該第二時鐘信號的時序控制，當該第一ADC及該第二ADC中的任何ADC正在進行一取樣操作時，該第一ADC及該第二ADC中的另一個ADC暫停任何轉換操作。

依據某些實施例，該第一時鐘信號及該第二時鐘信號中的每一時鐘信號是藉由修改該主時鐘信號來取得的修改後的時鐘信號。

相較於傳統架構，本發明的具備暫停轉換功能的ADC裝置能在沒有副作用或較不可能帶來副作用的狀況下達到極佳的整體效能。另外，依據本發明的實施例來實施能達到低成本、高速度等目標。

100:ADC裝置

110:交錯時鐘控制器

111:邏輯電路

120:雙ADC電路

121,122:類比數位轉換器(ADC)

CLK0:主時鐘信號

CLK1,CLK2:修改後的時鐘信號

TGR_SAMP1,TGR_SAMP2:觸發取樣信號

V_REF:參考電壓

V_IN:類比輸入信號

EOC,EOC’:數位輸出信號

D_N-1,D_N-2~D₂,D₁,D₀,D_N-1’,D_N-2’~D₂’,D₁’,D₀’:比特

V_P,V_N:參考電壓

S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,Sa,Sb,S1’,S2’,S3’,S4’,S5’,S6’,S7’,S8’,S9’,S10’,S11’,S12’,S13’,Sa’,Sb’:開關

C,C/2,C/4,C/8,C/16,C/32,C/64,C/128,C/256,C/512,C/1024,C/2048:電容值

ADC_DATA,ADC_DATA’:ADC數據

D,CLK,CLR,PR_Q:端子

ADC1,ADC2:類比數位轉換器(ADC)

b11,b10,b9,b8,b7,b6,b5,b4,b3,b2,b1,b0:比特

△T:預定時間長度

710,712,714,716,718:步驟

第1圖為依據本發明一實施例的一種具備暫停轉換功能的ADC裝置的示意圖。

第2圖依據本發明一實施例繪示於第1圖所示的雙ADC電路的SAR ADC電路架構的示意圖。

第3圖依據本發明一實施例繪示於第1圖所示的雙ADC電路的某些實施細節。

第4圖於其下半部依據本發明一實施例繪示於第1圖所示的ADC裝置的該暫停轉換功能，其中為了便於理解，第4圖於其上半部繪示暫時地禁用(disable)該暫停轉換功能的情況。

第5圖繪示第4圖上半部所示的情況的例子。

第6圖繪示第4圖下半部所示的情況的例子。

第7圖依據本發明一實施例繪示於第1圖所示的ADC裝置的操作方法的流程圖。

第1圖為依據本發明一實施例的一種具備暫停轉換功能的ADC裝置100的示意圖。ADC裝置100可包含一交錯時鐘控制器110，以及耦接至交錯時鐘控制器110的多ADC電路，諸如雙ADC電路(dual ADC circuit)120。為了便於理解，該多ADC電路可包含共享至少一參考電壓諸如一參考電壓V_REF且共享一類比輸入信號(analog input signal)V_IN的多個ADC諸如多個SAR ADC，其中該多個ADC的數量X可以是大於或等於二(例如：符號「X」可代表正整數，且X

2)。舉例來說，在該多個ADC當中只有兩個ADC的情況下(例如：X=2)，該多ADC電路可被繪示成第1圖所示的雙ADC電路120，尤其，該多ADC電路諸如雙ADC電路120可包含共享上述至少一參考電壓諸如參考電壓V_REF且共享類比輸入信號V_IN的ADC 121及122，如第1圖所示，但本發明不限於此。依據某些實施例，該多ADC電路可包含三個或更多個ADC(例如：X>2)。另外，由於交錯時鐘控制器110可藉由邏輯電路等方式來實施，所以交錯時鐘控制器110可被繪示成包含邏輯電路111。舉例來說，邏輯電路111可包含邏輯閘、延遲單元等，但本發明不限於此。

如第1圖所示，交錯時鐘控制器110(例如：其內的邏輯電路111)可依據一主時鐘信號CLK0產生一第一時鐘信號及一第二時鐘信號，尤其，修改主時鐘信號CLK0以產生一修改後的時鐘信號CLK1以作為該第一時鐘信號，以及修改主時鐘信號CLK0以產生一修改後的時鐘信號CLK2以作為該第二時鐘信號，其中該第一時鐘信號諸如修改後的時鐘信號CLK1以及該第二時鐘信號諸如修改後的時鐘信號CLK2於至少一時間點(例如：一或多個時間點)彼此不同。另外，該多ADC電路諸如雙ADC電路120可進行類比數位轉換，其中ADC 121依據該第一時鐘信號諸如修改後的時鐘信號CLK1來進行取樣及轉換操作，以及ADC 122依據該第二時鐘信號諸如修改後的時鐘信號CLK2來進行取樣及轉換操作。由於ADC 121及122分別接收及參考不同的時鐘信號諸如修改後的時鐘信號CLK1及CLK2(而非相同的時鐘信號諸如主時鐘信號CLK0)以進行類比數位轉換，所以交錯時鐘控制器110(例如：其內的邏輯電路111)可同時扮演其本身的原本的角色(例如：傳輸至少一時鐘信號至該多個ADC諸如ADC 121及122的角色)以及一第一額外的角色(例如：針對該暫停轉換功能的控制器的角色)，尤其，可透過分別載有(carry)額外控制信息的修改後的時鐘信號CLK1及CLK2來對ADC 121及122進行額外的控制諸如針對該暫停轉換功能的控制。

針對該第一額外的角色，交錯時鐘控制器110(例如：其內的邏輯電路111)可依據觸發取樣信號TGR_SAMP2修改主時鐘信號CLK0以產生修改後的時鐘信號CLK1，使修改後的時鐘信號CLK1載有其額外控制信息諸如ADC 121的暫停轉換控制信息，且可依據觸發取樣信號TGR_SAMP1修改主時鐘信號CLK0以產生修改後的時鐘信號CLK2，使修改後的時鐘信號CLK2載有其額外控制信息諸如ADC 122的暫停轉換控制信息，其中觸發取樣信號TGR_SAMP1及TGR_SAMP2可分別被配置成觸發ADC 121及122的取樣操作，且可由位於交錯時鐘控制器110以外的一信號轉換電路所產生，但本發明不限於此。

基於該第一時鐘信號諸如修改後的時鐘信號CLK1及該第二時鐘信號諸如修改後的時鐘信號CLK2的時序控制，當ADC 121及122中的任何ADC正在進行一取樣操作時，ADC 121及122中的另一個ADC可暫停轉換。相較於傳統架構，本發明的ADC裝置100能控制該另一個ADC以暫停轉換，以在沒有副作用或較不可能帶來副作用的狀況下達到極佳的整體效能，其中，本發明能達到低成本、高速度等目標。

依據某些實施例，該信號轉換電路可被整合至(integrated into)交錯時鐘控制器110以內。在這個情況下，交錯時鐘控制器110(例如：其內的邏輯電路111)可同時扮演該原本的角色、該第一額外的角色以及一第二額外的角色(例如：用來觸發ADC 121及122的取樣操作的控制器的角色)，且觸發取樣信號TGR_SAMP1及TGR_SAMP2可變成交錯時鐘控制器110的內部信號。

依據某些實施例，不論該信號轉換電路是否被整合至交錯時鐘控制器110以內，該信號轉換電路可藉由邏輯電路等方式來實施，尤其，可包含除頻器、邏輯閘等。舉例來說，該信號轉換電路可利用上述除頻器對主時鐘信號CLK0進行除頻、及/或利用上述邏輯閘進行邏輯控制，以產生分別載有對準於某些預定取樣時間的脈波的X個觸發取樣信號諸如觸發取樣信號TGR_SAMP1及TGR_SAMP2以及分別載有對準於某些預定轉換時間的脈波的X個觸發轉換信號，以供控制該多個ADC諸如ADC 121及122的各自的取樣及轉換操作，使該多個ADC諸如ADC 121及122以交錯的方式進行取樣及轉換操作來完成該類比數位轉換，但本發明不限於此。

第2圖依據本發明一實施例繪示於第1圖所示的雙ADC電路120的SAR ADC電路架構的示意圖。舉例來說，ADC 121及122中的每一ADC可以是SAR ADC，尤其，可包含一SAR電路、一數位類比轉換器(digital-to-analog converter，簡稱DAC)、一取樣保持(sample and hold，S/H)電路(於第2圖中標示為「S/H」以求簡明)以及一比較器(於第2圖中標示為「CMP」以求簡明)。該SAR電路可包含多個暫存器以分別暫時地儲存多個比特。

於ADC 121及122中的某一個ADC(例如：該任何ADC或該另一個ADC)當中，取樣保持電路可於一取樣階段的期間取樣類比輸入信號V_IN的一電壓位準以保持這個電壓位準作為一穩定的電壓，以容許比較器於一轉換階段的期間將這個電壓位準和一已知的電壓進行比較。這個已知的電壓是由DAC所提供，而DAC是由上述至少一參考電壓諸如參考電壓V_REF來供電。DAC的一數位輸入諸如一暫時的數位字碼(digital word)可包含由SAR電路所產生及輸出的一組比特(例如：ADC 121中的一組比特D_N-1、D_N-2、...、D₂、D₁及D₀，或ADC 122中的一組比特D_N-1’、D_N-2’、...、D₂’、D₁’及D₀’)。基於逐次逼近原理(successive approximation principle)，SAR電路可依據比較器的一比較結果來產生這個數位輸入諸如這個暫時的數位字碼。SAR電路最初可產生對應於一一半電壓(half-voltage)範圍(例如：(1/2)V_REF)的數位字碼。如果來自比較器的比較結果等於零(這可指出V_IN<(1/2)V_REF)，則SAR電路於下一步中可產生對應於進一步縮小的電壓範圍(例如：(1/4)V_REF)的數位字碼。於逐次逼近的每一步中，SAR電路可依據取自比較器的最新的比較結果來加上或減去2ⁿ權重以產生最新的數位字碼(例如：符號「n」可代表一正整數，且可對應於該逐次逼近的步數)。於N步以後，SAR電路可產生最終的數位字碼以作為這個ADC的一數位輸出(例如：ADC 121中的一數位輸出信號EOC，或ADC 122中的一數位輸出信號 EOC’)。由於該逐次逼近原理是熟習SAR ADC領域者所熟知，所以相關細節在此予以省略。

第3圖依據本發明一實施例繪示於第1圖所示的雙ADC電路120的某些實施細節。ADC 121及122的電路架構可彼此相同或相似。為了便於理解，ADC 121及122中的每一ADC的數位輸出的位元數N可等於12，但本發明不限於此。

如第3圖上半部所示，ADC 121可包含分別具有電容值C、C/2、C/4、C/8、C/16、C/32、C/64、C/128、C/256、C/512、C/1024、C/2048及C/2048的多個電容器以及對應於這些電容器的多個開關S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12及S13，且可包含分別用來切換一較上方導綫及一較下方導綫的多個開關Sa及Sb、用來作為比較器的一放大器(於第3圖中標示為「A」以求簡明)以及具有多個端子D、CLK、CLR及PR_Q的一正反器(Flip-flop，FF)，其中這個正反器輸出ADC數據ADC_DATA，其可作為第2圖所示的數位輸出信號EOC的例子。

如第3圖下半部所示，ADC 122可包含分別具有電容值C、C/2、C/4、C/8、C/16、C/32、C/64、C/128、C/256、C/512、C/1024、C/2048及C/2048的多個電容器以及對應於這些電容器的多個開關S1’、S2’、S3’、S4’、S5’、S6’、S7’、S8’、S9’、S10’、S11’、S12’及S13’，且可包含分別用來切換一較上方導綫及一較下方導綫的多個開關Sa’及Sb’、用來作為比較器的一放大器(於第3圖中標示為「A」以求簡明)以及具有多個端子D、CLK、CLR及PR_Q的一正反器，其中這個正反器輸出ADC數據ADC_DATA’，其可作為第2圖所示的數位輸出信號EOC’的例子。

ADC 121及122可共享上述至少一參考電壓諸如參考電壓V_P及V_N。參考電壓V_P及V_N可分別代表一轉換電壓範圍的最大電壓及最小電壓。舉例來說， ADC 121及122可分別接收參考電壓V_REF以及一接地電壓以作為參考電壓V_P及V_N，但本發明不限於此。熟習SAR ADC領域者於取得以上實施例的教導後應可理解第3圖所示電路架構的操作方法。為了簡明起見，相關細節在此予以省略。

第4圖於其下半部依據本發明一實施例繪示於第1圖所示的ADC裝置100的該暫停轉換功能，其中為了便於理解，第4圖於其上半部繪示暫時地禁用(disable)該暫停轉換功能的情況。該多個ADC中的兩個ADC ADC1及ADC2可分別代表ADC 121及122，但本發明不限於此。舉例來說，這兩個ADC ADC1及ADC2可分別代表ADC 122及121。第4圖指出這兩個ADC ADC1及ADC2的各種狀態，諸如取樣狀態、轉換狀態及暫停轉換狀態(於第4圖中分別標示為「取樣」、「轉換」及「暫停轉換」以求簡明)。

針對第4圖上半部所示的情況，由於這兩個ADC ADC1及ADC2共享上述至少一參考電壓諸如參考電壓V_REF，所以正在進行取樣的ADC所產生的雜訊可能干擾正在進行轉換的ADC。當ADC ADC2正在進行取樣時，ADC ADC2所產生的雜訊可能干擾正在進行轉換的ADC ADC1，這可能使ADC ADC1的數位輸出中出現錯誤。當ADC ADC1正在進行取樣時，ADC ADC1所產生的雜訊可能干擾正在進行轉換的ADC ADC2，這可能使ADC ADC2的數位輸出中出現錯誤。

針對第4圖下半部所示的情況，在交錯時鐘控制器110(例如：其內的邏輯電路111)的控制下，該第一時鐘信號諸如修改後的時鐘信號CLK1及該第二時鐘信號諸如修改後的時鐘信號CLK2中的每一時鐘信號可具有多個暫停時間區間(例如：對應於上述暫停轉換狀態的時間區間)，以控制該另一個ADC於該任何ADC正在進行該取樣操作時暫停該任何轉換操作，尤其，該多個暫停時間區間是周期性的暫停時間區間。

第5圖繪示第4圖上半部所示的情況的例子，而第6圖繪示第4圖下半部所示的情況的例子。為了便於理解，這兩個ADC ADC1及ADC2中的任一個ADC的數位輸出可包含N比特諸如比特b11、b10、b9、b8、b7、b6、b5、b4、b3、b2、b1及b0。另外，假設1T可代表主時鐘信號CLK0的周期，所以1.5T、2T、2.5T、...、12.5T、...、14.5T等可分別代表主時鐘信號CLK0的周期1T的1.5倍、2倍、2.5倍、...、12.5倍、...、14.5倍等。此外，在上述任一個ADC進行轉換的期間，這個ADC可於某一半周期(例如：正的半周期，該正的半周期對應於這個ADC所接收的時鐘信號的高電壓位準)中等待DAC安頓(DAC settling)，就是其內的DAC的安頓，且在這個半周期結束以前完成DAC安頓，並且可於緊接在這個半周期以後的下一半周期(例如：負的半周期，該負的半周期對應於這個ADC所接收的時鐘信號的低電壓位準)中進行比較器決定，尤其，取得其內的比較器的輸出作為一對應的比特，以完成該對應的比特的比特決定(bit decision)。比特b11可以作為該對應的比特的例子，但本發明不限於此。該N比特中的其餘的比特的任一比特，諸如比特b10、b9、b8、b7、b6、b5、b4、b3、b2、b1及b0，可以作為該對應的比特的例子。

如第5圖所示，在暫時地禁用該暫停轉換功能的情況下，交錯時鐘控制器110可直接以主時鐘信號CLK0代替修改後的時鐘信號CLK1及CLK2，以供這兩個ADC ADC1及ADC2使用。當ADC ADC2正在進行取樣時，ADC ADC2所產生的雜訊會干擾正在進行轉換的ADC ADC1，使ADC ADC1的數位輸出中出現錯誤(於第5圖中標示為「！」以便於理解)。當ADC ADC1正在進行取樣時，ADC ADC1所產生的雜訊會干擾正在進行轉換的ADC ADC2，使ADC ADC2的數位輸出中出現錯誤(於第5圖中標示為「！」以便於理解)。

如第6圖所示，該多個暫停時間區間中的每一暫停時間區間的長度可等於一預定時間長度△T。一般而言，預定時間長度△T可以是主時鐘信號CLK0 的周期1T的至少兩倍(例如：2倍、3倍、4倍等)。在第6圖所示的例子中，預定時間長度△T是主時鐘信號CLK0的周期1T的兩倍，也就是說，△T=2T。另外，交錯時鐘控制器110(例如：其內的邏輯電路111)可輪流地延遲該第一時鐘信號諸如修改後的時鐘信號CLK1及該第二時鐘信號諸如修改後的時鐘信號CLK2，以控制該另一個ADC於該任何ADC正在進行該取樣操作時暫停該任何轉換操作，但本發明不限於此。舉例來說，交錯時鐘控制器110(例如：其內的邏輯電路111)可輪流地鎖定(lock)該第一時鐘信號的電壓位準及該第二時鐘信號的電壓位準，以控制該另一個ADC於該任何ADC正在進行該取樣操作時暫停該任何轉換操作。

在交錯時鐘控制器110(例如：其內的邏輯電路111)的控制下，修改後的時鐘信號CLK1具有多個第一暫停時間區間(例如：修改後的時鐘信號CLK1中的標示了預定時間長度△T的暫停時間區間)，以及第二修改後的時鐘信號CLK2具有多個第二暫停時間區間(例如：修改後的時鐘信號CLK2中的標示了預定時間長度△T的暫停時間區間)，其中該多個第一暫停時間區間及該多個第二暫停時間區間彼此不同。尤其，該多個第一暫停時間區間及該多個第二暫停時間區間彼此交錯。

第7圖依據本發明一實施例繪示於第1圖所示的ADC裝置100的操作方法的流程圖。

於步驟710中，交錯時鐘控制器110(例如：其內的邏輯電路111)可控制雙ADC電路120中的第一ADC(例如：ADC ADC1諸如ADC 121)進行取樣操作。

於步驟712中，交錯時鐘控制器110(例如：其內的邏輯電路111)可控制雙ADC電路120中的第一ADC(例如：ADC ADC1諸如ADC 121)進行轉換操作。

於步驟714中，交錯時鐘控制器110(例如：其內的邏輯電路111)可檢查雙ADC電路120中的第二ADC(例如：ADC ADC2諸如ADC 122)是否開始取樣。如果是，進入步驟716，如果否，重新進入步驟714。

於步驟716中，交錯時鐘控制器110(例如：其內的邏輯電路111)可暫停雙ADC電路120中的第一ADC(例如：ADC ADC1諸如ADC 121)的轉換操作，例如，藉由將其時鐘延遲△T；較佳地，△T=2T。

於步驟718中，交錯時鐘控制器110(例如：其內的邏輯電路111)可恢復雙ADC電路120中的第一ADC(例如：ADC ADC1諸如ADC 121)的轉換操作。

為了便於理解，ADC 121及122可分別作為本實施例的第一ADC(例如：ADC ADC1)及第二ADC(例如：ADC ADC2)的例子，但本發明不限於此。ADC 121及122可分別作為本實施例的第二ADC(例如：ADC ADC2)及第一ADC(例如：ADC ADC1)的例子。為了簡明起見，於本實施例中類似的內容在此不重複贅述。

另外，該操作方法可用第7圖所示之工作流程來說明，但本發明不限於此。依據某些實施例，一個或多個步驟可於第7圖所示之工作流程中增加、刪除或修改。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。