TWI782694B - 時序調整電路、時序不對稱消除方法及接收電路 - Google Patents

時序調整電路、時序不對稱消除方法及接收電路 Download PDF

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Abstract

本發明係為一種時序調整電路、時序不對稱消除方法及接收電路。時序調整電路包含：N個資料同步電路與控制器。N個資料同步電路中的第n個資料同步電路包含：第n個指令感測器與第n個緩衝器。於第n個輸入資料流滿足單通道預設條件時，第n個指令感測器改變第n個指令感測信號的位準。第n個緩衝器因應第n個指令感測信號的位準改變而儲存第n個輸入資料流。控制器接收第n個指令感測信號，並於全通道預設條件滿足時，改變瞬動信號的位準。其中，第n個緩衝器因應瞬動信號的位準改變而傳出第n個時序對稱資料流。

Description

時序調整電路、時序不對稱消除方法及接收電路
本發明是有關於一種時序調整電路、時序不對稱消除方法及接收電路，且特別是有關於一種解決多個資料通道所傳送之資料的時序不對稱之情況的時序調整電路、時序不對稱消除方法及接收電路。
快速外設組件互連標準(Peripheral Component Interconnect Express，簡稱為PCIe)規範為重要的輸入輸出(input/output，簡稱為I/O)介面。因此，採用PCIe架構的傳送接收系統也相當普及。
請參見第1圖，其係PCIe傳送接收系統之示意圖。傳送器(transmitter)11傳送讀取資料rxDAT至接收器(receiver)13。接收器13包含：物理層介面電路(Physical Layer，簡稱為PHY)131與介質存取控制電路(Media Access Control，簡稱為MAC)133。物理層介面電路(PHY)131將以序列方式傳送的讀取資料rxDAT轉換為並列格式的輸入資料流inDAT後，再將輸入資料流inDAT傳送至介質存取控制電路(MAC)133。
PCIe支援多資料通道(multi-lane)的架構。資料通道的數量N為正整數，且N等於2的冪次方。在理想狀況下，採用多資料通道的架構時，各個資料通道Lane_1~Lane_N所傳送的輸入資料流inDAT(L1)~inDAT(LN)的時序可保持一致。但在實際電路中，採用多資料通道Lane_1~Lane_N的架 構時，輸入資料流inDAT(L1)~inDAT(LN)可能先後產生，導致資料通道間的時序不一致。此種因採用多個資料通道Lane_1~Lane_N架構，而使輸入資料流inDAT(L1)~inDAT(LN)無法保持一致的情況，稱為時序不對稱(Lane-to-lane skew)。
請參見第2A圖，其係理想狀況下，由物理層介面電路(PHY)產生之輸入資料流inDAT(L1)~inDAT(L4)之示意圖。在此圖式中，縱軸為與資料通道Lane_1~Lane_4分別對應的輸入資料流inDAT(L1)~inDAT(L4)，橫軸為時間。橫軸上的各個時點t1~t9間的間距為傳送一個位元組(相當於一個符號(symbol))所需的符號期間(symbol time)Tsym。每個輸入資料流inDAT(L1)~inDAT(L4)各自包含多個輸入位元組inByte，其中，在同一個資料通道Lane_1~Lane_4中的每四個前後相鄰之輸入位元組inByte，可定義為一個雙字組(double word，簡稱為DW)。為標示位元組的位元順序，此處於各個位元組的上方標示最高有效位元(most significant bit，簡稱為MSB)與最低有效位元(least significant bit，簡稱為LSB)。
與資料通道Lane_1對應的輸入資料流inDAT(L1)包含：輸入位元組inByte1、inByte5、inByte9、inByte13、inByte17、inByte21、inByte25、inByte29等。其中，輸入資料流inDAT(L1)的第一個輸入位元組inByte1、第二個輸入位元組inByte5、第三個輸入位元組inByte9、第四個輸入位元組inByte13共同組成資料雙字組DW11；且，輸入資料流inDAT(L1)的第五個輸入位元組inByte17、第六個輸入位元組inByte21、第七個輸入位元組inByte25、第八個輸入位元組inByte29共同組成資料雙字組DW12。
與資料通道Lane_2對應的輸入資料流inDAT(L2)包含：輸入位元組inByte2、inByte6、inByte10、inByte14、inByte18、inByte22、inByte26、inByte30等。其中，輸入資料流inDAT(L2)的第一個輸入位元組inByte2、第二個輸入位元組inByte6、第三個輸入位元組inByte10、第四個輸入位元組inByte14共同組成資料雙字組DW21；且，輸入資料流inDAT(L2)的第五個輸入位元組inByte18、第六個輸入位元組inByte22、第七個輸入位元組inByte26、第八個輸入位元組inByte30共同組成資料雙字組DW22。
與資料通道Lane_3對應的輸入資料流inDAT(L3)包含：輸入位元組inByte3、inByte7、inByte11、inByte15、inByte19、inByte23、inByte27、inByte31等。其中，輸入資料流inDAT(L3)的第一個輸入位元組inByte3、第二個輸入位元組inByte7、第三個輸入位元組inByte11、第四個輸入位元組inByte15共同組成資料雙字組DW31；且，輸入資料流inDAT(L3)的第五個輸入位元組inByte19、第六個輸入位元組inByte23、第七個輸入位元組inByte27、第八個輸入位元組inByte31共同組成資料雙字組DW32。
與資料通道Lane_4對應的輸入資料流inDAT(L4)包含：輸入位元組inByte4、inByte8、inByte12、inByte16、inByte20、inByte24、inByte28、inByte32等。其中，輸入資料流inDAT(L4)的第一個輸入位元組inByte4、第二個輸入位元組inByte8、第三個輸入位元組inByte12、第四個輸入位元組inByte16共同組成資料雙字組DW41；且，輸入資料流inDAT(L4)的第五個輸入位元組inByte20、第六個輸入位元組inByte24、第七個輸入位元組inByte28、第八個輸入位元組inByte32共同組成資料雙字組DW42。
在理想狀況下，輸入資料流inDAT(L1)~inDAT(L4)的時序可保持一致。例如，如第2A圖所示，輸入資料流inDAT(L1)的資料雙字組DW11、輸入資料流inDAT(L2)的資料雙字組DW21、輸入資料流inDAT(L3)的資料雙字組DW31，以及，輸入資料流inDAT(L4)的資料雙字組DW41同時在時點t1~t5期間輸出。且，輸入資料流inDAT(L1)的資料雙字組DW12、輸入資料流inDAT(L2)的資料雙字組DW22、輸入資料流inDAT(L3)的資料雙字組DW32，以及，輸入資料流inDAT(L4)的資料雙字組DW42同時在時點t5~t9期間輸出。
另一方面，若資料通道Lane_1~Lane_4之傳輸路徑存在程度不等之信號延遲時，將使輸入資料流inDAT(L1)~inDAT(L4)的時序無法保持一致。實際情況下，輸入資料流inDAT(L1)~inDAT(L4)的時序無法保持一致的態樣可能不同，第2B圖所示為一種可能的時序不一致情況。
請參見第2B圖，其係實際情況下，由物理層介面電路(PHY)產生之輸入資料流inDAT(L1)~inDAT(L4)之示意圖。在此圖式中，輸入資料流inDAT(L1)的資料雙字組DW11和輸入資料流inDAT(L4)的資料雙字組DW41對齊，且，輸入資料流inDAT(L2)的資料雙字組DW21和輸入資料流inDAT(L3)的資料雙字組DW31對齊。但是，輸入資料流inDAT(L1)的資料雙字組DW11和輸入資料流inDAT(L4)的資料雙字組DW41，卻未與輸入資料流inDAT(L2)的資料雙字組DW21和輸入資料流inDAT(L3)的資料雙字組DW31對齊。
在資料通道Lane_1、Lane_4中，與輸入資料流inDAT(L2)的資料雙字組DW21對齊的資料雙字組為輸入資料流inDAT(L1)的資料雙字組 DW12、輸入資料流inDAT(L4)的資料雙字組DW42。亦即，輸入資料流inDAT(L2)的資料雙字組DW21與輸入資料流inDAT(L3)的資料雙字組DW31之接收時點(時點t5)，落後輸入資料流inDAT(L1)的資料雙字組DW11與輸入資料流inDAT(L4)的資料雙字組DW41的接收時點(時點t1)達一個雙字組期間Tdw的範圍。在本文中，將資料通道Lane_1~Lane_4接收輸入資料流inDAT(L1)~inDAT(L4)的時間差，定義為資料通道Lane_1~Lane_4之間的時序不對稱期間Tdiff。
一旦介質存取控制電路(MAC)133接收到輸入資料流inDAT(L1)~inDAT(L4)時序不一致時，介質存取控制電路(MAC)133便無法正確剖析(parse)資料交易層封包(Transaction Layer Packet，簡稱為TLP)與資料連結層封包(Data Link Layer Packet，簡稱為DLLP)。因此，為能確保接收器13的功能正常，亟需改善輸入資料流inDAT(L1)~inDAT(L4)之時序不一致的情況。
本發明係有關於一種使經由多資料通道所傳送的資料同步之時序調整電路、時序不對稱消除方法及接收電路。
根據本發明之第一方面，提出一種時序調整電路。時序調整電路包含：N個資料同步電路與控制器。N個資料同步電路將時序不一致的N個輸入資料流分別轉換為時序一致的N個時序對稱資料流。N個資料同步電路中的第n個資料同步電路包含：第n個指令感測器與第n個緩衝器。第n個指令感測器於N個輸入資料流中的第n個輸入資料流滿足單通道預設條件時，改變第n個指令感測信號的位準。第n個緩衝器因應第n個後推信號 的位準改變而儲存第n個輸入資料流。控制器電連接於N個資料同步電路。控制器接收第n個指令感測信號，並於全通道預設條件滿足時，改變連接至第n個緩衝器之瞬動信號的位準。其中，第n個緩衝器因應瞬動信號的位準改變而將所儲存之第n個輸入資料流傳出，作為N個時序對稱資料流中的第n個時序對稱資料流。其中，n、N為正整數，且n小於或等於N。
根據本發明之第二方面，提出一種應用於時序調整電路的時序不對稱消除方法。時序不對稱消除方法包含以下步驟。首先，自物理層介面電路接收時序不一致的N個輸入資料流。其次，第n個輸入資料流滿足單通道預設條件時，儲存第n個輸入資料流(inDAT(Ln)。以及，於全通道預設條件滿足時，傳送所儲存之N個輸入資料流，作為時序一致的N個時序對稱資料流。其中，全通道預設條件與單通道預設條件相關。其後，將N個時序對稱資料流傳送至介質存取控制電路。其中n、N為正整數，且n小於或等於N。
根據本發明之第三方面，提出一種接收電路。接收電路包含：物理層介面電路、介質存取控制電路，以及時序調整電路。一物理層介面電路產生時序不一致的N個輸入資料流。介質存取控制電路接收時序一致的N個時序對稱資料流。時序調整電路電連接於物理層介面電路與介質存取控制電路。時序調整電路包含：N個資料同步電路與控制器。N個資料同步電路分別將N個輸入資料流轉換為N個時序對稱資料流。其中，第n個資料同步電路包含：第n個指令感測器，以及第n個緩衝器。第n個指令感測器於第n個輸入資料流滿足單通道預設條件時，改變第n個指令感測信號的位準。第n個緩衝器因應第n 個指令感測信號的位準改變而儲存第n個輸入資料流。控制器電連接於N個資料同步電路。控制器接收第n個指令感測信號，並於全通道預設條件滿足時，改變連接至第n個緩衝器之瞬動信號的位準。其中，第n個緩衝器因應瞬動信號的位準改變而將所儲存之第n個輸入資料流傳出，作為第n個時序對稱資料流。其中n、N為正整數，且n小於或等於N。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
11:傳送器
rxDAT:讀取資料
131,PHY,41:物理層介面電路
inDAT:輸入資料流
133,MAC,43:介質存取控制電路
13,40:接收器
inDAT(L1)~inDAT(L4),inDAT(LN),inDAT(Ln):輸入資料流
t1~t14:時點
MSB:最高有效位元
LSB:最低有效位元
inByte1~inByte32,inByte36,inByte40:輸入位元組
DW11,DW21,DW31,DW41,DW12,DW22,DW32,DW42,DW13,DW14,DW15,DW16,DW17,DW18,DW19,DW110,DW23,DW24,DW25,DW26,DW27,DW33,DW34,DW35,DW36,DW37,DW38,DW43,DW44,DW45,DW46,DW47,DW48,DW49:資料雙字組
Tsym:符號期間
Tdw:雙字組期間
45:時序調整電路
det(1),det(N),det(n):指令感測信號(線)
push(1),push(N),push(n),push(2)~push(4):
Spop:瞬動信號(線)
Sflush:清理信號(線)
451,453,455:資料同步電路
450:控制器
algnDAT(L1),algnDAT(LN),algnDAT(Ln):時序對稱資料流
algnByte1~algnByte32:時序調正位元組
451a,453a,455a,DET1,DETn,DETN:指令感測器
BUF1,BUFn,BUFN,451c,453c,455c:緩衝器
4531:指令接收電路
4535:指令比較電路
4533a:第一部份指令暫存器
4533b:第二部份指令暫存器
4533c:第三部份指令暫存器
4533d:第四部份指令暫存器
cmdDW1,cmdDW2,cmdDW3,cmdDW4:指令雙字組
4533:指令暫存器
CLK:時脈信號
EIEOS:電氣閒置跳出指令集
Tord:指令期間
Tbuff(1),Tbuff(2),Tbuff(3),Tbuff(4):緩衝期間
S801,S803,S807,S809,S811,S813,S815,S817:步驟
Qth:符號數量門檻
第1圖，其係PCIe傳送接收系統之示意圖；第2A圖，其係理想狀況下，由物理層介面電路(PHY)產生之輸入資料流inDAT(L1)~inDAT(L4)之示意圖；第2B圖，其係實際情況下，由物理層介面電路(PHY)產生之輸入資料流inDAT(L1)~inDAT(L4)之示意圖；第3圖，其係於物理層介面電路(PHY)與介質存取控制電路(MAC)之間，提供時序調整電路之示意圖；第4圖，其係時序調整電路所產生之時序對稱資料流algnDAT(L1)~algnDAT(L4)之示意圖；第5圖，其係一種對應於資料通道Lane_1~Lane_N之時序調整電路的方塊圖；第6圖，其係指令感測器之方塊圖； 第7圖，其係時序調整電路將時序不一致的輸入資料流inDAT，轉換為時序一致的時序對稱資料流algnDAT之波形圖；第8圖，其係時序調整電路的流程圖；及第9A~9C圖，其係舉例說明時序調整電路之實現方式的示意圖。
為確保介質存取控制電路(MAC)的輸入為時序對稱的資料，本揭露於物理層介面電路(PHY)與介質存取控制電路(MAC)之間設置一時序調整電路。時序調整電路用於對彼此不同步的輸入資料流inDAT(L1)~inDAT(LN)的時序加以調整後，產生同步的時序對稱資料流algnDAT(L1)~algnDAT(LN)。之後，時序調整電路再將時序對稱資料流algnDAT(L1)~algnDAT(LN)傳送至介質存取控制電路(MAC)。據此，介質存取控制電路(MAC)便可依據時序對稱資料流algnDAT(L1)~algnDAT(LN)而準確地進行封包剖析。
請參見第3圖，其係於物理層介面電路(PHY)與介質存取控制電路(MAC)之間，提供時序調整電路之示意圖。為便於說明，本文以相同的符號代表信號線，以及信號線所傳輸的信號。
在第3圖中，接收器40包含：物理層介面電路(PHY)41、時序調整電路45，以及介質存取控制電路(MAC)43。其中，時序調整電路45透過輸入資料線(inDAT(L1)~inDAT(LN))而電連接於物理層介面電路(PHY)41，以及透過時序對稱資料線(algnDAT(L1)~algnDAT(LN))而電連接於介質存取控制電路(MAC)43。根據本揭露的構想，時序調整電路45雖自物理層介面電路(PHY)41先後接收輸入資料流inDAT(L1)~inDAT(LN)，但由 時序調整電路45輸出的時序對稱資料流algnDAT(L1)~algnDAT(LN)，其時序保持一致。據此，介質存取控制電路(MAC)43可正確無誤的剖析封包。
時序調整電路45包含控制器450，以及與通道Lane_1~Lane_N分別對應的N個資料同步電路451。其中，控制器450透過指令感測信號線det(1)~det(N)、後推信號線push(1)~push(N)、瞬動信號線Spop，以及清理信號線Sflush而電連接於資料同步電路451。為便於說明，以下實施例假設N=4。實際應用時，N的數值並不以此為限。
請參見第4圖，其係時序調整電路所產生之時序對稱資料流algnDAT(L1)~algnDAT(L4)之示意圖。在此圖式中，縱軸分別為時序對稱資料流algnDAT(L1)~algnDAT(L4)，橫軸為時間。橫軸上的各個相鄰的時點t1~t9間的間距為Tsym。其中，時序對稱資料流algnDAT(L1)~algnDAT(L4)分別對應於資料通道Lane_1~Lane_4。
與資料通道Lane_1對應的時序對稱資料流algnDAT(L1)包含：時序調正位元組algnByte1、algnByte5、algnByte9、algnByte13、algnByte17、algnByte21、algnByte25、algnByte29等。時序對稱資料流algnDAT(L1)中的第一個時序調正位元組algnByte1、第二個時序調正位元組algnByte5、第三個時序調正位元組algnByte9、第四個時序調正位元組algnByte13共同組成資料雙字組DW11；且，時序對稱資料流algnDAT(L1)中的第五個時序調正位元組algnByte17、第六個時序調正位元組algnByte21、第七個時序調正位元組algnByte25、第八個時序調正位元組algnByte29共同組成資料雙字組DW12。
與資料通道Lane_2對應的時序對稱資料流algnDAT(L2)包含：時序調正位元組algnByte2、algnByte6、algnByte10、algnByte14、algnByte18、algnByte22、algnByte26、algnByte30等。時序對稱資料流 algnDAT(L2)中的第一個時序調正位元組algnByte2、第二個時序調正位元組algnByte6、第三個時序調正位元組algnByte10、第四個時序調正位元組algnByte14共同組成資料雙字組DW21；且，時序對稱資料流algnDAT(L2)中的第五個時序調正位元組algnByte18、第六個時序調正位元組algnByte22、第七個時序調正位元組algnByte26、第八個時序調正位元組algnByte30共同組成資料雙字組DW22。
與資料通道Lane_3對應的時序對稱資料流algnDAT(L3)包含：時序調正位元組algnByte3、algnByte7、algnByte11、algnByte15、algnByte19、algnByte23、algnByte27、algnByte31等。時序對稱資料流algnDAT(L3)中的第一個時序調正位元組algnByte3、第二個時序調正位元組algnByte7、第三個時序調正位元組algnByte11、第四個時序調正位元組algnByte15共同組成資料雙字組DW31；且，時序對稱資料流algnDAT(L3)中的第五個時序調正位元組algnByte19、第六個時序調正位元組algnByte23、第七個時序調正位元組algnByte27、第八個時序調正位元組algnByte31共同組成資料雙字組DW32。
與資料通道Lane_4對應的時序對稱資料流algnDAT(L4)包含：時序調正位元組algnByte4、algnByte8、algnByte12、algnByte16、algnByte20、algnByte24、algnByte28、algnByte32等。時序對稱資料流algnDAT(L4)中的第一個時序調正位元組algnByte4、第二個時序調正位元組algnByte8、第三個時序調正位元組algnByte12、第四個時序調正位元組algnByte16共同組成資料雙字組DW41；且，時序對稱資料流algnDAT(L4)中的第五個時序調正位元組algnByte20、第六個時序調正位元組algnByte24、第七個時序調正位元組algnByte28、第八個時序調正位元組algnByte32共同組成資料雙字組DW42。
自時序調整電路45輸出的時序對稱資料流algnDAT(L1)~algnDAT(L4)，彼此間的時序保持一致。例如，時序對稱資料流algnDAT(L1)的資料雙字組DW11、時序對稱資料流algnDAT(L2)的資料雙字組DW21、時序對稱資料流algnDAT(L3)的資料雙字組DW31，以及時序對稱資料流algnDAT(L4)的資料雙字組DW41彼此對齊。此外，時序對稱資料流algnDAT(L1)的資料雙字組DW12、時序對稱資料流algnDAT(L2)的資料雙字組DW22、時序對稱資料流algnDAT(L3)的資料雙字組DW32，以及時序對稱資料流algnDAT(L4)的資料雙字組DW42亦彼此對齊。
根據本揭露的構想，物理層介面電路(PHY)41於輸入資料流inDAT(L1)~inDAT(LN)中，加入自PCIe定義的指令集(Ordered Set)中，所選取之可用指令，作為判斷資料時序關係的依據。根據PCIe定義，指令集中的指令包含16個符號(symbol)，且每個符號對應於一個位元組(byte)。根據本揭露的構想，自指令集選擇用於判斷時序是否一致的指令可為，電氣閒置跳出指令集(Electrical Idle Exit Ordered Set，簡稱為EIEOS)，以及資料流起始(Start of Data Stream，簡稱為SDS)指令集等。為簡化說明，以下實施例假設時序調整電路45根據EIEOS指令進行判斷。實際應用時，用於判斷輸入資料流之接收時點的指令為何，以及指令的內容等，並不影響時序調整電路45的運作方式。
請參見第5圖，其係一種對應於資料通道Lane_1~Lane_N之時序調整電路的方塊圖。為便於說明，此處僅繪式與資料通道Lane_1對應的資料同步電路451、與資料通道Lane_n對應的資料同步電路453、與資料通道Lane_N對應的資料同步電路455。
資料同步電路451包含：指令感測器(DET1)451a與緩衝器(BUF1)451c；資料同步電路453包含：指令感測器(DETn)453a與緩衝器 (BUFn)453c；資料同步電路455包含：指令感測器(DETN)455a與緩衝器(BUFN)455c。其中，緩衝器(BUF1)451c、(BUFn)453c、(BUFN)455c可採用先進先出(first in first out，簡稱為FIFO)緩衝器，且緩衝器(BUF1)451c、(BUFn)453c、(BUFN)455c的大小相等。
資料同步電路451接收輸入資料流inDAT(L1)後，因應控制器450的控制而選擇性將輸入資料流inDAT(L1)暫存於緩衝器(BUF1)451c內，藉以調整時序對稱資料流algnDAT(L1)的產生時點。資料同步電路453接收輸入資料流inDAT(Ln)後，因應控制器450的控制而選擇性將輸入資料流inDAT(Ln)暫存於緩衝器(BUFn)453c內，藉以調整時序對稱資料流algnDAT(Ln)的產生時點。資料同步電路455接收輸入資料流inDAT(LN)後，因應控制器450的控制而選擇性將輸入資料流inDAT(LN)暫存於緩衝器(BUFN)455c內，藉以調整時序對稱資料流algnDAT(LN)的產生時點。
在第5圖中，控制器450以同步方式傳送瞬動信號Spop至各個資料同步電路451、453、455。當資料同步電路451、453、455收到瞬動信號Spop的瞬間，緩衝器(BUF1)451c、(BUFn)453c、(BUF5)455c便同步傳出暫存的輸入資料流inDAT(L1)、inDAT(Ln)、inDAT(LN)的內容，作為通道時序對稱資料流algnDAT(L1)、algnDAT(Ln)、algnDAT(LN)。
除瞬動信號Spop外，控制器450亦於特定條件符合時，同步發出清理信號Sflush至各個資料同步電路451、453、455。例如，特定條件可為，暫時存放之輸入資料的數量已經使緩衝器451c、453c、455c存滿，但控制器450仍未發出瞬動信號Spop至資料同步電路451、453、455的情況。
在資料同步電路451中，指令感測器(DET1)451a與緩衝器(BUF1)451c均電連接於物理層介面電路(PHY)41與控制器450，緩衝器(BUF1)451c亦電連接於介質存取控制電路(MAC)43。
指令感測器451a與緩衝器451c均自物理層介面電路(PHY)41接收輸入資料流inDAT(L1)。其中，指令感測器451a因應輸入資料流inDAT(L1)的內容而選擇性改變指令感測信號det(1)的位準。當控制器450判斷指令感測信號det(1)的位準發生改變(例如，由低位準轉變成高位準)時，便對應改變傳送至緩衝器(BUF1)之後推信號push(1)的位準(例如，由低位準轉變成高位準)。
當緩衝器(BUF1)451c持續收到低位準的後推信號push(1)時，緩衝器(BUF1)451c並不會將輸入資料流inDAT(L1)暫時儲存一段時間。此時，緩衝器(BUF1)451c的動作，可隨著用於判斷時序是否一致的指令類型而稍有不同。例如，若用於判斷時序是否一致的指令為EIEOS指令時，緩衝器(BUF1)451c將因應低位準的後推信號push(1)，而選擇忽略(drop)自物理層介面電路(PHY)41傳入的輸入資料流inDAT(L1)。又如，若用於判斷時序是否一致的指令為SDS指令時，緩衝器(BUF1)451c因應低位準的後推信號push(1)，將自物理層介面電路(PHY)41傳入的輸入資料流inDAT(L1)直接傳送至介質存取控制電路(MAC)43。
另一方面，當緩衝器(BUF1)451c開始收到高位準的後推信號push(1)時，緩衝器(BUF1)451c便將輸入資料流inDAT(L1)暫時儲存一段時間，直到控制器450發出的瞬動信號Spop或清理信號Sflush改變位準為止。瞬動信號Spop或清理信號Sflush之位準改變的情況不同，故兩者並不會同時改變位準。當緩衝器(BUF1)451c收到位準改變的瞬動信號Spop後，緩衝器(BUF1)451c開始將所儲存的資料逐步往外傳送。另一方面，當緩衝器(BUF1)451c發現清理信號Sflush的位準改變時，緩衝器(BUF1)451c將所暫存的輸入資料流inDAT(L1)的內容捨棄。
根據本揭露的構想，各個資料同步電路451、453、455的內部架構與運作方式均類似。因此，此處不再說明資料同步電路453、455內的指令感測器(DETn)453a、(DETN)455a與緩衝器(BUFn)453c、(BUFN)455c與控制器450、物理層介面電路(PHY)41、介質存取控制電路(MAC)43之間的連接關係，以及指令感測器(DETn)453a、(DETN)455a與緩衝器(BUFn)453c、(BUFN)455c之運作方式。
在第5圖中，假設指令感測器DET1~DETN分別判斷各自的單通道預設條件是否滿足。一旦指令感測器DET1~DETN判斷所對應之輸入資料流inDAT(L1)~inDAT(LN)包含預設指令CMDpre時，判斷單通道預設條件成立，並產生對應的指令感測信號det(1)~det(N)至控制器450。一旦控制器450接收到指令感測信號det(1)~det(N)後，將立即改變與指令感測信號det(1)~det(N)對應的後推信號push(1)~push(N)的位準。由第5圖可以看出，控制器450分別透過後推信號線push(1)~push(N)而電連接於緩衝器BUF1~BUFN。當與緩衝器BUF1~BUFN相連的後推信號push(1)~push(N)之位準由低位準改變至高位準時，緩衝器BUF1~BUFN便將輸入資料流inDAT(L1)~inDAT(LN)的內容暫存一段時間。
再者，由控制器450產生的瞬動信號Spop、清理信號Sflush不須分別針對個別的緩衝器BUF1~BUFN產生，而是同時傳送給緩衝器BUF1~BUFN。即，緩衝器BUF1~BUFN同時因應瞬動信號Spop的位準改變而同步傳出所儲存之輸入資料流inDAT(L1)~inDAT(LN)的資料。或者，緩衝器BUF1~BUFN同時因清理信號Sflush的位準改變而捨棄所儲存之輸入資料流inDAT(L1)~inDAT(LN)的資料。
本揭露另定義一全通道預設條件，當全通道預設條件成立時，控制器450將改變瞬動信號Spop的位準(例如，由低位準轉換為高位準)。 全通道預設條件指的是，自控制器450接收到第一個產生之指令感測信號det(n)(n=1~N)的時點起算，控制器450可於指令期間Tord內收到全部資料通道的指令感測信號det(1)~det(N)。
根據本揭露的構想，全通道預設條件成立時，緩衝器BUF1~BUFN同時接收控制器450傳送的瞬動信號Spop。一旦瞬動信號Spop由低位準轉變為高位準，緩衝器BUF1-BUFN便將內部儲存的輸入資料流inDAT(L1)-inDAT(LN)的資料同步傳出，作為時序對稱資料流algnDAT(L1)-algnDAT(LN)。
請參見第6圖，其係指令感測器之方塊圖。指令感測器(DETn)453a包含指令接收電路4531、指令比較電路4535，以及指令暫存器4533。指令比較電路4535同時電連接於指令接收電路4531與指令暫存器4533。指令暫存器4533包含四個部份：第一部份指令暫存器4533a、第二部份指令暫存器4533b、第三部份指令暫存器4533c、第四部份指令暫存器4533d。指令暫存器4533的長度是根據接收器所使用之規格所定義的指令長度而決定。例如，針對PCIe Gen 3.0的規範，指令長度為128位元。據此，指令暫存器4533的四個部份分別對應於一個指令雙字組cmdDW1、cmdDW2、cmdDW3、cmdDW4的長度。
為便於說明，本文假設指令暫存器4533所儲存之預設指令CMDpre為EIEOS指令。實際應用時，指令暫存器4533所儲存之預設指令CMDpre的種類與個數並不需要加以限定。指令接收電路4531自輸入資料流inDAT(Ln)中，反覆擷取符合預設長度(例如，預設長度=1個雙字組=4個符號)的內容後，將擷取的輸入指令CMDrv(DW)傳送至指令比較電路4535。
指令暫存器4533所儲存之預設指令CMDpre(DW)，亦傳送至指令比較電路4535。指令比較電路4535比較預設指令CMDpre(DW)與輸入指 令CMDrv(DW)的內容。若兩者的內容相同，指令比較電路4535便改變指令感測信號det(n)的位準。若兩者的內容不相同，指令比較電路4535不改變指令感測信號det(n)的位準。當指令比較電路4535判斷預設指令CMDpre(DW)與輸入指令CMDrv(DW)的內容相同時，則指令感測器(DETn)453a可停止進行指令擷取與比較。
在前述的例子中，假設預設指令CMDpre(DW)與輸入指令CMDrv(DW)的內容完全相同時，指令比較電路4535將改變指令感測信號det(n)的位準。為加速時序調整電路進行時序的速度，實際應用時，指令比較電路4535在比較預設指令CMDpre(DW)與輸入指令CMDrv(DW)的內容時，亦可針對其中的一部份進行比較即可。例如，將預設指令CMDpre(DW)與輸入指令CMDrv(DW)各自切分為四個等分，且，將預設指令CMDpre(DW)的第一個等分與輸入指令CMDrv(DW)的第一個等分(例如，指令雙字組cmdDW1)進行比較後，直接依據第一個等分的比較結果而決定指令感測信號det(n)的位準。此種設計時的考量，可根據系統的需求而調整。
EIEOS指令隨著PCIe的版本而可能不同。例如，依據PCIe Gen 3.0規範，EIEOS指令的格式為FF00-FF00-FF00-FF00-FF00-FF00-FF00-FF00h。又如，依據PCIe Gen 4.0規範，EIEOS指令的格式為FFFF-0000-FFFF-0000-FFFF-0000-FFFF-0000h。另請留意，實際應用時，只要預設指令CMDpre有預設且固定的格式，且用於代表狀態切換，則預設指令CMDpre的類型並不需要加以限定。例如，資料流起始指令集SDS也可做為預設指令CMDpre使用。SDS指令集的格式為，5555-5555-5555-5555-5555-5555-5555-55E1h。為便於說明，以下實施例假設預設指令CMDpre為PCIe Gen 3.0的EIEOS指令。
請參見第7圖，其係時序調整電路將時序不一致的輸入資料流inDAT，轉換為時序一致的時序對稱資料流algnDAT之波形圖。在此圖式中，橫軸為時間。橫軸上的各個相鄰的時點t1~t14間的間距為雙字組期間Tdw。另，此處假設每個資料通道Lane_1~Lane_4的寬度為32位元(相當於一個雙字組DW的寬度)。在第7圖中，將長度為128位元的指令，拆分在4個雙字組期間Tdw傳送。即，指令期間Tord相當於4個雙字組期間(4*Tdw)。
第7圖由上而下的信號分別為：時脈信號CLK、與資料通道Lane_1對應的後推信號push(1)與輸入資料流inDAT(L1)、與資料通道Lane_2對應的後推信號push(2)與輸入資料流inDAT(L2)、與資料通道Lane_3對應的後推信號push(3)與輸入資料流inDAT(L3)、與資料通道Lane_4對應的後推信號push(4)與輸入資料流inDAT(L4)、瞬動信號Spop，以及與資料通道Lane_1~Lane_4分別對應的時序對稱資料流algnDAT(L1)~algnDAT(L4)。
指令感測器DET1於時點t1感測到輸入資料流inDAT(L1)的EIEOS指令後，發出指令感測信號det(1)至控制器，且控制器在時點t1將後推信號push(1)由低位準轉換至高位準。輸入資料流inDAT(L1)在時點t1~t5的指令期間Tord為EIEOS指令。自時點t5開始的各個雙字組期間Tdw中，輸入資料流inDAT(L1)的內容依序為資料雙字組DW11、DW12、DW13、DW14、DW15、DW16、DW17、DW18、DW19、DW110、...。
指令感測器DET2於時點t4感測到輸入資料流inDAT(L2)的EIEOS指令後，發出指令感測信號det(2)至控制器450，且控制器在時點t4將後推信號push(2)由低位準轉換至高位準。輸入資料流inDAT(L2)在時點t4~t8的指令期間Tord為EIEOS指令。自時點t8開始後的多個雙字組期間Tdw中，輸入資料流inDAT(L2)的內容依序為資料雙字組DW21、DW22、DW23、DW24、DW25、DW26、DW27、...。
指令感測器DET3於時點t3感測到輸入資料流inDAT(L3)的EIEOS指令後，發出指令感測信號det(3)至控制器，且控制器450在時點t3將後推信號push(3)由低位準轉換至高位準。輸入資料流inDAT(L3)在時點t3~t7的指令期間Tord為EIEOS指令。自時點t7開始的各個雙字組期間Tdw中，輸入資料流inDAT(L3)的內容依序為資料雙字組DW31、DW32、DW33、DW34、DW35、DW36、DW37、DW38、...。
指令感測器DET4於時點t2感測到輸入資料流inDAT(L4)的EIEOS指令後，發出指令感測信號det(4)至控制器450，且控制器450在時點t2將後推信號push(4)由低位準轉換至高位準。輸入資料流inDAT(L4)在時點t2~t6的指令期間Tord為EIEOS指令。自時點t6開始的各個雙字組期間Tdw中，輸入資料流inDAT(L4)的內容依序為資料雙字組DW41、DW42、DW43、DW44、DW45、DW46、DW47、DW48、DW49、...。
由第7圖可以看出，指令感測器(DET1)先開始接收輸入資料流inDAT(L1)的EIEOS指令(時點t1~t5)。其次，指令感測器(DET4)開始接收輸入資料流inDAT(L4)的EIEOS指令(時點t2~t6)。接著，指令感測器(DET3)開始接收輸入資料流inDAT(L3)的EIEOS指令(時點t3~t7)，最後為指令感測器(DET2)開始接收輸入資料流inDAT(L2)的EIEOS指令(時點t4~t8)。待最後一個資料通道(資料通道Lane_2)的EIEOS指令於時點t8接收完畢後，控制器於時點t9將瞬動信號Spop由低位準切換至高位準。
隨著瞬動信號Spop在時點t9的位準變化，自時點t9開始，緩衝器BUF1~BUF4開始同步輸出時序對稱資料流algnDAT(L1)~algnDAT(L4)。在時點t9~t13期間，時序對稱資料流algnDAT(L1)~algnDAT(L4)的內容均為EIEOS指令的四個指令雙字組。
時序對稱資料流algnDAT(L1)在時點t13~t14期間的內容為資料雙字組DW11，在時點t14~t15期間的內容為資料雙字組DW12。時序對稱資料流algnDAT(L2)在時點t13~t14期間的內容為資料雙字組DW21，在時點t14~t15期間的內容為資料雙字組DW22。時序對稱資料流algnDAT(L3)在時點t13~t14期間的內容為資料雙字組DW31，在時點t14~t15期間的內容為資料雙字組DW32。時序對稱資料流algnDAT(L4)在時點t13~t14期間的內容為資料雙字組DW41，在時點t14~t15期間的內容為資料雙字組DW42。
以下按照時點t1~t14的順序說明第7圖的波形。在時點t1，僅指令感測信號det(1)由低位準切換至高位準，控制器450可判斷在時點t1時，僅資料通道Lane_1接收到EIEOS指令。據此，控制器450可判斷資料通道Lane_1~Lane_4之間的時序不對稱期間Tdiff，至少等於一個雙字組期間Tdw。即，Tdiff
Figure 110133051-A0305-02-0021-1
Tdw。
至時點t2為止，因指令感測信號det(1)、det(4)的位準已陸續改變，但指令感測信號det(2)、det(3)的位準尚未開始改變，控制器450可判斷在時點t2時，資料通道Lane_2、Lane_3尚未開始收到EIEOS指令。據此，控制器450可判斷資料通道Lane_1~Lane_4之間的時序不對稱期間Tdiff，至少等於兩個雙字組期間Tdw*2。即，Tdiff
Figure 110133051-A0305-02-0021-3
2*Tdw。
至時點t3為止，因指令感測信號det(1)、det(4)、det(3)的位準已經陸續改變，但指令感測信號det(2)的位準尚未改變，控制器450可判斷在時點t3時，資料通道Lane_2尚未收到EIEOS指令。據此，控制器450可判斷資料通道Lane_1~Lane_4之間的時序不對稱期間Tdiff，至少等於三個雙字組期間Tdw*3。即，Tdiff
Figure 110133051-A0305-02-0021-4
3*Tdw。
至時點t4為止，因指令感測信號det(1)、det(4)、det(3)、det(2)均已陸續改變位準。據此，控制器450可判斷資料通道Lane_1~Lane_4之間的時序不對稱期間Tdiff，等於三個雙字組期間Tdw。即，Tdiff=3*Tdw。
如前所述，與資料通道Lane_1對應的資料同步電路在時點t1開始接收EIEOS指令；與資料通道Lane_4對應的資料同步電路在時點t2開始接收EIEOS指令；與資料通道Lane_3對應的資料同步電路在時點t3開始接收EIEOS指令；以及，與資料通道Lane_2對應的資料同步電路在時點t4開始接收EIEOS指令。亦即，資料通道Lane_1、Lane_2接收EIEOS的時間差為(t4-t1)=3個雙字組期間Tdw*3。由於一個雙字組期間Tdw相當於4個符號期間(Tdw=4*Tsym)。因此，在第7圖中，跨資料通道Lane_1~Lane_4之間的時序不對稱期間Tdiff相當於12個符號期間(Tdiff=Tdw*3=Tsym*12)。
至時點t5為止，輸入資料流inDAT(L1)中的EIEOS指令已經接收完畢。因此，在時點t5~t6期間，緩衝器BUF1接收輸入資料流inDAT(L1)中的資料雙字組DW11。另一方面，緩衝器BUF2持續接收輸入資料流inDAT(L2)中的第二個指令雙字組；緩衝器BUF3持續接收輸入資料流inDAT(L3)中的第三個指令雙字組；以及，緩衝器BUF4持續接收輸入資料流inDAT(L4)中的第四個指令雙字組。
至時點t6為止，輸入資料流inDAT(L1)、inDAT(L4)中的EIEOS指令均已接收完畢。因此，在時點t6~t7期間，緩衝器BUF1將接收輸入資料流inDAT(L1)中的資料雙字組DW12、緩衝器BUF4將接收輸入資料流inDAT(L4)中的資料雙字組DW41。另一方面，緩衝器BUF2持續接收輸入資料流inDAT(L2)中的第三個指令雙字組；且，緩衝器BUF3持續接收輸入資料流inDAT(L3)中的第四個指令雙字組。
至時點t7為止，輸入資料流inDAT(L1)、inDAT(L3)、inDAT(L4)中的EIEOS指令均已接收完畢。因此，在時點t7~t8期間，緩衝器BUF1將接收輸入資料流inDAT(L1)中的資料雙字組DW13、緩衝器BUF3將接收輸入資料流inDAT(L3)中的資料雙字組DW31、緩衝器BUF4將接收輸入資料流inDAT(L4)中的資料雙字組DW42。另一方面，緩衝器BUF2持續接收輸入資料流inDAT(L2)中的第四個指令雙字組。
至時點t8為止，資料通道Lane_1、Lane_2、Lane_3、Lane_4的EIEOS指令均已接收完畢。因此，在時點t8~t9期間，緩衝器BUF1接收輸入資料流inDAT(L1)中的資料雙字組DW14；緩衝器BUF2接收輸入資料流inDAT(L2)中的資料雙字組DW21；緩衝器BUF3接收輸入資料流inDAT(L3)中的資料雙字組DW32；緩衝器BUF4接收輸入資料流inDAT(L4)中的資料雙字組DW43。
自時點t9開始，指令感測器DET1~DET4可暫停感測EIEOS指令，且緩衝器BUF1~BUF4開始同步輸出時序對稱資料流algnDAT(L1)~algnDAT(L4)。
在時點t9~t10期間，輸入資料流inDAT(L1)的資料雙字組DW15、輸入資料流inDAT(L2)的資料雙字組DW22、輸入資料流inDAT(L3)的資料雙字組DW33、輸入資料流inDAT(L4)的資料雙字組DW44，將分別傳送至緩衝器BUF1、BUF2、BUF3、BUF4並暫時存放於其中。在此同時，自緩衝器BUF1、BUF2、BUF3、BUF4分別傳出的時序對稱資料流algnDAT(L1)~algnDAT(L4)，其內容為輸入資料流inDAT(L1)~inDAT(L4)中的EIEOS指令的第一個指令雙字組。
在時點t10~t11期間，輸入資料流inDAT(L1)的資料雙字組DW16、輸入資料流inDAT(L2)的資料雙字組DW23、輸入資料流inDAT(L3) 的資料雙字組DW34、輸入資料流inDAT(L4)的資料雙字組DW45，將分別傳送至緩衝器BUF1、BUF2、BUF3、BUF4並暫時存放於其中。在此同時，自緩衝器BUF1、BUF2、BUF3、BUF4分別傳出的時序對稱資料流algnDAT(L1)~algnDAT(L4)，其內容為輸入資料流inDAT(L1)~inDAT(L4)中的EIEOS指令的第二個指令雙字組。
在時點t11~t12期間，輸入資料流inDAT(L1)的資料雙字組DW17、輸入資料流inDAT(L2)的資料雙字組DW24、輸入資料流inDAT(L3)的資料雙字組DW35、輸入資料流inDAT(L4)的資料雙字組DW46，將分別傳送至緩衝器BUF1、BUF2、BUF3、BUF4並暫時存放於其中。在此同時，自緩衝器BUF1、BUF2、BUF3、BUF4分別傳出的時序對稱資料流algnDAT(L1)~algnDAT(L4)，其內容為輸入資料流inDAT(L1)~inDAT(L4)中的EIEOS指令的第三個指令雙字組。
在時點t12~t13期間，輸入資料流inDAT(L1)的資料雙字組DW18、輸入資料流inDAT(L2)的資料雙字組DW25、輸入資料流inDAT(L3)的資料雙字組DW36、輸入資料流inDAT(L4)的資料雙字組DW47，將分別傳送至緩衝器BUF1、BUF2、BUF3、BUF4並暫時存放於其中。在此同時，自緩衝器BUF1、BUF2、BUF3、BUF4分別傳出的時序對稱資料流algnDAT(L1)~algnDAT(L4)，其內容為輸入資料流inDAT(L1)~inDAT(L4)中的EIEOS指令的第四個指令雙字組。
在時點t13~t14期間，輸入資料流inDAT(L1)的資料雙字組DW19、輸入資料流inDAT(L2)的資料雙字組DW26、輸入資料流inDAT(L3)的資料雙字組DW37、輸入資料流inDAT(L4)的資料雙字組DW48，將分別傳送至緩衝器BUF1、BUF2、BUF3、BUF4並暫時存放於其中。在此同時，緩衝器BUF1傳出的時序對稱資料流algnDAT(L1)為時點t5~t6期間所接收且 暫存的資料雙字組DW11；緩衝器BUF2傳出的時序對稱資料流algnDAT(L2)為時點t8~t9期間所接收且暫存的資料雙字組DW21；緩衝器BUF3傳出的時序對稱資料流algnDAT(L3)為時點t7~t8期間所接收且暫存的資料雙字組DW31；緩衝器BUF4傳出的時序對稱資料流algnDAT(L4)為時點t6~t7期間所接收且暫存的資料雙字組DW41。
自時點t14過後的元件操作與信號變化，可類推前述說明得知，此處不再詳述。另請留意，此處關於瞬動信號Spop、清理信號Sflush之位準變化僅作為舉例使用。實際應用時，控制器450也可透過將瞬動信號Spop、清理信號Sflush由高位準拉低至低位準的方式，通知緩衝器BUF~BUF4應傳出或捨棄先前暫存之輸入資料流的資料內容。
在第7圖中，緩衝器BUF1於時點t1接收到輸入資料流inDAT(L1)的第一個指令雙字組(FF00-FF00h)後，將其存放至時點t9才開始傳出。因此，時點t1~t9相當於輸入資料流inDAT(L1)的資料需暫存在緩衝器BUF1的緩衝期間Tbuff(1)。同理，時點t4~t9相當於輸入資料流inDAT(L2)的第一個指令雙字組(FF00-FF00h)需暫存在緩衝器BUF2的緩衝期間Tbuff(2)；時點t3~t9相當於輸入資料流inDAT(L3)的第一個指令雙字組(FF00-FF00h)需暫存在緩衝器BUF3的緩衝期間Tbuff(3)；時點t2~t9相當於輸入資料流inDAT(L4)的第一個指令雙字組(FF00-FF00h)需暫存在緩衝器BUF4的緩衝期間Tbuff(4)。
由於緩衝器BUF1為第一個開始收到EIEOS指令的緩衝器，其容量必須足以將輸入資料流inDAT(L1)的EIEOS指令的第一個指令雙字組儲存達時點t1~t9(相當於8個雙字組期間8*Tdw的長度。且，在時點t2~t9期間，緩衝器BUF1仍陸續收到第二個指令雙字組、第三個指令雙字、第四個指令雙字組，以及資料雙字組DW11、DW12、DW13、DW14。這些陸續 收到的指令雙字組與資料雙字組的內容也都需要加以儲存。據此，緩衝器BUF1在時點t9開始前，必需儲存在時點t1~t9期間(相當於8個雙字組期間8*Tdw)所收到的8個雙字組的內容(包含為4個指令雙字組，以及4個資料雙字組DW11、DW12、DW13、DW14)。
又如，根據第7圖中虛線框選處可以看出，輸入資料流inDAT(L1)的資料雙字組DW11於時點t5傳送至緩衝器BUF1，並於時點t13自緩衝器BUF1輸出，作為時序對稱資料流algnDAT(L1)的資料雙字組DW11。據此，緩衝器BUF1必須在時點t5~t13期間(8*Tdw)儲存資料雙字組DW11。此外，在時點t5~t13期間，緩衝器BUF1仍陸續收到同樣需要暫時儲存之輸入資料流inDAT(L1)的資料雙字組DW12、DW13、DW14、DW15、DW16、DW17、DW18。根據前述說明可以得知，在輸入資料流inDAT(L1)中，無論是EIEOS指令或是資料雙字組DW11、DW12、DW13、DW14、DW15、DW16、DW17、DW18，均須儲存在緩衝器BUF1達8個雙字組期間(Tbuff(1)=8*Tdw)。
由於一個雙字組等於四個位元組的緣故，據此可計算緩衝器BUF1應提供8*4=32個位元組的空間。再者，因實際應用時，緩衝器BUF1~BUF4接收到輸入資料流inDAT(L1)~inDAT(L4)的先後順序並不一定。因此，時序調整電路應提供相等大小的緩衝器BUF1~BUF4。即，依據第7圖之波形，緩衝器BUF1~BUF4均至少提供32個位元組的空間。
實際應用時，針對資料通道Lane_1~Lane_N間，時序不對稱的程度較大的情況，緩衝器BUF1~BUFN也可提供更大的儲存空間。連帶地，第一個收到輸入資料流之資料通道Lane_n，等待其他資料通道接收輸入資料流的期間緩衝期間Tbuff(n)可以更長。另請留意，實際應用時，緩衝器BUF1~BUFN的運作可能搭配其他控制信號使用，該些控制信號亦可儲存 於緩衝器BUF1~BUFN內。綜上，關於緩衝期間Tbuff(n)之長短，以及緩衝器BUFF1~BUFFN的大小的選擇，可根據控制信號的選用、系統的設計或應用的不同而修改，無須加以限定。
請參見第8圖，其係時序調整電路的控制器之流程圖。首先，因應物理層介面電路(PHY)傳送至時序調整電路的輸入資料流inDAT(L1)~inDAT(LN)，指令感測器DET1~DETN各自選擇性產生指令感測信號det(1)~det(N)至控制器(步驟S801)。關於指令感測信號det(1)~det(N)的產生方式，已於第6圖說明，此處不再重述。
接著，控制器450判斷指令感測器DET1~DETN中的任一者是否產生指令感測信號det(步驟S803)。若步驟S803的判斷結果為否定，控制器450便產生清理信號Sflush至BUF1~BUFN，且緩衝器BUF1~BUFN清空所儲存的資料(步驟S807)後，重新執行步驟S801。
若步驟S803的判斷結果為肯定，控制器450將接收至少一個指令感測信號det。為便於說明，此處假設共有x個感測器DET同時產生指令感測信號det。其中，x為正整數，且x<N。例如，可能指令感測器DET1、DET3在一開始就同時產生指令感測信號det(1)、det(3)。
控制器450因應所接收的x個指令感測信號det(例如，指令感測信號det(1)、det(3))，發出與該些指令感測信號det對應之後推信號push(例如，後推信號push(1)、push(3))至緩衝器BUF(例如，緩衝器BUF1、BUF3)，通知應儲存該x個資料通道的輸入資料流inDAT(例如，輸入資料流inDAT(L1)、inDAT(L3))(步驟S09)。
接著，控制器450判斷自收到x個指令感測信號det的第一個時點起的指令期間Tord內，是否接收到其餘的(N-x個)指令感測信號det(步驟S811)。若步驟S811的判斷結果為否定，代表為補償時序不對稱的程度而須暫時儲存的資料量超過符號數量門檻Qth(例如，32個符號)(步驟S813)。針對此種狀況，代表緩衝器BUF1~BUFN的容量仍不足以補償因時序不對稱所引起之不同步的現象。因此，控制器450產生清理信號Sflush至緩衝器BUF1~BUFN，用以將儲存在緩衝器BUF1~BUFN的資料清空。符號數量門檻Qth相當於，各個緩衝器BUF1~BUFN所提供之，可個別用於暫時存放輸入資料流inDAT(L1)~inDAT(LN)的儲存空間。
因應在指令期間Tord內，陸續接收的(N-x)個指令感測信號det，控制器450陸續發出與其對應之(N-x)個後推信號push至(N-x)個緩衝器BUF，通知該些緩衝器應暫時儲存與該(N-x)個資料通道對應的輸入資料流inDAT(步驟S815)。於步驟S815結束後，代表資料通道Lane_1~Lane_N均已接收到EIEOS指令。因此，控制器450將發出瞬動信號Spop至緩衝器BUF1~BUFN，且緩衝器BUF1~BUFN開始同步傳送時序對稱資料流algnDAT(L1)~algnDAT(LN)(步驟S817)。
實際應用時，關於緩衝器BUF1~BUFN如何因應指令感測器DET1~DETN產生的指令感測信號det(1)~det(N)而進行後續動作的過程，可採用不同的方式進行。在第5圖中，由指令感測器DET1~DETN將指令感測信號det(1)~det(N)傳送至控制器450後，再由控制器450發出後推信號push(1)~push(4)至緩衝器BUF1~BUFN。第9A~9C圖為另外幾種可能之實現方式的舉例。
請參見第9A~9C圖，其係舉例說明時序調整電路之實現方式的示意圖。因第9A~9C圖的架構大致與第5圖相似，此處僅簡要說明差異處。關於瞬動信號Spop、清理信號Sflush之產生，以及各個元件的運作方式，可類推第5圖的說明，此處不再詳述。同樣地，因與不同資料通道所對應之資料同步電路451、453、455的運作方式相似，此處僅以資料同步電路451為例。
在第9A圖中，假設指令感測器(DET1)451a同時將指令感測信號det(1)傳送至控制器450與緩衝器(BUF)451c。即，指令感測信號det(1)可直接視為後推信號push(1)。
在第9B圖中，假設指令感測器(DET1)451a將指令感測信號det(1)寫入至暫存器452。此外，控制器450透過讀取暫存器452的內容而決定是否/何時改變連接至緩衝器BUF1~BUFN之後推信號push(1)、瞬動信號Spop、清理信號Sflush的位準。
在第9C圖中，假設指令感測器(DET1)451a同時將指令感測信號det(1)傳送至控制器450與緩衝器(BUF)451c與暫存器454。即，指令感測信號det(1)可直接視為後推信號push(1)。此外，控制器450透過讀取暫存器454的內容而判斷是否/何時產生瞬動信號Spop與清理信號Sflush。
根據本發明的構想，控制器450因應指令感測器DET1~DETN產生的指令感測信號det(1)~det(N)而發出瞬動信號Spop、清理信號Sflush，且緩衝器BUF1~BUFN因應指令感測信號det(1)~det(N)而暫存輸入資料流inDAT(L1)~inDAT(LN)的內容。實際應用時，關於指令感測器 DET1~DETN、控制器450、緩衝器BUF1~BUFN之間的連接關係，以及時序調整電路是否採用暫存器或其他電路等，並不以第5、9A~9C圖的舉例為限。
根據前述說明可以得知，本揭露所述之時序調整電路的實施例，可因應資料通道之時序不一致的情況，將較早收到之輸入資料流inDAT延遲較久的期間後，才轉換為時序對稱資料流algnDAT。藉由時序調整電路的設置，可確保介質存取控制電路(MAC)的運作正確無誤。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
40:接收器
41,PHY:物理層介面電路
43,MAC:介質存取控制電路
45:時序調整電路
inDAT(L1)~inDAT(LN):輸入資料流
450:控制器
det(1)~det(N):指令感測信號(線)
Spop:瞬動信號
Sflush:清理信號
algnDAT(L1)~algnDAT(LN):時序對稱資料流
push(1)~push(N):後推信號(線)
451:資料同步電路

Claims (16)

  1. 一種時序調整電路，包含：N個資料同步電路，其係將時序不一致的N個輸入資料流分別轉換為時序一致的N個時序對稱資料流，其中該N個資料同步電路中的一第n個資料同步電路係包含：一第n個指令感測器，其係依據一預設指令與自該N個輸入資料流中的一第n個輸入資料流所擷取的一輸入指令的比較，於一單通道預設條件滿足時，改變一第n個指令感測信號的位準；以及一第n個緩衝器，其係因應一第n個後推信號的位準改變而儲存該第n個輸入資料流；以及，一控制器，電連接於該N個資料同步電路，其係接收該第n個指令感測信號，並於一全通道預設條件滿足時，改變連接至該第n個緩衝器之一瞬動信號的位準，其中該第n個緩衝器係因應該瞬動信號的位準改變而將所儲存之該第n個輸入資料流傳出，作為該N個時序對稱資料流中的一第n個時序對稱資料流，其中n、N為正整數，且n小於或等於N。
  2. 如請求項1所述之時序調整電路，其中N為2的冪次方。
  3. 如請求項1所述之時序調整電路，其中該第n個緩衝器的容量係與該預設指令的長度相關。
  4. 如請求項1所述之時序調整電路，其中該第n個指令感測器係包含：一指令接收電路，其係自該第n個輸入資料流擷取該輸入指令；一指令暫存器，其係儲存該預設指令；以及一指令比較電路，電連接於該指令接收電路與該指令暫存器，其係比較該預設指令與該輸入指令，其中，當該預設指令的至少一部份符合該輸入指令的至少一部份時，該指令比較電路判斷該單通道預設條件成立並改變該第n個指令感測信號的位準。
  5. 如請求項4所述之時序調整電路，其中，該預設指令係為一電氣閒置跳出指令集，或為一資料流起始指令集。
  6. 如請求項1所述之時序調整電路，其中該控制器係因應該第n個指令感測信號的位準改變而改變該第n個後推信號的位準。
  7. 如請求項1所述之時序調整電路，其中該第n個後推信號即為該第n個指令感測信號。
  8. 如請求項1所述之時序調整電路，其中該全通道預設條件係指，該控制器於一指令期間內，自該N個資料同步電路接收N個指令感測信號。
  9. 如請求項1所述之時序調整電路，其中該第n個輸入資料流中的一第一個輸入位元組，與該N個輸入資料流其餘的(N-1)個輸入資料流中的至少一者的一第一個輸入位元組彼此不同步。
  10. 如請求項9所述之時序調整電路，其中各該N個時序對稱資料流中的一第一個時序調正位元組彼此同步。
  11. 如請求項1所述之時序調整電路，其中該N個資料同步電路係電連接於一物理層介面電路與一介質存取控制電路間。
  12. 如請求項11所述之時序調整電路，其中該N個資料同步電路係自該物理層介面電路分別接收該N個輸入資料流。
  13. 如請求項11所述之時序調整電路，其中該N個資料同步電路係將該N個時序對稱資料流傳送至該介質存取控制電路。
  14. 如請求項1所述之時序調整電路，其中該控制器係於該全通道預設條件不成立時，發出一清理信號至該N個資料同步電路，且該第n個緩衝器係因應該清理信號而捨棄所儲存之該第n個輸入資料流。
  15. 一種時序不對稱消除方法，應用於一時序調整電路，該時序不對稱消除方法係包含以下步驟：自一物理層介面電路接收時序不一致的N個輸入資料流；自該N個輸入資料流中的一第n個輸入資料流擷取一輸入指令；比較一預設指令與該輸入指令，並於一單通道預設條件滿足時，儲存該第n個輸入資料流；於一全通道預設條件滿足時，傳送所儲存之該N個輸入資料流，作為N個時序對稱資料流，其中該N個時序對稱資料流的時序一致，且該全通道預設條件與該單通道預設條件相關；以及 將該N個時序對稱資料流傳送至一介質存取控制電路，其中n、N為正整數，且n小於或等於N。
  16. 一種接收電路，包含：一物理層介面電路，其係產生時序不一致的N個輸入資料流；一介質存取控制電路，其係接收時序一致的N個時序對稱資料流；以及，一時序調整電路，電連接於該物理層介面電路與該介質存取控制電路，包含：N個資料同步電路，分別將該N個輸入資料流轉換為該N個時序對稱資料流，其中該N個資料同步電路中的一第n個資料同步電路係包含：一第n個指令感測器，其係依據一預設指令與自該N個輸入資料流中的一第n個輸入資料流所擷取的一輸入指令的比較，於一單通道預設條件滿足時，改變一第n個指令感測信號的位準；以及一第n個緩衝器，其係因應該第n個指令感測信號的位準改變而儲存該第n個輸入資料流；以及，一控制器，電連接於該N個資料同步電路，其係接收該第n個指令感測信號，並於一全通道預設條件滿足時，改變連接至該第n個緩衝器之一瞬動信號的位準，其中該第n個緩衝器係因應該瞬動信號的位準改變而將所儲存之該第n個輸入資料流傳 出，作為該N個時序對稱資料流中的一第n個時序對稱資料流，其中n、N為正整數，且n小於或等於N。
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