JP3590877B2

JP3590877B2 - Ａｔｍセルの遅延変動発生回路

Info

Publication number: JP3590877B2
Application number: JP33116195A
Authority: JP
Inventors: 洋平金子; 研一柴田
Original assignee: 安藤電気株式会社
Priority date: 1995-11-27
Filing date: 1995-11-27
Publication date: 2004-11-17
Anticipated expiration: 2015-11-27
Also published as: JPH09149049A

Description

【０００１】
【発明の属する技術分野】
この発明はＡＴＭセルの遅延変動発生回路に関するものであり、より具体的には入力セルの所望の出力タイミングで出力するＡＴＭセルの遅延変動発生回路についてのものである。
【０００２】
【従来の技術】
ＡＴＭ（Asynchronous Transfer Mode）では、音声、画像、データの全てを５３バイトの固定長のセルにして転送する。セルのヘッダ部分には宛先を示すアドレスがつけられ、これがそのままＡＴＭ網内で多重・分離・交換処理される。このためＡＴＭ網ではマルチメディアを単一に扱うことができる。
【０００３】
図４はこのような従来技術によるＡＴＭセルの遅延時間付加回路の構成を示したブロック図である。図４に示すように、従来技術ではシフトレジスタを用いてセルの遅延出力を行っていた。すなわち、遅延対象のセル４１は、シフトレジスタ６の段数分だけ遅延して、セル４２を出力する。
【０００４】
図５はこのような図４に示した従来技術の動作を示すタイムチャートである。すなわち、図５（ア）は遅延対象入力セル４１の時系列表示したものである。また、図５（イ）は入力セル４１からシフトレジスタ６の段数を、例えば３セル分として、遅延付加されて出力したセル４２を時系列表示したものである。
【０００５】
図５（ア）に示すように、例えば一定時間Ｔにて遅延対象セル４１が到着した時、シフトレジスタ６に入力される。対象セル４１はシフトレジスタ６に入力後、次の対象セル４１がシフトレジスタ６に入力されるたびに１段づつシフトされ、３つのセルが入力されたときシフトレジスタ６から遅延セル４２として逐次出力される。
【０００６】
たとえば、図５（イ）に示すセル１は、シフトレジスタ６に入力後、セル４が入力されたときに出力される。したがって、このとき付加された遅延時間は、遅延付加セルの平均セル到着時間Ｔとすれば、平均３Ｔ時間遅延ということになる。
【０００７】
【発明が解決しようとする課題】
このようなＡＴＭセルの遅延変動発生回路が適用されるＡＴＭ網では、多重化装置やスイッチングを通る際における待ち合わせによってセル間隔が変動し、セル遅延変動が生じるためＡＴＭ端末装置ではこの遅延変動の吸収が要求される。
【０００８】
しかし、図４に示した従来技術では、付加される遅延量は対象セル４２に対して一定のシフトレジスタ６の分しか遅延発生することができない。したがって、間隔が一定のＣＢＲ（固定速度）のセルの場合には、遅延量も一定となりゆらぎをもたせることができず、ＡＴＭ網におけるセルの遅延変動による端末装置の影響を評価することができないという欠点があった。この発明は、入力したセルを所望の遅延変動を持たせて出力することが可能なＡＴＭセルの遅延変動発生回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この目的を達成するため、この発明は、入力した遅延対象入力セルを格納し、読み出し信号により入力したセルを出力セルとして順次出力する遅延バッファと、この遅延バッファに前記遅延対象入力セルを書き込むための書き込み信号と、前記出力セルとして読み出すための読み出し信号を出力するリード・ライト制御回路と、このリード・ライト制御回路より出力された前記書き込み信号によりカウントアップし、前記読み出し信号によりカウントダウンを行う遅延量監視カウンタと、遅延量がそれぞれ設定され、前記遅延量監視カウンタでカウントされた値がこの設定値に達したことを検出すると、検出信号を出力する複数の比較回路と、この比較回路に対応してそれぞれ設定された遅延量の開始と終了を示す区間をそれぞれ出力する複数の区間カウンタとを有し、前記リードライト制御回路は、前記複数の比較回路からの検出信号と前記複数の比較回路にそれぞれ対応して設定される前記複数の区間カウンタからの遅延量開始及び終了区間を順次切り替え、前記遅延バッファから出力される前記出力セルの読み出しタイミングを制御する。
【００１０】
また、前記複数の比較回路は、前記遅延量監視カウンタでカウントされた値が設定された設定値に達して検出信号を出力すると、他の比較回路に切り替わり、順次これを繰り返す。
【００１１】
さらに、前記比較回路が切り替わるとき、出力セルは、切り替え前の比較回路に設定された遅延量と切り替え後の比較回路に設定された遅延量の間に読み出される。
【００１２】
【発明の実施の形態】
次に、この発明によるＡＴＭセルの遅延変動発生回路の実施の形態を詳細に説明する。図１の１は遅延バッファ、２は遅延量監視カウンタ、３Ａ，３Ｂは遅延設定１、遅延設定２がそれぞれ設定される比較回路、４は遅延バッファのリード・ライト制御回路、５Ａ，５Ｂは遅延区間カウンタである。
【００１３】
遅延付加対象となる遅延対象セル１１をリード・ライト制御回路４の書き込み信号１２ａで遅延バッファ１に書き込み、同時にこの書き込み信号１２ａで遅延量監視カウンタ２をカウントアップさせる。これを比較回路３Ａに設定された遅延量を検出するまで続ける。比較回路３Ａがこの設定値を検出した時点で信号１３が真になり、リード・ライト制御回路４はこの遅延量を保持するために入力セルがあるたびに遅延バッファを先頭から読み出す。この読み出し信号１２ｂによって遅延量カウンタ２はカウントダウンして遅延量とカウンタ値を一致させる。
【００１４】
区間カウンタ５Ａは、遅延量１の区間の終了を信号１４でリードライト制御回路４に知らせる。区間カウンタ５Ａで指示される遅延量区間１（図２参照）の終了を受けたリードライト制御回路４は、区間カウンタ５Ｂで指示される次の遅延設定値２に移行するため、遅延バッファ１から入力セル速度によらず遅延バッファを読み出し、出力セル１６として出力する。
【００１５】
読み出すたびに遅延量監視カウンタ２はカウントダウンし、比較回路３Ｂに設定された遅延量が検出されるまで続ける。比較回路３Ｂがこの設定値を検出した時点で信号１３が真になり、リード・ライト制御回路４はこの遅延量を保持するために入力セルがあるたびに遅延バッファを先頭から読み出す状態に遷移し、設定値２の遅延量の保持状態となる。このタイミングで区間カウンタ５Ｂを有効にして終了まで待つ。
【００１６】
遅延量がこのように２値の場合には区間カウンタ５Ｂが終了した時点でまた区間１の制御を繰り返す。この場合の遅延の変動は設定値１と設定値２の差分による変動となる。
【００１７】
リードライト制御回路４は、遅延設定１、２の大小、各区間の終了信号、遅延量比較の結果信号、入力セルのタイミングにより書き込み信号１２ａと読み出し信号信号１２ｂを出力する。
【００１８】
次に、図１を図２のタイムチャートにより説明する。図２は、本実施の形態の一例として、到着間隔が一定値Ｔである対象セルに対して、遅延量設定値１が３セル、遅延量設定値２が１セルの遅延変動付加の動作を示すタイムチャートである。すなわち、ここでは遅延設定１により比較回路３Ａには“３”が、また遅延設定２により比較回路３Ｂには“１”がそれぞれ設定される。
【００１９】
図２（ア）は入力セル１１の到着時間の分布、図２（イ）は３Ｔ時間、１Ｔ時間の遅延を付加された出力セルタイミングである。図２（ウ）、（エ）は区間カウンタ５Ａ，５Ｂのタイミングである。図２（オ）は遅延量監視カウンタ２のカウント値である。そのカウント値に対し、図２の（カ），（キ）は遅延量の比較結果を出力したものである。
【００２０】
図２（ア）は遅延変動が付加された後、図２（イ）のように対象セルを出力する。説明を簡単にするため、ここでは対象セル１１の到着間隔は一定Ｔ時間であるとする。
【００２１】
遅延量監視カウンタ２は書き込み信号１２ａが遅延バッファ１に出力され、入力セル１１が遅延バッファ１に入力されるたびにカウンタの計数値が増加する。したがって入力セル１、２、３が遅延バッファ１に格納されると、遅延量監視カウンタ２の値は“３”となる。これにより、図２（オ）のカウント値が遅延設定１と一致すると、図２（カ）のように比較回路３Ａの結果１３が真となる。
【００２２】
これにより、リード・ライト制御回路４は読み出し信号１２ｂを遅延バッファ１に出力し、この時点から遅延バッファ１の出力は図２（イ）のように入力から３Ｔ時間遅延して出力される。この３Ｔ時間遅延した状態が図２（ウ）のように区間１の終了まで推移する。なお、この間、読み出し信号１２ｂにより出力セル１６が出力されるたびに遅延量監視カウンタ２にはカウントダウンの信号が出力されるが、これと同じタイミングで書き込み信号１２ａにより入力セル１１が遅延バッファ１に入力されるので、遅延量監視カウンタ２にはこの時点では“３”がカウントされた状態で維持される。
【００２３】
図２（ウ）の区間１が終了すると、次に遅延設定２の状態に移行する。このとき、リードライト制御回路４は遅延設定２が遅延設定１より小さいのを検出して、入力セル間隔Ｔ時間より速い時間（この場合Ｔ／２時間）で遅延バッファの読み出しを開始し、遅延量を減少させる状態遷移を開始する。この処理により、入力セル８を入力する間に出力セル５、６、７を出力するため、遅延監視カウンタ２は図２（オ）のように遅延量３・２・１とカウントを下げていく。すなわち、出力セルは、切り替え前の比較回路に設定された遅延量と切り替え後の比較回路に設定された遅延量の間に読み出される。遅延監視カウンタ２のカウント値が１になった時点で比較検出回路３Ｂの出力１３が図２（キ）のように真となり、再びリードライト制御回路４に通知される。
【００２４】
この時点からリードライト制御回路４は遅延量減少のための読み出しを停止して、入力セルの書き込みのたびに読み出しを行う状態に遷移する。これにより、図２（イ）に示すように１Ｔ時間遅延した状態で、図２（エ）の区間２が終了するまで推移する。このように、遅延設定値が２値の場合には区間２が終了すると区間１を再び開始し、上記処理を繰り返す。
【００２５】
図３は発明による２値の遅延変動を時系列表示したものであり、縦軸に遅延量を横軸に時間を示しており、遅延設定１の遅延量が３Ｔ時間の状態で図２（ア）の入力セル１〜４が出力され、遅延設定２の遅延量が１Ｔの状態で図２（ア）の入力セル８〜１１が出力され、遅延設定１から遅延設定２へ状態が遷移する間に、図２（ア）の入力セル５〜７が出力され、以下、遅延設定１と遅延設定２が繰り返し行われている。
【００２６】
なお、本実施の形態では遅延設定値が３セルと１セルの２値の遅延量制御の場合を示したが、本発明はこれに限定されるものではなく、区間カウンタ５と比較回路３を増やすことにより３値以上の遅延量制御を同様に行うことが可能である。
【００２７】
【発明の効果】
このように発明のＡＴＭセルの遅延変動発生回路によれば、入力したセルを所望の遅延変動を持たせて出力することが可能となる。このため、ＡＴＭ網におけるセルの遅延変動による端末装置の影響を評価することができる。
【図面の簡単な説明】
【図１】この発明によるＡＴＭセルの遅延変動発生回路の実施の形態を示す機能ブロック図である。
【図２】図１に示したＡＴＭセルの遅延変動発生回路の動作例を示すタイムチャートである。
【図３】図２に示した動作例を時系列表示したグラフである。
【図４】図４は従来技術におけるＡＴＭセルの遅延変動発生回路のブロック図である。
【図５】図４に示した従来技術における動作例のタイムチャートである。
【図６】図５に示した動作例を時系列表示したグラフである。
【符号の説明】
１遅延バッファ
２遅延量監視カウンタ
３Ａ・３Ｂ比較回路
４リード・ライト制御回路
５Ａ・５Ｂ区間カウンタ

Claims

入力した遅延対象入力セルを格納し、読み出し信号により入力したセルを出力セルとして順次出力する遅延バッファと、
この遅延バッファに前記遅延対象入力セルを書き込むための書き込み信号と、前記出力セルとして読み出すための読み出し信号を出力するリード・ライト制御回路と、
このリード・ライト制御回路より出力された前記書き込み信号によりカウントアップし、前記読み出し信号によりカウントダウンを行う遅延量監視カウンタと、
遅延量がそれぞれ設定され、前記遅延量監視カウンタでカウントされた値がこの設定値に達したことを検出すると、検出信号を出力する複数の比較回路と、
この比較回路に対応してそれぞれ設定された遅延量の開始と終了を示す区間をそれぞれ出力する複数の区間カウンタとを有し、
前記リードライト制御回路は、前記複数の比較回路からの検出信号と前記複数の比較回路にそれぞれ対応して設定される前記複数の区間カウンタからの遅延量開始及び終了区間を順次切り替え、
前記遅延バッファから出力される前記出力セルの読み出しタイミングを制御する、
ことを特徴とするＡＴＭセルの遅延変動発生回路。
前記複数の比較回路は、前記遅延量監視カウンタでカウントされた値が設定された設定値に達して検出信号を出力すると、他の比較回路に切り替わり、順次これを繰り返すことを特徴とする請求項１に記載のＡＴＭセルの遅延変動発生回路。
前記比較回路が切り替わるとき、出力セルは、切り替え前の比較回路に設定された遅延量と切り替え後の比較回路に設定された遅延量の間に読み出される、
ことを特徴とする請求項１または２に記載のＡＴＭセルの遅延変動発生回路。