JP2899613B2

JP2899613B2 - セル遅延変動吸収回路

Info

Publication number: JP2899613B2
Application number: JP8339491A
Authority: JP
Inventors: 仁上松; 裕巳上田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-03-22
Filing date: 1991-03-22
Publication date: 1999-06-02
Anticipated expiration: 2014-06-02
Also published as: JPH04294654A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ網を用いて連続
信号｛ＣＢＲ（連続ビットレート）｝をセルで転送する
とき、セルがＡＴＭ網内で受ける遅延変動を吸収し、元
の連続信号に再現するセル遅延変動吸収回路に利用さ
れ、特に、そのバッファの読み出し制御方式に関する。

【０００２】

【従来の技術】図12はＡＴＭ網によって生じる遅延変動
を吸収する従来方式の説明図である。連続信号（ＣＢ
Ｒ）106 は、セル組立装置51によりセルのペイロードに
区切られてセルヘッダを付与され一定のセル発生間隔Ｔ
を持ったセル107 としてＡＴＭ網52に送り出される。Ａ
ＴＭ網52内のノードでキューイング (待ち行列) による
遅延変動を受けたセル107 がセル発生間隔Ｔの乱れたセ
ル入力101 として遅延変動吸収バッファ53に到着する。
遅延変動吸収バッファ53から周期Ｔで読み出しセル出力
102 としてセル分解装置54に入力される。セル分解装置
54では、それらセルのペイロードを取り出してつなぎ合
わせることにより元の連続信号106 が再現出力される。

【０００３】

【発明が解決しようとする課題】図13は図12におけるセ
ル入力101 とセル出力102 との関係を示す説明図であ
る。遅延変動吸収バッファ53からは、セル入力101 の最
初のセル１が到着するとすぐにセル１が読み出され、以
下一定周期Ｔで読み出しが繰り返される。セル２、３、
４、…はそれぞれキューイング遅延を受けて必ずしも一
定周期Ｔではなく変動した周期で遅延変動吸収バッファ
53に到着する。もしも、セル６のように一定周期以上遅
延すると、遅延変動吸収バッファ53内には読み出すべき
セルがなくなるアンダフローが生じる。

【０００４】すなわち、前述の従来方式によると、遅延
変動吸収バッファ53において、セルの読み出しを最初の
セルが到着するとすぐに行うために、後続のセルの遅延
時間が大きいとき、バッファ内に読み出すべきセルがな
い状態であるアンダフローが生じる欠点がある。

【０００５】本発明の目的は、前記の欠点を除去するこ
とにより、アンダフローを生じることのないセル遅延変
動吸収回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、連続信号をセ
ルで転送するときにＡＴＭ網内で受ける遅延変動を吸収
して元の連続信号を復元するバッファ手段を備えたセル
遅延変動吸収回路において、前記ＡＴＭ網内の最大遅延
時間に相当するセル数＋１セル目のセルが到着したこと
を検出したときに前記バッファ手段からのセルの読み出
しを開始する第一のセル読み出し手段を備えたことを特
徴する。

【０００７】また、本発明は、連続信号をセルで転送す
るときにＡＴＭ網内で受ける遅延変動を吸収して元の連
続信号を復元するバッファ手段を備えたセル遅延変動吸
収回路において、任意のセルＡの到着を初期位相として
セル発生間隔に等しい周期で基準タイミングを発生する
基準タイミング発生手段と、前記セルＡより後に到着し
たセルＢの到着時と前記基準タイミングを比較する比較
手段と、比較の結果前記セルＢの到着の方が早ければ基
準タイミングの初期位相を前記セルＢの到着時に変更し
これを一定時間または一定回数繰り返し行う初期位相変
更手段と、この初期位相変更手段による初期位相変更終
了後、前記ＡＴＭ網内の最大遅延時間に相当するセル数
＋１セル目のセルが到着したことを検出したときに前記
バッファ手段からのセルの読み出しを開始する第二のセ
ル読み出し手段とを備えたことを特徴とする。

【０００８】

【作用】以下、本発明の原理について詳細に説明する。

【０００９】以下の説明に用いる変数を次のように定義
する。ａ_n：セル組立装置からｎ番目に送信されるセルの送信
時刻ｂ_n：セル分解装置の遅延変動吸収バッファからｎ番目
に読み出されるセルの読み出し時刻ｄ_n：ｎ番目のセルのＡＴＭ網内キューイング遅延時間Ｑ_Dmax：網内最大遅延時間Ｔ：セル組立装置のセル送出間隔＝遅延変動吸収バッフ
ァからのセル読み出し間隔ｋ：ｋＴ≧Ｑ_Dmaxとなる最小の整数

【００１０】なお、ＡＴＭ網内の伝送遅延等の固定的な
遅延時間は遅延変動吸収の本質と関係ないから説明を簡
単化するため０とする。

【００１１】(1) 非アンダフロー条件 (Ｉ）遅延変動吸収バッファへのｋ＋１番目のセル到着をトリ
ガとして読み出し開始する。 (i) 必要条件の証明図10にｋ番目（ｋ＝２）のセルまでは遅延時間０で、ｋ
＋１番目以降のセルはＱ_Dmaxの遅延を受けて到着した場
合を示す。このときｋ番目のセルの蓄積終了時をトリガ
として読み出し開始を行うとアンダフローが発生するこ
とがわかる。よってバッファ量監視方式で読み出し開始
時刻を決めるアルゴリズムにおいて、アンダフローを防
止するためには少なくともｋ＋１番目のセルの到着時を
トリガとしなければならない。（ii) 十分条件の証明変数の定義より任意のｎ番目のセルについて以下の式
(1) 〜式(3) が成立する。ａ_n＝ａ₁＋（ｎ−１）Ｔ (1) ｂ_n＝ｂ₁＋（ｎ−１）Ｔ (2) ０≦ｄ_n≦Ｑ_Dmax (3) 読み出し開始時刻ｂ₁は、読み出し開始アルゴリズムよ
りｂ₁＝ａ_k+1＋ｄ_k+1 (4) となる。式(2) を式(4) の右辺に適用し、ｂ₁＝ａ₁＋ｋＴ＋ｄ_k-1 (5) ｋの定義より、ｋＴ≧Ｑ_Dmax (6) が成立するので、式(6) を式(5) に適用して、ｂ₁≧ａ₁＋Ｑ_Dmax＋ｄ_k-1 ≧ａ₁＋Ｑ_Dmax ｂ₁−ａ₁≧Ｑ_Dmax (7) となる。式(3) を式(7) に適用すると全てのｎについ
て、ｂ₁−ａ₁≧ｄ_n (8) が成立する。式(8) を変形し、ａ₁＋ｄ_n≦ｂ₁ とし、両辺に（ｎ−１）Ｔを加えると、ａ₁＋（ｎ−１）Ｔ＋ｄ_n≦ｂ₁＋（ｎ−１）Ｔ (9) となる。式(9) に式(1) 、(2) を代入すると、ａ_n＋ｄ_n≦ｂ_n (10) が成立する。

【００１２】式(10)は任意のｎ番目のセルを遅延変動吸
収バッファから読み出す時刻ｂ_nに、ｎ番目のセルが遅
延変動吸収バッファに到着していることを意味する。す
なわち、アンダフローを生じないことを意味する。

【００１３】図11にｋ＝２のとき、クリティカルにアン
ダフローを免れる例を示す。

【００１４】(2) 非アンダフロー条件(II)任意のｍ番目
のセルが遅延変動吸収バッファに到着してからＱ_Dmax後
にｍ番目のセルの読み出しを開始する。

【００１５】(i) 必要条件の証明ｄ_m＝０ (11) ｄ_m+1＝Ｑ_Dmax (12) であったと仮定する。遅延変動吸収バッファにｍ番目の
セルが到着してからｘ時間後に読み出しを行うものとす
ると、式(11)の仮定からｂ_m＝ａ_m＋ｄ_m＋ｘ＝ａ_m＋ｘ (13) となる。ｍ＋１番目のセルに関しては、ａ_m+1＝ａ_m＋Ｔ (14) ｂ_m+1＝ｂ_m＋Ｔ (15) となる。式(13)の両辺にＴを加え、式(14)、(15)を適用
すると、ｂ_m+1＝ａ_m+1＋ｘ (16) となる。

【００１６】ｍ＋１番目のセルがアンダフローしないた
めには、ｂ_m+1≧ａ_m+1＋ｄ_m+1 (17) である。式(12)の仮定より次の式(18)がｍ＋１番目のセ
ルの非アンダフロー条件となる。ｂ_m+1≧ａ_m+1＋Ｑ_Dmax (18) 式(16)と式(18)より、ｘ≧Ｑ_Dmax (19) となる。よってｍ＋１番目のセルがアンダフローを起こ
さないためには、ｍ番目のセル到着後、少なくともＱ
_Dmaxの遅延を与えてからｍ番目のセルを遅延変動吸収バ
ッファから読み出す必要がある。すなわち式(19)の条件
が非アンダフローの必要条件であることがわかる。

【００１７】(ii) 十分条件の証明非アンダフロー条件より、ｂ_m＝ａ_m＋ｄ_m＋Ｑ_Dmax (20) が成立する。式(1) および式(2) が任意のｎについて成
立しているから、式(1)、(2) を式(20)に適用して、ｂ₁＋（ｍ−１）Ｔ＝ａ₁＋（ｍ−１）Ｔ＋ｄ_m＋Ｑ_Dmax すなわち、ｂ₁＝ａ₁＋ｄ_m＋Ｑ_Dmax (21) が成立する。式(21)の両辺に（ｎ−１）Ｔを加えて式
(1) 、(2) を適用すると、ｂ_n＝ａ_n＋ｄ_m＋Ｑ_Dmax (22) が成立する。式(3) が任意のｎについて成立するから、ａ_n＋ｄ_m＋Ｑ_Dmax≧ａ_n＋Ｑ_Dmax≧ａ_n＋ｄ_n (23) が成り立つ。式(23)を式(22)に適用すると、ｂ_n≧ａ_n＋ｄ_m (24) が成立する。

【００１８】すなわち、式(10)は任意のｎ番目のセルを
遅延変動吸収バッファから読み出す時刻ｂ_nに、ｎ番目
のセルが遅延変動吸収バッファに到着していることを意
味する。すなわちアンダフローを生じないことを意味す
る。

【００１９】以上説明したように、本発明は、前述の非
アンダフロー条件(I) または(II)を満足するように回路
を構成することにより、遅延変動吸収バッファのアンダ
フローの発生を防止することが可能となる。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。なお、以下の実施例は、方式としては、図
12に示したと同様の方式に従うものとし、ＡＴＭ網内の
遅延は、本発明に関係のあるキューイング遅延のみで、
その他の遅延はないものとする。

【００２１】図１は本発明の第一実施例を示すブロック
構成図で、前述の非アンダフロー条件(I) による場合を
示す。

【００２２】本第一実施例は、連続信号（ＣＢＲ）をセ
ルで転送するときにＡＴＭ網内で受ける遅延変動を吸収
して元の連続信号を復元するバッファ手段としての遅延
変動吸収バッファ22を備えたセル遅延変動吸収回路にお
いて、

【００２３】本発明の特徴とするところの、遅延変動吸
収バッファ22に蓄積されているセル数が一定数を越えた
ことを検出しスタート信号を出力するセル数検出手段と
しての、ヘッダ識別回路21およびカウンタ24と、カウン
タ24からスタート信号により遅延変動吸収バッファ22か
らのセルの読み出しを開始する第一のセル読み出し手段
としてのセル読み出しクロック発生回路23とを備えてい
る。

【００２４】なお、遅延変動吸収バッファ22はＲＡＭ
(ランダムアクセスメモリ) またはＦＩＦＯ（先入れ先
出しメモリ）を用いて実現される。

【００２５】次に、本第一実施例の動作について説明す
る。始めに、図２を用いてその基本的な動作について説
明する。

【００２６】図２に示すように、ｋ＋１個目のセルが到
着した時を読み出し開始とすると、先に非アンダフロー
条件(I) で説明したように、アンダフローを防止するこ
とができる。図２はｋ＝３の場合を示したもので、４個
目のセル４が到着したときにセル１を読み出すことで、
アンダフローが生じないことを示している。

【００２７】そして、このｋ＋１個目のセル到着を検出
する手段の違いにより、いろいろな回路を考えることが
でき、本第一実施例はその一例である。

【００２８】通信を開始する前に初期状態として遅延変
動吸収バッファ22をリセット信号103 によりリセット
し、空とする。セル読み出しクロック発生回路23の動作
も停止し、遅延変動吸収バッファ22からのセルの読み出
しを停止する。またカウンタ24もリセットし０とする。
通信を開始し、ＡＴＭ網から遅延変動吸収バッファ22へ
セルが到着すると、ヘッダ識別回路21でセルの到着を検
出し、到着信号を出す。到着信号を書き込み制御信号と
して遅延変動吸収バッファ22へのセルの書き込みを行う
と同時に、セル到着ごとにカウンタ24のカウントアップ
を行う。カウンタ24の値がｋ＋１となったとき、セル読
み出しクロック発生回路23の動作を開始させ、以後、間
隔Ｔでセルを遅延変動吸収バッファ22から読み出す。こ
のような回路を用いることにより、ｋ＋１番目のセルの
到着を遅延変動吸収バッファ22の送出開始タイミングと
することができる。

【００２９】図３は本発明の第二実施例を示すブロック
構成図で、非アンダフロー条件(I)で、ｋ＋１番目のセ
ルの検出方式を第一実施例とは別にしたものである。ヘ
ッダ識別回路21、遅延変動吸収バッファ22、およびセル
読み出しクロック発生回路23は図１と同様である。ただ
し本第二実施例では、遅延変動吸収バッファ22は、書き
込みアドレスカウンタ25と、読み出しアドレスカウンタ
26と、ＲＡＭ27とで構成されている。また28は書き込み
アドレスカウンタ25の値とＲＡＭ27のｋ＋１番目のセル
の格納アドレス104 とを比較するコンパレータである。

【００３０】次に、本第二実施例の動作について説明す
る。通信を開始する前に書き込みアドレスカウンタ25と
読み出しアドレスカウンタ26とをリセット信号103 によ
りリセットし、遅延変動吸収バッファ22を空とする。セ
ル読み出しクロック発生回路23の動作も停止し、遅延変
動吸収バッファ22からのセルの読み出しを停止する。通
信を開始し、ＡＴＭ網から遅延変動吸収バッファ22へセ
ルが到着すると、ヘッダ識別回路21でセルの到着を検出
し、到着信号を出す。到着信号で書き込みアドレスカウ
ンタ25をカウントアップしてセルの書き込みを行う。セ
ル到着によって書き込みアドレス値がカウントアップさ
れて格納アドレス104 で指定されるｋ＋１番目のセルの
格納アドレスとなったとき、コンパレータ28はセル読み
出し開始信号を送出し、セル読み出しクロック発生回路
23の動作を開始させ、以後、間隔Ｔで読み出しアドレス
カウンタ26をカウントアップしてセルを遅延変動吸収バ
ッファ22から読み出す。このような回路を用いることに
より、ｋ＋１番目のセルの到着を遅延変動吸収バッファ
22の送出開始タイミングとすることができる。

【００３１】図４は本発明の第三実施例を示すブロック
構成図で、非アンダフロー条件(I)で、ｋ＋１番目のセ
ルの検出方式のさらに別な例である。ヘッダ識別回路2
1、遅延変動吸収バッファ22、およびセル読み出しクロ
ック発生回路23は図１と同様である。ただし、本第三実
施例では遅延変動吸収バッファ22は、ＦＩＦＯ29および
ＦＩＦＯ30で構成されている。ＦＩＦＯ30はｋ個のセル
を蓄積する容量を持ち、ＦＩＦＯ30に容量いっぱいのセ
ルが蓄積された状態のときに立つフラグを持つ。

【００３２】次に、本第三実施例の動作について説明す
る。通信を開始する前にＦＩＦＯ29とＦＩＦＯ30とをリ
セット信号103 によりリセットし、空とする。セル読み
出しクロック発生回路23の動作も停止し、ＦＩＦＯ30か
らのセルの読み出しを停止する。通信を開始し、ＡＴＭ
網から遅延変動吸収バッファ22へセルが到着すると、ヘ
ッダ識別回路21でセルの到着を検出し、到着信号を出
す。到着信号でＦＩＦＯ29への書き込みを行わせる。Ｆ
ＩＦＯ30に空きがあるときはＦＩＦＯ29からＦＩＦＯ30
へただちにセルを転送する。遅延変動吸収バッファ22内
にｋ個のセルが蓄積されるとＦＩＦＯ30がいっぱいにな
り、ＦＩＦＯ30のフラグが立つ。ＦＩＦＯ30のフラグと
セル到着信号の論理積を論理積回路31でとるとそれはｋ
＋１番目のセルの到着を意味するから、その信号を用い
てセル読み出しクロック発生回路23の動作を開始させ、
以後、間隔ＴでＦＩＦＯ30からセルを読み出す。このよ
うな回路を用いることにより、ｋ＋１番目のセルの到着
を遅延変動吸収バッファ22の送出開始タイミングとする
ことができる。

【００３３】以下では、遅延変動吸収処理に要する遅延
時間を少なくするための第四および第五実施例について
説明する。使用する変数の定義は第一〜第三実施例と同
じである。第四および第五実施例は、前述の非アンダフ
ロー条件(II)、すなわち、ある任意のセルに対して遅延
変動吸収バッファでＱ_Dmaxだけ遅延を与えてから読み出
せばアンダフローが発生しないことを用いたものであ
る。従って、ＡＴＭ網内でなるべく少ない遅延を受けた
セルの遅延変動吸収バッファへの到着時刻を基準とし
て、そのセルの到着からＱ_Dmax後にそのセルを遅延変動
吸収バッファから読み出すこととする。

【００３４】図５は基準となるＡＴＭ網内で少ない遅延
時間を受けたセルを見つける方法の説明図である。最初
のセルが到着するとその時から間隔Ｔでカウントを開始
し、２個目以降の到着セルと時刻を比較する。到着セル
のほうが遅ければ、最初に到着したセルのほうがＡＴＭ
網内で受けた遅延が少ないものと判定して、最初のセル
を基準としてセル２〜セル４のようにそのままカウント
を続ける（図５の２〜４番目のセル）。到着セルのほう
が早ければ、最初のセルよりも網内で受けた遅延が少な
いものと判定して、その到着を基準としてその時刻から
間隔Ｔでカウントし直す（図５の５番目のセル）。再び
カウントとセル到着を比較し、カウンタの方が早ければ
そのままカウントを続け（図５の６番目、８番目のセ
ル）、到着セルの方早ければカウントのし直しをする
（図５の７番目、９番目のセル）。これをしばらくの間
行っていくと順次網内遅延の少ないセルを見つけること
ができる。網内遅延の少ないセルを見つけた後、そのセ
ルの到着からＱ_Dmax後にそのセルを読み出し、以降、間
隔Ｔで読み出していくことにより、少ない遅延時間で遅
延変動吸収ができる。この網内遅延の少ないセルを見つ
ける動作の打ち切り方法の違いにより異なる回路が考え
られる。

【００３５】図６は本発明の第四実施例を示すブロック
構成図で、非アンダフロー条件(II)による場合を示す。

【００３６】本第四実施例は、本発明の特徴とするとこ
ろの、任意のセルＡの到着を初期位相（０タイミング）
としてセル発生間隔Ｔに等しい周期で基準タイミングを
発生する基準タイミング発生手段としての基準クロック
発生回路32と、セルＡより後に到着したセルＢの到着時
と前記基準タイミングを比較する比較手段としてのカウ
ンタＡ34、カウンタＢ33およびコンパレータ35と、比較
の結果セルＢの到着の方が早ければ基準タイミングの初
期位相をセルＢの到着時に変更しこれを一定回数繰り返
し行う初期位相変更手段としてのカウンタＣ36および論
理和回路40と、このカウンタＣ36および論理和回路40に
よる初期位相変更終了後、一定時間経過後に遅延変動吸
収バッファ22からのセルの読み出しを開始するセル読み
出し手段としてのタイマー37およびセル読み出しクロッ
ク発生回路23とを備えている。なおほかに、ヘッダ識別
回路21と、カウンタ中のセルを遅延させるための遅延回
路38および39とを備えている。

【００３７】次に、本第四実施例の動作について説明す
る。

【００３８】基準クロック発生回路32は、スタート端子
に信号が入ると周期Ｔのクロックを出し、ストップ端子
に信号が入るとクロックを止める。またクロック送出中
にスタート端子に信号が入るとその時刻をクロックの初
期位相（０タイミング）に変更する機能を持つ。カウン
タＢ33は基準クロック発生回路32のクロックをカウント
する。カウンタＡ34はセル到着をカウントする。コンパ
レータ35はカウンタＡ34とカウンタＢ33との値を比較
し、Ａ＞Ｂとなったとき信号を出す。カウンタＣ36はＡ
＞Ｂとなった回数をカウントし、あらかじめ設定された
設定値105 と等しくなったら出力信号を出す。なおカウ
ンタＣ36は、カウンタの最大値まで行ったら停止し、リ
セットしない限り０に戻ることはないカウンタとする。
タイマー37は信号入力後Ｑ_Dmax経過すると信号を出力す
る。遅延回路38および39は、遅延変動吸収バッファ22の
リセットを行っている間に到着するセルを蓄積する。

【００３９】設定値＝３の場合の本第四実施例のタイミ
ングチャートを図７に示す。通信を開始する前に、リセ
ット信号103 によりカウンタＡ34、カウンタＢ33および
カウンタＣ36を０とする。セル読み出しクロック発生回
路23も止めて、遅延変動吸収バッファ22のセルの読み出
しも停止する。基準クロック発生回路32も停止してお
く。セル入力101 として１番目のセルが到着すると、カ
ウンタＡ34が１となってＡ＞Ｂとなるから、コンパレー
タ35から信号が出て、カウンタＡ34およびカウンタＢ33
がリセットされ０に戻ると同時にカウンタＣ36は１とな
る。基準クロック発生回路32が起動されて周期Ｔのクロ
ックをカウンタＢ33に供給する。そのためカウンタＢ33
は周期Ｔごとにカウントアップされていく。カウンタＡ
34はセルの到着でカウントアップしていく。図７で２〜
３番目のセルは遅延して到着しているのでカウンタＡ34
のカウンタアップが基準クロックによるカウンタＢ33よ
り遅れ、Ａ＜Ｂとなっている。ところが４番目のセルは
基準クロックより早く到着し、カウンタＡ34が早くカウ
ントアップされてＡ＞Ｂとなる。そのため、コンパレー
タ35に信号が出力されてカウンタＡ34およびカウンタＢ
33はリセットされ、カウンタＣ36はカウントアップされ
て２となる。基準クロックの位相も４番目のセルの到着
時に変更される。５〜７番目のセルは基準クロックより
も遅れて到着しているのでカウンタはＡ＜Ｂとなってい
る。

【００４０】８番目のセルは基準クロックよりも早く到
着してＡ＞Ｂの状態となるから、コンパレータ35に信号
が出力されてカウンタＡ34およびカウンタＢ33はリセッ
トされ、カウンタＣ36はカウンタアップされて３とな
る。カウンタＣ36が設定値３となるとカウンタＣ36から
信号が出力され、バッファ２をリセットしてそれ以前に
到着したセルを消去する。カウンタＣ36を設定値３とし
た動作のトリガとなった第８番目のセルは遅延回路38で
遅延されて、前記消去動作の後に遅延変動吸収バッファ
22に入力されるため、消去されない。カウンタＣ36の信
号はタイマー37を始動し、タイマー37は始動後Ｑ_Dmaxた
った後、セル読み出しクロック発生回路23を始動させ、
遅延変動吸収バッファ22から間隔Ｔでセルを読み出す。
すなわち図７に示すように、カウンタＣ36が設定値３に
なった時からＱ_Dmax後にそのトリガとなった８番目のセ
ルを出力し、以後間隔Ｔで順次セルを出力していく。１
〜７番目のセルは失われるが、連続信号を送る回線また
はパスを設定してからそれを使い始めるまでの間にわず
かな時間をおけば問題とはならない。

【００４１】図８は本発明の第五実施例を示すブロック
構成図で、図６の第四実施例において、初期位相変更を
一定時間の間繰り返すようにしたものである。21〜23、
32〜35ならびに37〜39は第四実施例と同じ機能ブロック
である。そして、41はリセットされた後、最初のパルス
のみ通過させるゲート回路、42は信号が入力されてから
Ｗの時間後に信号の出力を出すタイマー、ならびに43は
制御信号が入力されると信号の伝達を止めるゲート回路
である。

【００４２】次に、本第五実施例の動作について、図９
に示すタイミングチャートを参照して説明する。通信を
開始する前に、リセット信号103 によりカウンタＡ34お
よびカウンタＢ33を０とする。セル読み出しクロック発
生回路23も止めて、遅延変動吸収バッファ22のセルの読
み出しも停止する。基準クロック発生回路32も停止して
おく。セル入力101 として１番目のセルが到着すると、
ゲート回路41は１番目のセル到着のみタイマー42に伝え
る。タイマー42はＷの時間経過後にゲート回路43を閉
じ、コンパレータ35からタイマー37への信号を遮断す
る。

【００４３】セル入力101 として１番目のセルが到着す
るとカウンタＡ34が１となってＡ＞Ｂとなるから、コン
パレータ35から信号が出て、カウンタＡ34およびカウン
タＢ33がリセットされ０に戻る。ゲート回路43はまだ開
いているので遅延変動吸収バッファ22もリセットされて
バッファ２内のセルは全て消去される。ただし、この動
作のトリガとなった１番目のセルは、遅延回路39で遅延
を受けて前記消去が行われた後に遅延変動吸収バッファ
22に書き込まれるため、消去はされない。コンパレータ
35からのＡ＞Ｂの信号は、ゲート回路43を通って、タイ
マー37を起動する。基準クロック発生回路32が起動され
て周期ＴのクロックをカウンタＢ33に供給する。そのた
めカウンタＢ33は周期Ｔごとにカウントアップされてい
く。カウンタＡ34はセルの到着でカウントアップしてい
く。

【００４４】図９で２〜３番目のセルは遅延して到着し
ているのでカウンタＡ34のカウントアップが基準クロッ
クによるカウンタＢ33より遅れ、Ａ＜Ｂとなっている。
ところが４番目のセルは基準クロックより早く到着し、
カウンタＡ34が早くカウントアップされてＡ＞Ｂとな
る。そのため、コンパレータ35から信号が出力されてカ
ウンタＡ34およびカウンタＢ33はリセットされる。ゲー
ト回路43がまだ開いているから遅延変動吸収バッファ22
内のセルも消去され、タイマー37も再起動される。基準
クロックの位相も４番目のセルの到着時に変更される。
５〜７番目のセルは基準クロックよりも遅れて到着して
いるのでカウンタはＡ＜Ｂの状態となっている。第８番
目のセルは基準クロックよりも早く到着してＡ＜Ｂの状
態となるから、コンパレータ35に信号が出力されてカウ
ンタＡ34およびカウンタＢ33がリセットされる。ゲート
回路43がまだ開いているので遅延変動吸収バッファ22も
消去され、タイマー37も再起動される。ただし、８番目
のセルは遅延回路38で遅延を受け、遅延変動吸収バッフ
ァ22の消去後に遅延変動吸収バッファ22に書き込まれる
ため、消去されない。

【００４５】11番目のセルでまたＡ＞Ｂとなるが、この
時はゲート回路43が閉じられているため、遅延変動吸収
バッファ22は消去されず、タイマー37も再起動されな
い。すなわち、最初のセルが到着してからＷの範囲内で
最も最後にＡ＞Ｂとなった時点を起点としてＱ_Dmax後に
遅延変動吸収バッファ22からの読み出しが開始され、以
後間隔Ｔで順次セルを出力していく。１〜７番目のセル
は失われるが、連続信号を送る回線またはパスを設定し
てからそれを使い始めるまでにわずかな時間をおけば問
題とはならない。

【００４６】

【発明の効果】以上説明したように、本発明は、遅延変
動吸収バッファに一定量のセルが蓄積されてからバッフ
ァの読み出しを開始する。または、ＡＴＭ網内で受けた
遅延が少ないセルの到着を基準として、そこから網内最
大遅延時間たった後にバッファの読み出しを開始する制
御手段を設けたことにより、遅延変動吸収バッファでの
アンダフローを防止できる効果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例を示すブロック構成図。

【図２】その遅延変動吸収バッファの読み出しタイミ
ングの説明図。

【図３】本発明の第二実施例を示すブロック構成図。

【図４】本発明の第三実施例を示すブロック構成図。

【図５】遅延の少ないセルを探す方法の説明図。

【図６】本発明の第四実施例を示すブロック構成図。

【図７】その動作タイミングの説明図。

【図８】本発明の第五実施例を示すブロック構成図。

【図９】その動作タイミングの説明図。

【図10】非アンダフロー条件(I) の説明図。

【図11】非アンダフロー条件(II)の説明図。

【図12】従来方式の説明図。

【図13】従来技術によるアンダフロー発生例を示す説
明図。

【符号の説明】

21 ヘッダ識別回路 22、53 遅延変動吸収バッファ 23 セル読み出しクロック発生回路 24 カウンタ 25 書き込みアドレスカウンタ 26 読み出しアドレスカウンタ 27 ＲＡＭ 28、35 コンパレータ 29、30 ＦＩＦＯ 31 論理積回路 32 基準クロック発生回路 33 カウンタＢ 34 カウンタＡ 36 カウンタＣ 37、42 タイマー 38、39 遅延回路 40 論理和回路 41、43 ゲート回路 51 セル組立装置 52 ＡＴＭ網 54 セル分解装置 101 セル入力 102 セル出力 103 リセット信号 104 格納アドレス 105 設定値 106 連続信号 107 セル

フロントページの続き (56)参考文献特開平２−67847（ＪＰ，Ａ) 特開昭55−132159（ＪＰ，Ａ) 特開平４−127746（ＪＰ，Ａ) 特開昭62−175053（ＪＰ，Ａ) 特開昭59−128848（ＪＰ，Ａ) 特開平１−296739（ＪＰ，Ａ) 特開昭64−29141（ＪＰ，Ａ) 特開平２−241245（ＪＰ，Ａ) 特開昭62−266946（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/56 H04L 12/28

Claims

(57)【特許請求の範囲】

【請求項１】連続信号をセルで転送するときにＡＴＭ
網内で受ける遅延変動を吸収して元の連続信号を復元す
るバッファ手段を備えたセル遅延変動吸収回路におい
て、前記ＡＴＭ網内の最大遅延時間に相当するセル数＋１セ
ル目のセルが到着したことを検出したときに前記バッフ
ァ手段からのセルの読み出しを開始する第一のセル読み
出し手段を備えたことを特徴するセル遅延変動吸収回
路。
【請求項２】連続信号をセルで転送するときにＡＴＭ
網内で受ける遅延変動を吸収して元の連続信号を復元す
るバッファ手段を備えたセル遅延変動吸収回路におい
て、任意のセルＡの到着を初期位相としてセル発生間隔に等
しい周期で基準タイミングを発生する基準タイミング発
生手段と、前記セルＡより後に到着したセルＢの到着時と前記基準
タイミングを比較する比較手段と、比較の結果前記セルＢの到着の方が早ければ基準タイミ
ングの初期位相を前記セルＢの到着時に変更しこれを一
定時間または一定回数繰り返し行う初期位相変更手段
と、この初期位相変更手段による初期位相変更終了後、前記
ＡＴＭ網内の最大遅延時間に相当するセル数＋１セル目
のセルが到着したことを検出したときに前記バッファ手
段からのセルの読み出しを開始する第二のセル読み出し
手段とを備えたことを特徴とするセル遅延変動吸収回
路。