JPH04294654A - セル遅延変動吸収回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭ網を用いて連続
信号｛ＣＢＲ（連続ビットレート）｝をセルで転送する
とき、セルがＡＴＭ網内で受ける遅延変動を吸収し、元
の連続信号に再現するセル遅延変動吸収回路に利用され
、特に、そのバッファの読み出し制御方式に関する。

【０００２】

【従来の技術】図１２はＡＴＭ網によって生じる遅延変
動を吸収する従来方式の説明図である。連続信号（ＣＢ
Ｒ）１０６　は、セル組立装置５１によりセルのペイロ
ードに区切られてセルヘッダを付与され一定のセル発生
間隔Ｔを持ったセル１０７　としてＡＴＭ網５２に送り
出される。ＡＴＭ網５２内のノードでキューイング　（
待ち行列）　による遅延変動を受けたセル１０７　がセ
ル発生間隔Ｔの乱れたセル入力１０１　として遅延変動
吸収バッファ５３に到着する。 遅延変動吸収バッファ５３から周期Ｔで読み出しセル出
力１０２　としてセル分解装置５４に入力される。セル
分解装置５４では、それらセルのペイロードを取り出し
てつなぎ合わせることにより元の連続信号１０６　が再
現出力される。

【０００３】

【発明が解決しようとする課題】図１３は図１２におけ
るセル入力１０１　とセル出力１０２　との関係を示す
説明図である。遅延変動吸収バッファ５３からは、セル
入力１０１　の最初のセル１が到着するとすぐにセル１
が読み出され、以下一定周期Ｔで読み出しが繰り返され
る。セル２、３、４、…はそれぞれキューイング遅延を
受けて必ずしも一定周期Ｔではなく変動した周期で遅延
変動吸収バッファ５３に到着する。もしも、セル６のよ
うに一定周期以上遅延すると、遅延変動吸収バッファ５
３内には読み出すべきセルがなくなるアンダフローが生
じる。

【０００４】すなわち、前述の従来方式によると、遅延
変動吸収バッファ５３において、セルの読み出しを最初
のセルが到着するとすぐに行うために、後続のセルの遅
延時間が大きいとき、バッファ内に読み出すべきセルが
ない状態であるアンダフローが生じる欠点がある。

【０００５】本発明の目的は、前記の欠点を除去するこ
とにより、アンダフローを生じることのないセル遅延変
動吸収回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、連続信号をセ
ルで転送するときにＡＴＭ網内で受ける遅延変動を吸収
して元の連続信号を復元するバッファ手段を備えたセル
遅延変動吸収回路において、前記バッファ手段に蓄積さ
れているセル数が一定数を越えたことを検出するセル数
検出手段と、このセル数検出手段の検出結果により前記
バッファ手段からのセルの読み出しを開始する第一のセ
ル読み出し手段とを備えたことを特徴とする。

【０００７】また、本発明は、連続信号をセルで転送す
るときにＡＴＭ網内で受ける遅延変動を吸収して元の連
続信号を復元するバッファ手段を備えたセル遅延変動吸
収回路において、任意のセルＡの到着を初期位相として
セル発生間隔に等しい周期で基準タイミングを発生する
基準タイミング発生手段と、前記セルＡより後に到着し
たセルＢの到着時と前記基準タイミングを比較する比較
手段と、比較の結果前記セルＢの到着の方が早ければ基
準タイミングの初期位相を前記セルＢの到着時に変更し
これを一定時間または一定回数繰り返し行う初期位相変
更手段と、この初期位相変更手段による初期位相変更終
了後、一定時間経過後に前記バッファ手段からのセルの
読み出しを開始する第二のセル読み出し手段とを備えた
ことを特徴とする。

【０００８】

【作用】以下、本発明の原理について詳細に説明する。

【０００９】以下の説明に用いる変数を次のように定義
する。 ａｎ　：セル組立装置からｎ番目に送信されるセルの送
信時刻 ｂｎ　：セル分解装置の遅延変動吸収バッファからｎ番
目に読み出されるセルの読み出し時刻 ｄｎ　：ｎ番目のセルのＡＴＭ網内キューイング遅延時
間ＱＤｍａｘ：網内最大遅延時間 Ｔ：セル組立装置のセル送出間隔＝遅延変動吸収バッフ
ァからのセル読み出し間隔 ｋ：ｋＴ≧ＱＤｍａｘとなる最小の整数

【００１０】な
お、ＡＴＭ網内の伝送遅延等の固定的な遅延時間は遅延
変動吸収の本質と関係ないから説明を簡単化するため０
とする。

【００１１】（１）　　非アンダフロー条件　（Ｉ）遅
延変動吸収バッファへのｋ＋１番目のセル到着をトリガ
として読み出し開始する。 （ｉ）　　必要条件の証明 図１０にｋ番目（ｋ＝２）のセルまでは遅延時間０で、
ｋ＋１番目以降のセルはＱＤｍａｘの遅延を受けて到着
した場合を示す。このときｋ番目のセルの蓄積終了時を
トリガとして読み出し開始を行うとアンダフローが発生
することがわかる。よってバッファ量監視方式で読み出
し開始時刻を決めるアルゴリズムにおいて、アンダフロ
ーを防止するためには少なくともｋ＋１番目のセルの到
着時をトリガとしなければならない。 （ｉｉ）　十分条件の証明 変数の定義より任意のｎ番目のセルについて以下の式（
１）　〜式（３）　が成立する。 ａｎ　＝ａ１　＋（ｎ−１）Ｔ　　　　　　　　　　　
　　（１）ｂｎ　＝ｂ１　＋（ｎ−１）Ｔ　　　　　　
　　　　　　　（２）０≦ｄｎ　≦ＱＤｍａｘ　　　　
　　　　　　　　　　　　　　　　　（３）読み出し開
始時刻ｂ１　は、読み出し開始アルゴリズムより ｂ１　＝ａｋ＋１　＋ｄｋ＋１　　　　　　　　　　　
　　　（４）となる。式（２）　を式（４）　の右辺に
適用し、ｂ１　＝ａ１　＋ｋＴ＋ｄｋ−１　　　　　　
　　　　　　　　（５）ｋの定義より、 ｋＴ≧ＱＤｍａｘ　　　　　　　　　　　　　　　　　
　　　　　　　　（６）が成立するので、式（６）　を
式（５）　に適用して、ｂ１　≧ａ１　＋ＱＤｍａｘ＋
ｄｋ−１　≧ａ１　＋ＱＤｍａｘ ｂ１　−ａ１　≧ＱＤｍａｘ　　　　　　　　　　　　
　　　　　　　（７）となる。式（３）　を式（７）　
に適用すると全てのｎについて、 ｂ１　−ａ１　≧ｄｎ　　　　　　　　　　　　　　　
　　　　　　　（８）が成立する。式（８）　を変形し
、 ａ１　＋ｄｎ　≦ｂ１　 とし、両辺に（ｎ−１）Ｔを加えると、ａ１　＋（ｎ−
１）Ｔ＋ｄｎ　≦ｂ１　＋（ｎ−１）Ｔ　　　（９）と
なる。式（９）　に式（１）　、（２）　を代入すると
、ａｎ　＋ｄｎ　≦ｂｎ　　　　　　　　　　　　　　
　　　　　　　（１０）が成立する。

【００１２】式（１０）は任意のｎ番目のセルを遅延変
動吸収バッファから読み出す時刻ｂｎ　に、ｎ番目のセ
ルが遅延変動吸収バッファに到着していることを意味す
る。すなわち、アンダフローを生じないことを意味する
。

【００１３】図１１にｋ＝２のとき、クリティカルにア
ンダフローを免れる例を示す。

【００１４】（２）　非アンダフロー条件（ＩＩ）任意
のｍ番目のセルが遅延変動吸収バッファに到着してから
ＱＤｍａｘ後にｍ番目のセルの読み出しを開始する。

【００１５】（ｉ）　　　必要条件の証明ｄｍ　＝０　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　（１１）ｄｍ＋１　＝ＱＤｍａｘ　　　　　　　　
　　　　　　　　　　　　　　（１２）であったと仮定
する。遅延変動吸収バッファにｍ番目のセルが到着して
からｘ時間後に読み出しを行うものとすると、式（１１
）の仮定から ｂｍ　＝ａｍ　＋ｄｍ　＋ｘ ＝ａｍ　＋ｘ　　　　　　　　　　　　　　　　　　　
　　　（１３）となる。ｍ＋１番目のセルに関しては、
ａｍ＋１　＝ａｍ　＋Ｔ　　　　　　　　　　　　　　
　　　　　　（１４）ｂｍ＋１　＝ｂｍ　＋Ｔ　　　　
　　　　　　　　　　　　　　　　（１５）となる。式
（１３）の両辺にＴを加え、式（１４）、（１５）を適
用すると、 ｂｍ＋１　＝ａｍ＋１　＋ｘ　　　　　　　　　　　　
　　　　　　　　（１６）となる。

【００１６】ｍ＋１番目のセルがアンダフローしないた
めには、 ｂｍ＋１　≧ａｍ＋１　＋ｄｍ＋１　　　　　　　　　
　　　　（１７）である。式（１２）の仮定より次の式
（１８）がｍ＋１番目のセルの非アンダフロー条件 となる。 ｂｍ＋１　≧ａｍ＋１　＋ＱＤｍａｘ　　　　　　　　
　　　　　　（１８）式（１６）と式（１８）より、 ｘ≧ＱＤｍａｘ　　　　　　　　　　　　　　　　　　
　　　　　　　　（１９）となる。よってｍ＋１番目の
セルがアンダフローを起こさないためには、ｍ番目のセ
ル到着後、少なくともＱＤｍａｘの遅延を与えてからｍ
番目のセルを遅延変動吸収バッファから読み出す必要が
ある。すなわち式（１９）の条件が非アンダフローの必
要条件であることがわかる。

【００１７】（ｉｉ）　　十分条件の証明非アンダフロ
ー条件より、 ｂｍ　＝ａｍ　＋ｄｍ　＋ＱＤｍａｘ　　　　（２０）
が成立する。式（１）　および式（２）　が任意のｎに
ついて成立しているから、式（１）、（２）　を式（２
０）に適用して、　　　　ｂ１　＋（ｍ−１）Ｔ＝ａ１
　＋（ｍ−１）Ｔ＋ｄｍ　＋ＱＤｍａｘすなわち、 ｂ１　＝ａ１　＋ｄｍ　＋ＱＤｍａｘ　　　　　　（２
１）が成立する。式（２１）の両辺に（ｎ−１）Ｔを加
えて式（１）　、（２）　を適用すると、 ｂｎ　＝ａｎ　＋ｄｍ　＋ＱＤｍａｘ　　　　　　（２
２）が成立する。式（３）　が任意のｎについて成立す
るから、　　　　ａｎ　＋ｄｍ　＋ＱＤｍａｘ≧ａｎ　
＋ＱＤｍａｘ≧ａｎ　＋ｄｎ　　　　　（２３）が成り
立つ。式（２３）を式（２２）に適用すると、ｂｎ　≧
ａｎ　＋ｄｍ　　　　　　　　　　　　　　　　　　　
　　（２４）が成立する。

【００１８】すなわち、式（１０）は任意のｎ番目のセ
ルを遅延変動吸収バッファから読み出す時刻ｂｎ　に、
ｎ番目のセルが遅延変動吸収バッファに到着しているこ
とを意味する。すなわちアンダフローを生じないことを
意味する。

【００１９】以上説明したように、本発明は、前述の非
アンダフロー条件（Ｉ）　または（ＩＩ）を満足するよ
うに回路を構成することにより、遅延変動吸収バッファ
のアンダフローの発生を防止することが可能となる。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。なお、以下の実施例は、方式としては、図
１２に示したと同様の方式に従うものとし、ＡＴＭ網内
の遅延は、本発明に関係のあるキューイング遅延のみで
、その他の遅延はないものとする。

【００２１】図１は本発明の第一実施例を示すブロック
構成図で、前述の非アンダフロー条件（Ｉ）　による場
合を示す。

【００２２】本第一実施例は、連続信号（ＣＢＲ）をセ
ルで転送するときにＡＴＭ網内で受ける遅延変動を吸収
して元の連続信号を復元するバッファ手段としての遅延
変動吸収バッファ２２を備えたセル遅延変動吸収回路に
おいて、

【００２３】本発明の特徴とするところの、遅延変動吸
収バッファ２２に蓄積されているセル数が一定数を越え
たことを検出しスタート信号を出力するセル数検出手段
としての、ヘッダ識別回路２１およびカウンタ２４と、
カウンタ２４からスタート信号により遅延変動吸収バッ
ファ２２からのセルの読み出しを開始する第一のセル読
み出し手段としてのセル読み出しクロック発生回路２３
とを備えている。

【００２４】なお、遅延変動吸収バッファ２２はＲＡＭ
　（ランダムアクセスメモリ）　またはＦＩＦＯ（先入
れ先出しメモリ）を用いて実現される。

【００２５】次に、本第一実施例の動作について説明す
る。始めに、図２を用いてその基本的な動作について説
明する。

【００２６】図２に示すように、ｋ＋１個目のセルが到
着した時を読み出し開始とすると、先に非アンダフロー
条件（Ｉ）　で説明したように、アンダフローを防止す
ることができる。図２はｋ＝３の場合を示したもので、
４個目のセル４が到着したときにセル１を読み出すこと
で、アンダフローが生じないことを示している。

【００２７】そして、このｋ＋１個目のセル到着を検出
する手段の違いにより、ろいろな回路を考えることがで
き、本第一実施例はその一例である。

【００２８】通信を開始する前に初期状態として遅延変
動吸収バッファ２２をリセット信号１０３　によりリセ
ットし、空とする。セル読み出しクロック発生回路２３
の動作も停止し、遅延変動吸収バッファ２２からのセル
の読み出しを停止する。またカウンタ２４もリセットし
０とする。 通信を開始し、ＡＴＭ網から遅延変動吸収バッファ２２
へセルが到着すると、ヘッダ識別回路２１でセルの到着
を検出し、到着信号を出す。到着信号を書き込み制御信
号として遅延変動吸収バッファ２２へのセルの書き込み
を行うと同時に、セル到着ごとにカウンタ２４のカウン
トアップを行う。カウンタ２４の値がｋ＋１となったと
き、セル読み出しクロック発生回路２３の動作を開始さ
せ、以後、間隔Ｔでセルを遅延変動吸収バッファ２２か
ら読み出す。このような回路を用いることにより、ｋ＋
１番目のセルの到着を遅延変動吸収バッファ２２の送出
開始タイミングとすることができる。

【００２９】図３は本発明の第二実施例を示すブロック
構成図で、非アンダフロー条件（Ｉ）で、ｋ＋１番目の
セルの検出方式を第一実施例とは別にしたものである。 ヘッダ識別回路２１、遅延変動吸収バッファ２２、およ
びセル読み出しクロック発生回路２３は図１と同様であ
る。ただし本第二実施例では、遅延変動吸収バッファ２
２は、書き込みアドレスカウンタ２５と、読み出しアド
レスカウンタ２６と、ＲＡＭ２７とで構成されている。 また２８は書き込みアドレスカウンタ２５の値とＲＡＭ
２７のｋ＋１番目のセルの格納アドレス１０４　とを比
較するコンパレータである。

【００３０】次に、本第二実施例の動作について説明す
る。通信を開始する前に書き込みアドレスカウンタ２５
と読み出しアドレスカウンタ２６とをリセット信号１０
３　によりリセットし、遅延変動吸収バッファ２２を空
とする。セル読み出しクロック発生回路２３の動作も停
止し、遅延変動吸収バッファ２２からのセルの読み出し
を停止する。通信を開始し、ＡＴＭ網から遅延変動吸収
バッファ２２へセルが到着すると、ヘッダ識別回路２１
でセルの到着を検出し、到着信号を出す。到着信号で書
き込みアドレスカウンタ２５をカウントアップしてセル
の書き込みを行う。セル到着によって書き込みアドレス
値がカウントアップされて格納アドレス１０４　で指定
されるｋ＋１番目のセルの格納アドレスとなったとき、
コンパレータ２８はセル読み出し開始信号を送出し、セ
ル読み出しクロック発生回路２３の動作を開始させ、以
後、間隔Ｔで読み出しアドレスカウンタ２６をカウント
アップしてセルを遅延変動吸収バッファ２２から読み出
す。このような回路を用いることにより、ｋ＋１番目の
セルの到着を遅延変動吸収バッファ２２の送出開始タイ
ミングとすることができる。

【００３１】図４は本発明の第三実施例を示すブロック
構成図で、非アンダフロー条件（Ｉ）で、ｋ＋１番目の
セルの検出方式のさらに別な例である。ヘッダ識別回路
２１、遅延変動吸収バッファ２２、およびセル読み出し
クロック発生回路２３は図１と同様である。ただし、本
第三実施例では遅延変動吸収バッファ２２は、ＦＩＦＯ
２９およびＦＩＦＯ３０で構成されている。ＦＩＦＯ３
０はｋ個のセルを蓄積する容量を持ち、ＦＩＦＯ３０に
容量いっぱいのセルが蓄積された状態のときに立つフラ
グを持つ。

【００３２】次に、本第三実施例の動作について説明す
る。通信を開始する前にＦＩＦＯ２９とＦＩＦＯ３０と
をリセット信号１０３　によりリセットし、空とする。 セル読み出しクロック発生回路２３の動作も停止し、Ｆ
ＩＦＯ３０からのセルの読み出しを停止する。通信を開
始し、ＡＴＭ網から遅延変動吸収バッファ２２へセルが
到着すると、ヘッダ識別回路２１でセルの到着を検出し
、到着信号を出す。到着信号でＦＩＦＯ２９への書き込
みを行わせる。ＦＩＦＯ３０に空きがあるときはＦＩＦ
Ｏ２９からＦＩＦＯ３０へただちにセルを転送する。遅
延変動吸収バッファ２２内にｋ個のセルが蓄積されると
ＦＩＦＯ３０がいっぱいになり、ＦＩＦＯ３０のフラグ
が立つ。ＦＩＦＯ３０のフラグとセル到着信号の論理積
を論理積回路３１でとるとそれはｋ＋１番目のセルの到
着を意味するから、その信号を用いてセル読み出しクロ
ック発生回路２３の動作を開始させ、以後、間隔ＴでＦ
ＩＦＯ３０からセルを読み出す。このような回路を用い
ることにより、ｋ＋１番目のセルの到着を遅延変動吸収
バッファ２２の送出開始タイミングとすることができる
。

【００３３】以下では、遅延変動吸収処理に要する遅延
時間を少なくするための第四および第五実施例について
説明する。使用する変数の定義は第一〜第三実施例と同
じである。第四および第五実施例は、前述の非アンダフ
ロー条件（ＩＩ）、すなわち、ある任意のセルに対して
遅延変動吸収バッファでＱＤｍａｘだけ遅延を与えてか
ら読み出せばアンダフローが発生しないことを用いたも
のである。従って、ＡＴＭ網内でなるべく少ない遅延を
受けたセルの遅延変動吸収バッファへの到着時刻を基準
として、そのセルの到着からＱＤｍａｘ後にそのセルを
遅延変動吸収バッファから読み出すこととする。

【００３４】図５は基準となるＡＴＭ網内で少ない遅延
時間を受けたセルを見つける方法の説明図である。最初
のセルが到着するとその時から間隔Ｔでカウントを開始
し、２個目以降の到着セルと時刻を比較する。到着セル
のほうが遅ければ、最初に到着したセルのほうがＡＴＭ
網内で受けた遅延が少ないものと判定して、最初のセル
を基準としてセル２〜セル４のようにそのままカウント
を続ける（図５の２〜４番目のセル）。到着セルのほう
が早ければ、最初のセルよりも網内で受けた遅延が少な
いものと判定して、その到着を基準としてその時刻から
間隔Ｔでカウントし直す（図５の５番目のセル）。再び
カウントとセル到着を比較し、カウンタの方が早ければ
そのままカウントを続け（図５の６番目、８番目のセル
）、到着セルの方早ければカウントのし直しをする（図
５の７番目、９番目のセル）。これをしばらくの間行っ
ていくと順次網内遅延の少ないセルを見つけることがで
きる。網内遅延の少ないセルを見つけた後、そのセルの
到着からＱＤｍａｘ後にそのセルを読み出し、以降、間
隔Ｔで読み出していくことにより、少ない遅延時間で遅
延変動吸収ができる。この網内遅延の少ないセルを見つ
ける動作の打ち切り方法の違いにより異なる回路が考え
られる。

【００３５】図６は本発明の第四実施例を示すブロック
構成図で、非アンダフロー条件（ＩＩ）による場合を示
す。

【００３６】本第四実施例は、本発明の特徴とするとこ
ろの、任意のセルＡの到着を初期位相（０タイミング）
としてセル発生間隔Ｔに等しい周期で基準タイミングを
発生する基準タイミング発生手段としての基準クロック
発生回路３２と、セルＡより後に到着したセルＢの到着
時と前記基準タイミングを比較する比較手段としてのカ
ウンタＡ３４、カウンタＢ３３およびコンパレータ３５
と、比較の結果セルＢの到着の方が早ければ基準タイミ
ングの初期位相をセルＢの到着時に変更しこれを一定回
数繰り返し行う初期位相変更手段としてのカウンタＣ３
６および論理和回路４０と、このカウンタＣ３６および
論理和回路４０による初期位相変更終了後、一定時間経
過後に遅延変動吸収バッファ２２からのセルの読み出し
を開始するセル読み出し手段としてのタイマー３７およ
びセル読み出しクロック発生回路２３とを備えている。 なおほかに、ヘッダ識別回路２１と、カウンタ中のセル
を遅延させるための遅延回路３８および３９とを備えて
いる。

【００３７】次に、本第四実施例の動作について説明す
る。

【００３８】基準クロック発生回路３２は、スタート端
子に信号が入ると周期Ｔのクロックを出し、ストップ端
子に信号が入るとクロックを止める。またクロック送出
中にスタート端子に信号が入るとその時刻をクロックの
初期位相（０タイミング）に変更する機能を持つ。カウ
ンタＢ３３は基準クロック発生回路３２のクロックをカ
ウントする。カウンタＡ３４はセル到着をカウントする
。コンパレータ３５はカウンタＡ３４とカウンタＢ３３
との値を比較し、Ａ＞Ｂとなったとき信号を出す。カウ
ンタＣ３６はＡ＞Ｂとなった回数をカウントし、あらか
じめ設定された設定値１０５　と等しくなったら出力信
号を出す。なおカウンタＣ３６は、カウンタの最大値ま
で行ったら停止し、リセットしない限り０に戻ることは
ないカウンタとする。 タイマー３７は信号入力後ＱＤｍａｘ経過すると信号を
出力する。遅延回路３８および３９は、遅延変動吸収バ
ッファ２２のリセットを行っている間に到着するセルを
蓄積する。

【００３９】設定値＝３の場合の本第四実施例のタイミ
ングチャートを図７に示す。通信を開始する前に、リセ
ット信号１０３　によりカウンタＡ３４、カウンタＢ３
３およびカウンタＣ３６を０とする。セル読み出しクロ
ック発生回路２３も止めて、遅延変動吸収バッファ２２
のセルの読み出しも停止する。基準クロック発生回路３
２も停止しておく。セル入力１０１　として１番目のセ
ルが到着すると、カウンタＡ３４が１となってＡ＞Ｂと
なるから、コンパレータ３５から信号が出て、カウンタ
Ａ３４およびカウンタＢ３３がリセットされ０に戻ると
同時にカウンタＣ３６は１となる。基準クロック発生回
路３２が起動されて周期ＴのクロックをカウンタＢ３３
に供給する。そのためカウンタＢ３３は周期Ｔごとにカ
ウントアップされていく。カウンタＡ３４はセルの到着
でカウントアップしていく。図７で２〜３番目のセルは
遅延して到着しているのでカウンタＡ３４のカウンタア
ップが基準クロックによるカウンタＢ３３より遅れ、Ａ
＜Ｂとなっている。ところが４番目のセルは基準クロッ
クより早く到着し、カウンタＡ３４が早くカウントアッ
プされてＡ＞Ｂとなる。そのため、コンパレータ３５に
信号が出力されてカウンタＡ３４およびカウンタＢ３３
はリセットされ、カウンタＣ３６はカウントアップされ
て２となる。基準クロックの位相も４番目のセルの到着
時に変更される。５〜７番目のセルは基準クロックより
も遅れて到着しているのでカウンタはＡ＜Ｂとなってい
る。

【００４０】８番目のセルは基準クロックよりも早く到
着してＡ＞Ｂの状態となるから、コンパレータ３５に信
号が出力されてカウンタＡ３４およびカウンタＢ３３は
リセットされ、カウンタＣ３６はカウンタアップされて
３となる。カウンタＣ３６が設定値３となるとカウンタ
Ｃ３６から信号が出力され、バッファ２をリセットして
それ以前に到着したセルを消去する。カウンタＣ３６を
設定値３とした動作のトリガとなった第８番目のセルは
遅延回路３８で遅延されて、前記消去動作の後に遅延変
動吸収バッファ２２に入力されるため、消去されない。 カウンタＣ３６の信号はタイマー３７を始動し、タイマ
ー３７は始動後ＱＤｍａｘたった後、セル読み出しクロ
ック発生回路２３を始動させ、遅延変動吸収バッファ２
２から間隔Ｔでセルを読み出す。 すなわち図７に示すように、カウンタＣ３６が設定値３
になった時からＱＤｍａｘ後にそのトリガとなった８番
目のセルを出力し、以後間隔Ｔで順次セルを出力してい
く。１〜７番目のセルは失われるが、連続信号を送る回
線またはパスを設定してからそれを使い始めるまでの間
にわずかな時間をおけば問題とはならない。

【００４１】図８は本発明の第五実施例を示すブロック
構成図で、図６の第四実施例において、初期位相変更を
一定時間の間繰り返すようにしたものである。２１〜２
３、３２〜３５ならびに３７〜３９は第四実施例と同じ
機能ブロックである。そして、４１はリセットされた後
、最初のパルスのみ通過させるゲート回路、４２は信号
が入力されてからＷの時間後に信号の出力を出すタイマ
ー、ならびに４３は制御信号が入力されると信号の伝達
を止めるゲート回路である。

【００４２】次に、本第五実施例の動作について、図９
に示すタイミングチャートを参照して説明する。通信を
開始する前に、リセット信号１０３　によりカウンタＡ
３４およびカウンタＢ３３を０とする。セル読み出しク
ロック発生回路２３も止めて、遅延変動吸収バッファ２
２のセルの読み出しも停止する。基準クロック発生回路
３２も停止しておく。セル入力１０１　として１番目の
セルが到着すると、ゲート回路４１は１番目のセル到着
のみタイマー４２に伝える。タイマー４２はＷの時間経
過後にゲート回路４３を閉じ、コンパレータ３５からタ
イマー３７への信号を遮断する。

【００４３】セル入力１０１　として１番目のセルが到
着するとカウンタＡ３４が１となってＡ＞Ｂとなるから
、コンパレータ３５から信号が出て、カウンタＡ３４お
よびカウンタＢ３３がリセットされ０に戻る。ゲート回
路４３はまだ開いているので遅延変動吸収バッファ２２
もリセットされてバッファ２内のセルは全て消去される
。ただし、この動作のトリガとなった１番目のセルは、
遅延回路３９で遅延を受けて前記消去が行われた後に遅
延変動吸収バッファ２２に書き込まれるため、消去はさ
れない。コンパレータ３５からのＡ＞Ｂの信号は、ゲー
ト回路４３を通って、タイマー３７を起動する。基準ク
ロック発生回路３２が起動されて周期Ｔのクロックをカ
ウンタＢ３３に供給する。そのためカウンタＢ３３は周
期Ｔごとにカウントアップされていく。カウンタＡ３４
はセルの到着でカウントアップしていく。

【００４４】図９で２〜３番目のセルは遅延して到着し
ているのでカウンタＡ３４のカウントアップが基準クロ
ックによるカウンタＢ３３より遅れ、Ａ＜Ｂとなってい
る。 ところが４番目のセルは基準クロックより早く到着し、
カウンタＡ３４が早くカウントアップされてＡ＞Ｂとな
る。そのため、コンパレータ３５から信号が出力されて
カウンタＡ３４およびカウンタＢ３３はリセットされる
。ゲート回路４３がまだ開いているから遅延変動吸収バ
ッファ２２内のセルも消去され、タイマー３７も再起動
される。基準クロックの位相も４番目のセルの到着時に
変更される。 ５〜７番目のセルは基準クロックよりも遅れて到着して
いるのでカウンタはＡ＜Ｂの状態となっている。第８番
目のセルは基準クロックよりも早く到着してＡ＜Ｂの状
態となるから、コンパレータ３５に信号が出力されてカ
ウンタＡ３４およびカウンタＢ３３がリセットされる。 ゲート回路４３がまだ開いているので遅延変動吸収バッ
ファ２２も消去され、タイマー３７も再起動される。た
だし、８番目のセルは遅延回路３８で遅延を受け、遅延
変動吸収バッファ２２の消去後に遅延変動吸収バッファ
２２に書き込まれるため、消去されない。

【００４５】１１番目のセルでまたＡ＞Ｂとなるが、こ
の時はゲート回路４３が閉じられているため、遅延変動
吸収バッファ２２は消去されず、タイマー３７も再起動
されない。すなわち、最初のセルが到着してからＷの範
囲内で最も最後にＡ＞Ｂとなった時点を起点としてＱＤ
ｍａｘ後に遅延変動吸収バッファ２２からの読み出しが
開始され、以後間隔Ｔで順次セルを出力していく。１〜
７番目のセルは失われるが、連続信号を送る回線または
パスを設定してからそれを使い始めるまでにわずかな時
間をおけば問題とはならない。

【００４６】

【発明の効果】以上説明したように、本発明は、遅延変
動吸収バッファに一定量のセルが蓄積されてからバッフ
ァの読み出しを開始する。または、ＡＴＭ網内で受けた
遅延が少ないセルの到着を基準として、そこから網内最
大遅延時間たった後にバッファの読み出しを開始する制
御手段を設けたことにより、遅延変動吸収バッファでの
アンダフローを防止できる効果がある。

【図面の簡単な説明】

【図１】　　本発明の第一実施例を示すブロック構成図
。

【図２】　　その遅延変動吸収バッファの読み出しタイ
ミングの説明図。

【図３】　　本発明の第二実施例を示すブロック構成図
。

【図４】　　本発明の第三実施例を示すブロック構成図
。

【図５】　　遅延の少ないセルを探す方法の説明図。

【図６】　　本発明の第四実施例を示すブロック構成図
。

【図７】　　その動作タイミングの説明図。

【図８】　　本発明の第五実施例を示すブロック構成図
。

【図９】　　その動作タイミングの説明図。

【図１０】　　非アンダフロー条件（Ｉ）　の説明図。

【図１１】　　非アンダフロー条件（ＩＩ）の説明図。

【図１２】　　従来方式の説明図。

【図１３】　　従来技術によるアンダフロー発生例を示
す説明図。

【符号の説明】

２１　　　　ヘッダ識別回路 ２２、５３　　　　遅延変動吸収バッファ２３　　　　
セル読み出しクロック発生回路２４　　　　カウンタ ２５　　　　書き込みアドレスカウンタ２６　　　　読
み出しアドレスカウンタ２７　　　　ＲＡＭ ２８、３５　　　　コンパレータ ２９、３０　　　　ＦＩＦＯ ３１　　　　論理積回路 ３２　　　　基準クロック発生回路 ３３　　　　カウンタＢ ３４　　　　カウンタＡ ３６　　　　カウンタＣ ３７、４２　　　　タイマー ３８、３９　　　　遅延回路 ４０　　　　論理和回路 ４１、４３　　　　ゲート回路 ５１　　　　セル組立装置 ５２　　　　ＡＴＭ網 ５４　　　　セル分解装置 １０１　　　　　セル入力 １０２　　　　　セル出力 １０３　　　　　リセット信号 １０４　　　　　格納アドレス １０５　　　　　設定値 １０６　　　　　連続信号 １０７　　　　　セル

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　連続信号をセルで転送するときにＡＴ
   Ｍ網内で受ける遅延変動を吸収して元の連続信号を復元
   するバッファ手段を備えたセル遅延変動吸収回路におい
   て、前記バッファ手段に蓄積されているセル数が一定数
   を越えたことを検出するセル数検出手段と、このセル数
   検出手段の検出結果により前記バッファ手段からのセル
   の読み出しを開始する第一のセル読み出し手段とを備え
   たことを特徴とするセル遅延変動吸収回路。
2. 【請求項２】　　連続信号をセルで転送するときにＡＴ
   Ｍ網内で受ける遅延変動を吸収して元の連続信号を復元
   するバッファ手段を備えたセル遅延変動吸収回路におい
   て、任意のセルＡの到着を初期位相としてセル発生間隔
   に等しい周期で基準タイミングを発生する基準タイミン
   グ発生手段と、前記セルＡより後に到着したセルＢの到
   着時と前記基準タイミングを比較する比較手段と、比較
   の結果前記セルＢの到着の方が早ければ基準タイミング
   の初期位相を前記セルＢの到着時に変更しこれを一定時
   間または一定回数繰り返し行う初期位相変更手段と、こ
   の初期位相変更手段による初期位相変更終了後、一定時
   間経過後に前記バッファ手段からのセルの読み出しを開
   始する第二のセル読み出し手段とを備えたことを特徴と
   するセル遅延変動吸収回路。