JPH1093591A - Ａｔｍセルを最適に伝送する方法 - Google Patents
Ａｔｍセルを最適に伝送する方法Info
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 ＡＴＭセルを伝送する方法において、セルレ
ートをリンクセクションの伝送容量に最適に整合させる
ことができるようにし、しかも万一オーバーロードが生
じてもフレキシブルに制御できるようにする。 【解決手段】 従来技術によれば、Weighted Fair Queu
eing Scheduling 方式を用いることでＡＴＭセルの損失
が生じる可能性がある。本発明による方法によれば、 W
eighted Fair Queueing Scheduling 方式に従って処理
されるＡＴＭセルに対し、別のステップにおいてピーク
レート制限を行う。これは、周期的なタイミングパター
ンでカレンダのメモリエレメントを走査する２つの読み
出しポインタの時間間隔を制限することにより行われ
る。
ートをリンクセクションの伝送容量に最適に整合させる
ことができるようにし、しかも万一オーバーロードが生
じてもフレキシブルに制御できるようにする。 【解決手段】 従来技術によれば、Weighted Fair Queu
eing Scheduling 方式を用いることでＡＴＭセルの損失
が生じる可能性がある。本発明による方法によれば、 W
eighted Fair Queueing Scheduling 方式に従って処理
されるＡＴＭセルに対し、別のステップにおいてピーク
レート制限を行う。これは、周期的なタイミングパター
ンでカレンダのメモリエレメントを走査する２つの読み
出しポインタの時間間隔を制限することにより行われ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、システム時間を含
む第１の変数と、最後に処理したＡＴＭセルストリーム
の所望動作時間を含む第２の変数を有する分類方式が設
けられており、前記第１の変数は周期的なタイミングパ
ターン内で前記第２の変数と互いに比較され、前記第１
の変数が所望時間に達したかまたはそれをすぎたときに
はじめて別のＡＴＭセルが送出される、リンクセクショ
ンを介してＡＴＭセルを最適に伝送する方法に関する。
む第１の変数と、最後に処理したＡＴＭセルストリーム
の所望動作時間を含む第２の変数を有する分類方式が設
けられており、前記第１の変数は周期的なタイミングパ
ターン内で前記第２の変数と互いに比較され、前記第１
の変数が所望時間に達したかまたはそれをすぎたときに
はじめて別のＡＴＭセルが送出される、リンクセクショ
ンを介してＡＴＭセルを最適に伝送する方法に関する。
【０００２】
【従来の技術】最近のＡＴＭシステムの場合、情報はセ
ルによって伝送される。それらのセルはヘッダ部と情報
部を有する。ヘッダ部分にはコネクション情報を格納さ
れており、情報部には伝送すべき有効データが格納され
ている。実際のデータ伝送は、複数のセルを有するセル
ストリームとして送信装置と受信装置の間のリンクセク
ションを介して行われる。その際にこのリンクセクショ
ンを、複数の送信装置がそれらの装置から発するセルス
トリームを同じリンクセクションを介して伝送するよう
に利用することが必要となる場合もある。
ルによって伝送される。それらのセルはヘッダ部と情報
部を有する。ヘッダ部分にはコネクション情報を格納さ
れており、情報部には伝送すべき有効データが格納され
ている。実際のデータ伝送は、複数のセルを有するセル
ストリームとして送信装置と受信装置の間のリンクセク
ションを介して行われる。その際にこのリンクセクショ
ンを、複数の送信装置がそれらの装置から発するセルス
トリームを同じリンクセクションを介して伝送するよう
に利用することが必要となる場合もある。
【０００３】これらのセルストリームの伝送を個々の必
要性に応じて実行できるようにする目的で、従来技術で
はいわゆるスケジューリング方式が用いられてきた。こ
れによれば、ＡＴＭセルが所定の順序でスケジューリン
グ装置のバッファメモリから読み出される。このような
スケジューリング方式の実例として、WEIGHTED FAIRQUE
UEING SCHEDULING 方式が挙げられる。この公知の方式
についてはたとえば、J.W Roberts 著の "Virtual Spac
ing for Flexible Traffic Control", International J
ournal of Communication Systems, Vol. 7, 307-318(1
994) に記載されている。この場合、個々のセルストリ
ームに対し種々の重み付け係数が割り当てられ、それら
の重み付け係数によって個々のリンクセクションにおけ
る実際の伝送プロセスが制御される。
要性に応じて実行できるようにする目的で、従来技術で
はいわゆるスケジューリング方式が用いられてきた。こ
れによれば、ＡＴＭセルが所定の順序でスケジューリン
グ装置のバッファメモリから読み出される。このような
スケジューリング方式の実例として、WEIGHTED FAIRQUE
UEING SCHEDULING 方式が挙げられる。この公知の方式
についてはたとえば、J.W Roberts 著の "Virtual Spac
ing for Flexible Traffic Control", International J
ournal of Communication Systems, Vol. 7, 307-318(1
994) に記載されている。この場合、個々のセルストリ
ームに対し種々の重み付け係数が割り当てられ、それら
の重み付け係数によって個々のリンクセクションにおけ
る実際の伝送プロセスが制御される。
【０００４】このようなやり方で問題になるのは、たと
えば先に説明した Weighted Fair Queueing Scheduling
方式のようなスケジューリング方式の多くは、後続の
リンクセクションにおけるピークビットレートの制限を
保証できないことである。そしてこのことは、小さいメ
モリをもつノードへセルストリームが導かれるようなと
ころではどこでも必要とされることである。
えば先に説明した Weighted Fair Queueing Scheduling
方式のようなスケジューリング方式の多くは、後続の
リンクセクションにおけるピークビットレートの制限を
保証できないことである。そしてこのことは、小さいメ
モリをもつノードへセルストリームが導かれるようなと
ころではどこでも必要とされることである。
【０００５】ドイツ連邦共和国特許出願第３７１０８０
７号明細書によれば、セルレートをリンクセクションの
伝送容量に整合させるスケジューリング方式が提案され
ている。この方式は２つの段階を有しており、それらの
段階は時間的に順次連続して実行される。これらの段階
が詳細にはどのように構成されているのかについては、
この文献には開示されていない。
７号明細書によれば、セルレートをリンクセクションの
伝送容量に整合させるスケジューリング方式が提案され
ている。この方式は２つの段階を有しており、それらの
段階は時間的に順次連続して実行される。これらの段階
が詳細にはどのように構成されているのかについては、
この文献には開示されていない。
【０００６】さらにヨーロッパ特許出願第０４９８０９
２号公報によれば、リンクセクションごとに設定された
伝送ビットレートが厳密に制限されるような方式が示さ
れている。つまりこの場合、たとえばオーバーロードで
あればリンクの新たな形成が拒否される。したがって、
これによればフレキシブルな処理は不可能である。
２号公報によれば、リンクセクションごとに設定された
伝送ビットレートが厳密に制限されるような方式が示さ
れている。つまりこの場合、たとえばオーバーロードで
あればリンクの新たな形成が拒否される。したがって、
これによればフレキシブルな処理は不可能である。
【０００７】
【発明が解決しようとする課題】したがって本発明の課
題は、セルレートをリンクセクションの伝送容量に最適
に整合させることができるようにし、しかも万一オーバ
ーロードが生じてもフレキシブルに制御できるようした
方法を提供することにある。
題は、セルレートをリンクセクションの伝送容量に最適
に整合させることができるようにし、しかも万一オーバ
ーロードが生じてもフレキシブルに制御できるようした
方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明によればこの課題
は、第１の変数と第２の変数との間の時間間隔を形成
し、該時間間隔が所定の閾値だけ超えていれば、該時間
間隔が前記所定の閾値よりも再び小さくなるまで、前記
第１の変数のインクリメントを停止することにより解決
される。
は、第１の変数と第２の変数との間の時間間隔を形成
し、該時間間隔が所定の閾値だけ超えていれば、該時間
間隔が前記所定の閾値よりも再び小さくなるまで、前記
第１の変数のインクリメントを停止することにより解決
される。
【０００９】
【発明の実施の形態】本発明の利点は、第１の変数と第
２の変数との間に生じていてもかまわない偏差を表す閾
値をまえもって与えることにある。２つの変数の間の時
間間隔がこの閾値を超えていれば、その時間間隔がまえ
もって与えられた上記の閾値よりも再び小さくなるま
で、第１の変数のインクリメントが停止される。これに
より、既存の全てのコネクションそしてオーバーロード
時にさらにセットアップしようとするコネクションの適
正な処理が実現される。つまりこのことは、オーバーロ
ード時にはすべてのコネクションが毎秒あたり同じ係数
だけ低減されたＡＴＭセルを送出することを意味する。
また、オーバーロードの場合であっても、さらにセット
アップされることになるコネクションの拒否は行われな
い。
２の変数との間に生じていてもかまわない偏差を表す閾
値をまえもって与えることにある。２つの変数の間の時
間間隔がこの閾値を超えていれば、その時間間隔がまえ
もって与えられた上記の閾値よりも再び小さくなるま
で、第１の変数のインクリメントが停止される。これに
より、既存の全てのコネクションそしてオーバーロード
時にさらにセットアップしようとするコネクションの適
正な処理が実現される。つまりこのことは、オーバーロ
ード時にはすべてのコネクションが毎秒あたり同じ係数
だけ低減されたＡＴＭセルを送出することを意味する。
また、オーバーロードの場合であっても、さらにセット
アップされることになるコネクションの拒否は行われな
い。
【００１０】従属請求項には本発明の実施形態が示され
ている。
ている。
【００１１】請求項２によれば、スケジューラ装置にお
いて第１の論理待ち行列を定義し、この論理待ち行列を
テーブルおよびカレンダ中のエントリに従ってアドレス
指定するように構成されている。この場合、第１の論理
待ち行列はそれぞれ１つのバッファメモリおよびセルメ
モリの各メモリセルにより定義され、その際、各メモリ
セルにはＡＴＭセルが格納されている。また、これによ
り２段階の方法のうちの第２の段階が規定される。
いて第１の論理待ち行列を定義し、この論理待ち行列を
テーブルおよびカレンダ中のエントリに従ってアドレス
指定するように構成されている。この場合、第１の論理
待ち行列はそれぞれ１つのバッファメモリおよびセルメ
モリの各メモリセルにより定義され、その際、各メモリ
セルにはＡＴＭセルが格納されている。また、これによ
り２段階の方法のうちの第２の段階が規定される。
【００１２】請求項３によれば、中央スケジューラブロ
ック装置により、前記のテーブルおよびカレンダ中のエ
ントリに従って各スケジューラ装置をアドレス指定する
ように構成されている。これにより、２段階の方法のう
ちの第１段階が規定される。
ック装置により、前記のテーブルおよびカレンダ中のエ
ントリに従って各スケジューラ装置をアドレス指定する
ように構成されている。これにより、２段階の方法のう
ちの第１段階が規定される。
【００１３】請求項４によれば、第２の論理待ち行列
を定義し、該第２の論理待ち行列はその全体で連鎖リス
トを表すものである。この場合、第２の論理待ち行列
は、それぞれカレンダおよび割り当てられたメモリ中の
エントリにより定義される。これに得られる利点とは、
連鎖リストに入れられているエントリを著しくフレキシ
ブルに取り扱うことができることである。
を定義し、該第２の論理待ち行列はその全体で連鎖リス
トを表すものである。この場合、第２の論理待ち行列
は、それぞれカレンダおよび割り当てられたメモリ中の
エントリにより定義される。これに得られる利点とは、
連鎖リストに入れられているエントリを著しくフレキシ
ブルに取り扱うことができることである。
【００１４】請求項５によれば、スケジューラ装置に対
し並列に配置された別個のリンクセクションを介して付
加的なリアルタイムＡＴＭセルを、スケジューラ装置を
介して伝送されるＡＴＭセルよりも高い優先度をつけて
前記スケジューラブロック装置へ導くように構成されて
いる。これにより得られる利点とは、それらのＡＴＭセ
ルはきわめて高い優先度でシステム中を伝送されること
であり、このことで場合によってはエコー抑圧措置をと
らずに済ますことができる。
し並列に配置された別個のリンクセクションを介して付
加的なリアルタイムＡＴＭセルを、スケジューラ装置を
介して伝送されるＡＴＭセルよりも高い優先度をつけて
前記スケジューラブロック装置へ導くように構成されて
いる。これにより得られる利点とは、それらのＡＴＭセ
ルはきわめて高い優先度でシステム中を伝送されること
であり、このことで場合によってはエコー抑圧措置をと
らずに済ますことができる。
【００１５】
【実施例】図１には、本発明による方法を実行させるこ
とになる交換システムが示されている。この場合、それ
ぞれ入力側および出力側にマルチプレクサＭが示されて
おり、その際、出力側のマルチプレクサＭはインターフ
ェース整合ユニットＬＩＣと接続されている。さらにこ
の図には、統計的マルチプレクサＳＭＵが示されてお
り、そこにおいてスケジューリング方式が実行される。
この方式は、ここでは参照符号Ａ，Ｂ，Ｃ，Ｄとして示
されている。さらに伝送ラインＥが示されており、この
伝送ラインの入力側に統計的マルチプレクサＳＭＵを介
して多数のスケジューリング装置が接続されている。ま
た、この伝送ラインＥの出力側は、出力側のマルチプレ
クサＭを介して複数のインターフェース整合ユニットＬ
ＩＣと接続されている。伝送ラインＥならびにインター
フェース整合ユニットＬＩＣは、交換システム内におい
て伝送容量に関しクリティカルなものであるとみなす必
要がある。伝送ラインＥにおける最大ピークビットレー
トを守ることができるよう、特別な措置を施すことなく
ＡＴＭセルを拒否しなければならない。
とになる交換システムが示されている。この場合、それ
ぞれ入力側および出力側にマルチプレクサＭが示されて
おり、その際、出力側のマルチプレクサＭはインターフ
ェース整合ユニットＬＩＣと接続されている。さらにこ
の図には、統計的マルチプレクサＳＭＵが示されてお
り、そこにおいてスケジューリング方式が実行される。
この方式は、ここでは参照符号Ａ，Ｂ，Ｃ，Ｄとして示
されている。さらに伝送ラインＥが示されており、この
伝送ラインの入力側に統計的マルチプレクサＳＭＵを介
して多数のスケジューリング装置が接続されている。ま
た、この伝送ラインＥの出力側は、出力側のマルチプレ
クサＭを介して複数のインターフェース整合ユニットＬ
ＩＣと接続されている。伝送ラインＥならびにインター
フェース整合ユニットＬＩＣは、交換システム内におい
て伝送容量に関しクリティカルなものであるとみなす必
要がある。伝送ラインＥにおける最大ピークビットレー
トを守ることができるよう、特別な措置を施すことなく
ＡＴＭセルを拒否しなければならない。
【００１６】図２には統計的マルチプレクサＳＭＵにつ
いて詳細に示されており、これは図１では出力側のマル
チプレクサＭへ導かれているものである。１つのリンク
セクションを介して到来したＡＴＭセルはデマルチプレ
クサＤＥＭＵＸへ導かれる。ここからそれらのＡＴＭセ
ルは別のデマルチプレクサ装置ＤＯ．．．Ｄ１２７を介
してコネクションごとにスケジューリング装置ＳＢ０〜
ＳＢ１２７内の論理待ち行列Ｗ１．．．Ｗｎへと送ら
れ、これらは物理的にはそれぞれ図２に示したバッファ
メモリＰ１．．．Ｐｎおよび図３に示されている共通の
メモリシステムＺｓｐにより構成されている。
いて詳細に示されており、これは図１では出力側のマル
チプレクサＭへ導かれているものである。１つのリンク
セクションを介して到来したＡＴＭセルはデマルチプレ
クサＤＥＭＵＸへ導かれる。ここからそれらのＡＴＭセ
ルは別のデマルチプレクサ装置ＤＯ．．．Ｄ１２７を介
してコネクションごとにスケジューリング装置ＳＢ０〜
ＳＢ１２７内の論理待ち行列Ｗ１．．．Ｗｎへと送ら
れ、これらは物理的にはそれぞれ図２に示したバッファ
メモリＰ１．．．Ｐｎおよび図３に示されている共通の
メモリシステムＺｓｐにより構成されている。
【００１７】図３には、上述の状態が詳しく示されてい
る。この図には共通のメモリシステムＺｓｐが示されて
おり、これはＡＴＭセル格納のための複数のメモリセル
から成り、つまりはセルメモリの機能を有している。し
たがって論理待ち行列Ｗ１はたとえば、バッファメモリ
Ｐ１およびセルメモリＺｓｐに記憶され１つの特定のコ
ネクションに属するＡＴＭセルにより形成され、個々の
コネクションごとに番号１をもつコネクションに割り当
てられる。同じようにして、他の論理待ち行列
Ｗ２．．．Ｗｎも定義される。さらにこの図には、ＦＩ
ＦＯメモリとして形成されたバッファメモリＰ１．．．
Ｐｎが示されている。これらのバッファメモリはそれぞ
れ個数ｍの複数のメモリエレメントＰｎ１．．．Ｐｎｍ
を有しており、これらはポインタの機能をもっている。
バッファメモリＰ１．．．Ｐｎにはさらにデータセット
ＤＳも格納されており、これはバッファメモリごとにそ
れぞれ１つずつ存在している。ここには個々のコネクシ
ョンごとのデータも格納されており、たとえばリンクセ
クションを介してＡＴＭセルを伝送する際の最大セルレ
ート（ピーク・セル・レート、Peak Cell Rate PCR）
や、Weighted Fair Queueing Scheduling 方式にとって
重要な重み付け係数ｒｉのようなデータが格納されてい
る。これらの値はコネクション形成時に設定されていっ
しょに伝送される。
る。この図には共通のメモリシステムＺｓｐが示されて
おり、これはＡＴＭセル格納のための複数のメモリセル
から成り、つまりはセルメモリの機能を有している。し
たがって論理待ち行列Ｗ１はたとえば、バッファメモリ
Ｐ１およびセルメモリＺｓｐに記憶され１つの特定のコ
ネクションに属するＡＴＭセルにより形成され、個々の
コネクションごとに番号１をもつコネクションに割り当
てられる。同じようにして、他の論理待ち行列
Ｗ２．．．Ｗｎも定義される。さらにこの図には、ＦＩ
ＦＯメモリとして形成されたバッファメモリＰ１．．．
Ｐｎが示されている。これらのバッファメモリはそれぞ
れ個数ｍの複数のメモリエレメントＰｎ１．．．Ｐｎｍ
を有しており、これらはポインタの機能をもっている。
バッファメモリＰ１．．．Ｐｎにはさらにデータセット
ＤＳも格納されており、これはバッファメモリごとにそ
れぞれ１つずつ存在している。ここには個々のコネクシ
ョンごとのデータも格納されており、たとえばリンクセ
クションを介してＡＴＭセルを伝送する際の最大セルレ
ート（ピーク・セル・レート、Peak Cell Rate PCR）
や、Weighted Fair Queueing Scheduling 方式にとって
重要な重み付け係数ｒｉのようなデータが格納されてい
る。これらの値はコネクション形成時に設定されていっ
しょに伝送される。
【００１８】この場合、このシステムに到来するＡＴＭ
セルはバッファメモリＰ１．．．Ｐｎにダイレクトに格
納されるのではなく、セルメモリＺｓｐに書き込まれ
る。バッファメモリＰ１．．．Ｐｎには上述のポインタ
Ｐｎ１．．．Ｐｎｍだけが格納され、これらのポインタ
は、対象とするＡＴＭセルの格納されているセルメモリ
Ｚｓｐ中の対応のメモリセルを指している。
セルはバッファメモリＰ１．．．Ｐｎにダイレクトに格
納されるのではなく、セルメモリＺｓｐに書き込まれ
る。バッファメモリＰ１．．．Ｐｎには上述のポインタ
Ｐｎ１．．．Ｐｎｍだけが格納され、これらのポインタ
は、対象とするＡＴＭセルの格納されているセルメモリ
Ｚｓｐ中の対応のメモリセルを指している。
【００１９】この実施例で前提としているのは、ＡＴＭ
セルが公知のスケジューリング方式に従ってスケジュー
リング装置ＳＢ０．．．ＳＢ１２７の論理待ち行列
Ｗ１．．．Ｗｎから読み出されることである。また、ス
ケジューリング装置ＳＢ０．．．ＳＢ１２６において
は、公知の Weighted Fair Queueing Scheduling 方式
ＷＦＱを用いるものとする。しかしながら他の方式を用
いることも可能であって、それについては実例としてス
ケジューリング装置ＳＢ１２７において実行される方式
を挙げておく。そこでは、本願発明の対象である変形さ
れたスケジューリング方式（以下ではレート・シェーピ
ング方式、Rate Shaping ＲＳと称する）が用いられ
る。この方式の動作についてはあとで詳細に説明する。
セルが公知のスケジューリング方式に従ってスケジュー
リング装置ＳＢ０．．．ＳＢ１２７の論理待ち行列
Ｗ１．．．Ｗｎから読み出されることである。また、ス
ケジューリング装置ＳＢ０．．．ＳＢ１２６において
は、公知の Weighted Fair Queueing Scheduling 方式
ＷＦＱを用いるものとする。しかしながら他の方式を用
いることも可能であって、それについては実例としてス
ケジューリング装置ＳＢ１２７において実行される方式
を挙げておく。そこでは、本願発明の対象である変形さ
れたスケジューリング方式（以下ではレート・シェーピ
ング方式、Rate Shaping ＲＳと称する）が用いられ
る。この方式の動作についてはあとで詳細に説明する。
【００２０】さて、この実施例によれば２段階のスケジ
ューリング方式が実行されることになり、その際、本来
のピークビットレート制限がレート・シェーピング方式
ＲＳにおいて制御される。この場合、公知の Weighted
Fair Queueing Scheduling方式ＷＦＱは、２段階のプロ
セスのうち第２段階を成す。そこでは他のいかなるスケ
ジューリング方式でも任意に実行させることができる。
それというのも、第２段階の実行は第１段階で用いられ
る方式に依存しないからである。それゆえ Weighted Fa
ir Queueing Scheduling 方式を必ず使用しなくてもよ
い。 WeightedFair Queueing Scheduling 方式ＷＦＱを
使用する場合、各ＡＴＭセルに対し既述のように種々の
重み付け係数ｒｉが割り当てられる。この重み付け係数
を用いることにより、ＡＴＭセルは以下で詳述するカレ
ンダメカニズムに応じてあとで読み出されて伝送され
る。
ューリング方式が実行されることになり、その際、本来
のピークビットレート制限がレート・シェーピング方式
ＲＳにおいて制御される。この場合、公知の Weighted
Fair Queueing Scheduling方式ＷＦＱは、２段階のプロ
セスのうち第２段階を成す。そこでは他のいかなるスケ
ジューリング方式でも任意に実行させることができる。
それというのも、第２段階の実行は第１段階で用いられ
る方式に依存しないからである。それゆえ Weighted Fa
ir Queueing Scheduling 方式を必ず使用しなくてもよ
い。 WeightedFair Queueing Scheduling 方式ＷＦＱを
使用する場合、各ＡＴＭセルに対し既述のように種々の
重み付け係数ｒｉが割り当てられる。この重み付け係数
を用いることにより、ＡＴＭセルは以下で詳述するカレ
ンダメカニズムに応じてあとで読み出されて伝送され
る。
【００２１】本発明による２段階の方式のうち第１段階
はマルチプレクサＳＢＳにおいて実行される。その際に
スケジューラブロック装置が用いられ、この装置の役割
は、スケジューリング装置ＳＢ０．．．ＳＢ１２７のう
ちの１つをスケジューリング方式に従って選び出すこと
である。この実施例では、既述のレート・シェーピング
方式ＲＳが用いられ、この方式は後続のスケジューリン
グ方式がなくても実行できるものである。
はマルチプレクサＳＢＳにおいて実行される。その際に
スケジューラブロック装置が用いられ、この装置の役割
は、スケジューリング装置ＳＢ０．．．ＳＢ１２７のう
ちの１つをスケジューリング方式に従って選び出すこと
である。この実施例では、既述のレート・シェーピング
方式ＲＳが用いられ、この方式は後続のスケジューリン
グ方式がなくても実行できるものである。
【００２２】マルチプレクサＳＢＳにおいて、選出すべ
きスケジューラ装置ＳＢ０．．．ＳＢ１２７に対し別の
重み付け係数Ｒ０．．．Ｒ１２７が割り当てられる。こ
の係数は、対応するスケジューラ装置から供給される経
路ないしコネクションラインのビットレートである。そ
の際、この係数Ｒは任意に調整可能である。これによ
り、ピークビットレートを後続の伝送区間に合わせて制
限することができる。該当するスケジューラ装置ＳＢ
０．．．ＳＢ１２７の選択はやはりカレンダメカニズム
に応じて行われ、この場合、このカレンダメカニズムは
スケジューラ装置ＳＢ１２７において実行されるレート
・シェーピング方式ＲＳの場合のようにいくらか修正の
加えられたものである。
きスケジューラ装置ＳＢ０．．．ＳＢ１２７に対し別の
重み付け係数Ｒ０．．．Ｒ１２７が割り当てられる。こ
の係数は、対応するスケジューラ装置から供給される経
路ないしコネクションラインのビットレートである。そ
の際、この係数Ｒは任意に調整可能である。これによ
り、ピークビットレートを後続の伝送区間に合わせて制
限することができる。該当するスケジューラ装置ＳＢ
０．．．ＳＢ１２７の選択はやはりカレンダメカニズム
に応じて行われ、この場合、このカレンダメカニズムは
スケジューラ装置ＳＢ１２７において実行されるレート
・シェーピング方式ＲＳの場合のようにいくらか修正の
加えられたものである。
【００２３】まずはじめに、スケジューラ装置ＳＢ
０．．．ＳＢ１２７のうちの１つが、２段階の方式のう
ち最初の段階にしたがって選出される。この実施例の場
合、スケジューラ装置ＳＢ０が選ばれるものとする。次
に、２段階の方式のうち第２段階の実行によって、論理
待ち行列が対応するバッファメモリＰ１．．．Ｐｎによ
りアドレス指定される。これはたとえばスケジューラ装
置ＳＢ０のバッファメモリＰ１である。そして１番目に
記憶されているＡＴＭセルがスケジューラブロック装置
ＳＢＳへ伝送され、後続の装置へ導かれる。図１によれ
ばこれは伝送ラインＥ、その図に示されているマルチプ
レクサＭならびにインターフェース整合ユニットＬＩＣ
である。
０．．．ＳＢ１２７のうちの１つが、２段階の方式のう
ち最初の段階にしたがって選出される。この実施例の場
合、スケジューラ装置ＳＢ０が選ばれるものとする。次
に、２段階の方式のうち第２段階の実行によって、論理
待ち行列が対応するバッファメモリＰ１．．．Ｐｎによ
りアドレス指定される。これはたとえばスケジューラ装
置ＳＢ０のバッファメモリＰ１である。そして１番目に
記憶されているＡＴＭセルがスケジューラブロック装置
ＳＢＳへ伝送され、後続の装置へ導かれる。図１によれ
ばこれは伝送ラインＥ、その図に示されているマルチプ
レクサＭならびにインターフェース整合ユニットＬＩＣ
である。
【００２４】マルチプレクサＳＢＳにおいてはＡＴＭセ
ルストリームのピークビットレートの制限を保証するレ
ート・シェーピング方式ＲＳだけが常に実行される。一
般に、ＡＴＭセルストリームによって複数のコネクショ
ンが表される。それらのコネクションの個数は、バーチ
ャルパス（ＶＰＩ）におけるバーチャルチャネルナンバ
（ＶＣＩ）の個数により考慮される。それゆえ、ピーク
ビットレートはバーチャルパスのピークビットレートで
ある。
ルストリームのピークビットレートの制限を保証するレ
ート・シェーピング方式ＲＳだけが常に実行される。一
般に、ＡＴＭセルストリームによって複数のコネクショ
ンが表される。それらのコネクションの個数は、バーチ
ャルパス（ＶＰＩ）におけるバーチャルチャネルナンバ
（ＶＣＩ）の個数により考慮される。それゆえ、ピーク
ビットレートはバーチャルパスのピークビットレートで
ある。
【００２５】本発明の別の実施形態によれば、スケジュ
ーラ装置が２重構成になっている。この実施例の場合、
このことはたとえばスケジューラ装置ＳＢ０においてそ
れに並列に配置されたスケジューラ装置ＳＢ′０として
示されている。
ーラ装置が２重構成になっている。この実施例の場合、
このことはたとえばスケジューラ装置ＳＢ０においてそ
れに並列に配置されたスケジューラ装置ＳＢ′０として
示されている。
【００２６】本発明のさらに別の実施形態によれば、リ
アルタイムＡＴＭセルＲＴがスケジューラブロック装置
ＳＢＳへ導かれる。それらのセルは、オンライン・コネ
クション中に伝送されるＡＴＭセルである。一般にいえ
ることは、それらのＡＴＭセルを優先的に処理しなけれ
ばならない点である。それというのも、そのようにしけ
れば特定のリアルタイム・コネクションに対し課されて
いる遅延時間についての高度な要求を満たすことができ
ないからである。これに関する実例として挙げられるの
は、音声コネクションにおいて過度に長い遅延時間や不
整合に起因して生じるエコーである。本発明による方法
によれば、これらのリアルタイムＡＴＭセルＲＴに対し
比較的高い優先度が割り当てられる。しかしこのこと
は、リアルタイムＡＴＭセルＲＴが伝送されている間、
バッファメモリＰ１．．．Ｐｎ内のＡＴＭセルをスケジ
ューラブロック装置ＳＢＳへ伝送できないことを意味す
るものではない。リアルタイムＡＴＭセルＲＴは、ピー
クビットレートの制限を受けることなくスケジューラブ
ロック装置ＳＢＳへ伝送される。これによってリアルタ
イムＡＴＭセルＲＴは、スケジューラ装置ＳＢ０．．．
ＳＢ１２７において２段階のスケジュール方式のうちの
第２段階により処理すべきＡＴＭセルを追い越すことが
できる。
アルタイムＡＴＭセルＲＴがスケジューラブロック装置
ＳＢＳへ導かれる。それらのセルは、オンライン・コネ
クション中に伝送されるＡＴＭセルである。一般にいえ
ることは、それらのＡＴＭセルを優先的に処理しなけれ
ばならない点である。それというのも、そのようにしけ
れば特定のリアルタイム・コネクションに対し課されて
いる遅延時間についての高度な要求を満たすことができ
ないからである。これに関する実例として挙げられるの
は、音声コネクションにおいて過度に長い遅延時間や不
整合に起因して生じるエコーである。本発明による方法
によれば、これらのリアルタイムＡＴＭセルＲＴに対し
比較的高い優先度が割り当てられる。しかしこのこと
は、リアルタイムＡＴＭセルＲＴが伝送されている間、
バッファメモリＰ１．．．Ｐｎ内のＡＴＭセルをスケジ
ューラブロック装置ＳＢＳへ伝送できないことを意味す
るものではない。リアルタイムＡＴＭセルＲＴは、ピー
クビットレートの制限を受けることなくスケジューラブ
ロック装置ＳＢＳへ伝送される。これによってリアルタ
イムＡＴＭセルＲＴは、スケジューラ装置ＳＢ０．．．
ＳＢ１２７において２段階のスケジュール方式のうちの
第２段階により処理すべきＡＴＭセルを追い越すことが
できる。
【００２７】次に、レート・シェーピング方式ＲＳにお
いて用いられるカレンダメカニズムについて詳しく説明
する。ここで留意しなければならないのは、その基本的
な動作は、レート・シェーピング方式ＲＳが第１段階と
して実行されるのか第２段階として実行されるのかとは
無関係な点である。他の細かな相違点についてはあとで
詳しく説明するが、一般的にいえるのは、カレンダメカ
ニズムの役割はいつどこでどのコネクションにおいてＡ
ＴＭセルを読み出して伝送すべきかを事前にプラニング
する点にある。
いて用いられるカレンダメカニズムについて詳しく説明
する。ここで留意しなければならないのは、その基本的
な動作は、レート・シェーピング方式ＲＳが第１段階と
して実行されるのか第２段階として実行されるのかとは
無関係な点である。他の細かな相違点についてはあとで
詳しく説明するが、一般的にいえるのは、カレンダメカ
ニズムの役割はいつどこでどのコネクションにおいてＡ
ＴＭセルを読み出して伝送すべきかを事前にプラニング
する点にある。
【００２８】先に述べたように、順次連続して実行され
る２つのスケジューリング方式が必要とされる。１番目
のスケジューリング方式（第１段階）はスケジューラブ
ロック装置ＳＢＳにおいて実行される。その際、事前に
設定された時点Ｔｎｏｗにおいてスケジューラ装置ＳＢ
０．．．ＳＢ１２７のうちの１つが選択される。２番目
のスケジューリング方式（第２段階）はスケジューラ装
置ＳＢ０．．．ＳＢ１２７において実行される。このと
きには最初の場合のようにスケジューラ装置がアドレス
指定されるのではなく、スケジューラ装置内に設けられ
たバッファメモリＰ１．．．Ｐｎ（待ち行列）がアドレ
ス指定される。
る２つのスケジューリング方式が必要とされる。１番目
のスケジューリング方式（第１段階）はスケジューラブ
ロック装置ＳＢＳにおいて実行される。その際、事前に
設定された時点Ｔｎｏｗにおいてスケジューラ装置ＳＢ
０．．．ＳＢ１２７のうちの１つが選択される。２番目
のスケジューリング方式（第２段階）はスケジューラ装
置ＳＢ０．．．ＳＢ１２７において実行される。このと
きには最初の場合のようにスケジューラ装置がアドレス
指定されるのではなく、スケジューラ装置内に設けられ
たバッファメモリＰ１．．．Ｐｎ（待ち行列）がアドレ
ス指定される。
【００２９】次に、図４に基づきスケジューリング装置
ＳＢ０．．．ＳＢ１２７を実例として、カレンダメカニ
ズムについて詳細に説明する。さて、図４にはカレンダ
Ｋが示されており、これはそれぞれ対になって配置され
た複数のメモリエレメントｎＳＢにより構成されてい
る。これらのメモリエレメントには連続番号が付されて
おり、タイムインターバルが表されている。この実施例
の場合、全部でｎＳＢ＝２０４８個のメモリエレメント
が設けられている。それらの中にはエントリとしてポイ
ンタＺＥＡ，ＺＥＥが格納されている。そしてポインタ
ＺＥＡはそのつど別の論理待ち行列の始端を指し、ポイ
ンタＺＥＥは別のメモリＳＰ内の同じ待ち行列の終端を
指すものである。
ＳＢ０．．．ＳＢ１２７を実例として、カレンダメカニ
ズムについて詳細に説明する。さて、図４にはカレンダ
Ｋが示されており、これはそれぞれ対になって配置され
た複数のメモリエレメントｎＳＢにより構成されてい
る。これらのメモリエレメントには連続番号が付されて
おり、タイムインターバルが表されている。この実施例
の場合、全部でｎＳＢ＝２０４８個のメモリエレメント
が設けられている。それらの中にはエントリとしてポイ
ンタＺＥＡ，ＺＥＥが格納されている。そしてポインタ
ＺＥＡはそのつど別の論理待ち行列の始端を指し、ポイ
ンタＺＥＥは別のメモリＳＰ内の同じ待ち行列の終端を
指すものである。
【００３０】図４には、メモリＳＰならびに別の待ち行
列が示されている。メモリＳＰの個々のメモリセルはそ
れぞれ２つのエレメントから成り、その際、これらのエ
レメントのうちの一方にメモリＳＰの別のメモリセルの
アドレスが格納されている。メモリセルにおける残りの
大きい方のエレメントは、識別番号を格納するために用
いられる。これはこの実施例によれば、論理待ち行列Ｗ
１．．．Ｗｎの識別番号である。このようにメモリＳＰ
内は連鎖リストの形態を成すように構成されており、こ
れによって上述の別の論理待ち行列が定義されている。
それらは多数の要素を有しており、図４に示されている
ように参照符号ＷＨ１．．．ＷＨｎＳＢにより識別され
る。
列が示されている。メモリＳＰの個々のメモリセルはそ
れぞれ２つのエレメントから成り、その際、これらのエ
レメントのうちの一方にメモリＳＰの別のメモリセルの
アドレスが格納されている。メモリセルにおける残りの
大きい方のエレメントは、識別番号を格納するために用
いられる。これはこの実施例によれば、論理待ち行列Ｗ
１．．．Ｗｎの識別番号である。このようにメモリＳＰ
内は連鎖リストの形態を成すように構成されており、こ
れによって上述の別の論理待ち行列が定義されている。
それらは多数の要素を有しており、図４に示されている
ように参照符号ＷＨ１．．．ＷＨｎＳＢにより識別され
る。
【００３１】論理待ち行列ＷＨ１．．．ＷＨｎＳＢは、
カレンダＫにおいて規定されているポインタＺＥＡ，Ｚ
ＥＥにより構築される。その際、ポインタＺＥＡは、そ
の論理待ち行列の始端にある最初の要素を指している。
他の要素は、メモリＳＰにおけるメモリセル中のそれぞ
れ残りのエレメントにより規定される。この論理待ち行
列における最後の要素は、メモリセルにおける該当エレ
メントにおいて値０を有するものである。これによって
この論理待ち行列の終端が規定される。このようにし
て、カレンダＫ内の各エントリに１つの論理待ち行列が
対応づけられている。
カレンダＫにおいて規定されているポインタＺＥＡ，Ｚ
ＥＥにより構築される。その際、ポインタＺＥＡは、そ
の論理待ち行列の始端にある最初の要素を指している。
他の要素は、メモリＳＰにおけるメモリセル中のそれぞ
れ残りのエレメントにより規定される。この論理待ち行
列における最後の要素は、メモリセルにおける該当エレ
メントにおいて値０を有するものである。これによって
この論理待ち行列の終端が規定される。このようにし
て、カレンダＫ内の各エントリに１つの論理待ち行列が
対応づけられている。
【００３２】さらに図４にはテーブルＴＢが示されてい
る。このテーブルは列Ｗ，Ｔ，ＳＴを有している。列Ｗ
には、論理待ち行列Ｗ１．．．Ｗｎの識別番号がエント
リされる。これらの識別番号は、この列内にそれぞれ固
定的に格納されている。
る。このテーブルは列Ｗ，Ｔ，ＳＴを有している。列Ｗ
には、論理待ち行列Ｗ１．．．Ｗｎの識別番号がエント
リされる。これらの識別番号は、この列内にそれぞれ固
定的に格納されている。
【００３３】列Ｔには値Ｔｉがエントリされており、こ
れらの値はそれぞれ時間単位を表し、個々の値ｒｉに反
比例するものである（Ｔｉ＝１／ｒｉ）。その際、値Ｔ
ｉによって、保持されなければならない順次連続する２
つのＡＴＭセルの間の最小間隔が表され、これによって
値ｒｉが毎秒あたりのＡＴＭセルの個数として規定され
ている。さらに列ＳＴには、ＡＴＭセルを該当する論理
待ち行列から読み出して伝送すべき時間がエントリされ
ている。この時間は実際には必ずしも精確には（負荷の
大きいときには）遵守しなくてもよいので、ここではい
わば所望の時間となっている。このようにテーブルＴＢ
によれば、論理待ち行列Ｗ１．．．Ｗｎの各々について
ピークビットレート（列Ｔ）と読み出すべき所望の時間
（列ＳＴ）が格納されている。
れらの値はそれぞれ時間単位を表し、個々の値ｒｉに反
比例するものである（Ｔｉ＝１／ｒｉ）。その際、値Ｔ
ｉによって、保持されなければならない順次連続する２
つのＡＴＭセルの間の最小間隔が表され、これによって
値ｒｉが毎秒あたりのＡＴＭセルの個数として規定され
ている。さらに列ＳＴには、ＡＴＭセルを該当する論理
待ち行列から読み出して伝送すべき時間がエントリされ
ている。この時間は実際には必ずしも精確には（負荷の
大きいときには）遵守しなくてもよいので、ここではい
わば所望の時間となっている。このようにテーブルＴＢ
によれば、論理待ち行列Ｗ１．．．Ｗｎの各々について
ピークビットレート（列Ｔ）と読み出すべき所望の時間
（列ＳＴ）が格納されている。
【００３４】さらに図４によれば、読み出しポインタＴ
ｎｏｗおよびＲＰが示されている。これらは１つの周期
的なタイミングパターン内で、カレンダＫにおいて対と
なって配置されているメモリエレメントｎＳＢに沿って
進む。対になって配置されているメモリエレメント中の
エントリによって、メモリＳＰにおけるメモリセルのア
ドレスが規定されており、そこには論理待ち行列
Ｗ１．．．Ｗｎのための識別番号が格納されている。読
み出しポインタＴｎｏｗは目下のシステム時間を表して
おり、値Ｔｓｔｅｐだけインクリメントされ、このＴ
ｓｔｅｐはソフトウェアによって調整可能である。カレ
ンダＫの適切な範囲（ｎＳＢ＝２０４８）を保持するた
めに、この読み出しポインタＴｎｏｗは各セルサイクル
ごとに１ずつインクリメントされるのではなく、４つま
たは８つのセルサイクルおきにインクリメントされる。
読み出しポインタＴｎｏｗは一定の速度でエントリに沿
って進む。読み出しポインタＴｎｏｗがあるエントリを
みつけると、そこに格納されているポインタが調べら
れ、その中に格納されているメモリＳＰ内のアドレスへ
ジャンプする。そこには１つの論理待ち行列における最
初の要素または場合によってはただ１つの要素が格納さ
れているので、そこへジャンプして該当するＡＴＭセル
が読み出される。読み出しポインタＴｎｏｗが１つのエ
ントリもみつけなければ、何も行われない。
ｎｏｗおよびＲＰが示されている。これらは１つの周期
的なタイミングパターン内で、カレンダＫにおいて対と
なって配置されているメモリエレメントｎＳＢに沿って
進む。対になって配置されているメモリエレメント中の
エントリによって、メモリＳＰにおけるメモリセルのア
ドレスが規定されており、そこには論理待ち行列
Ｗ１．．．Ｗｎのための識別番号が格納されている。読
み出しポインタＴｎｏｗは目下のシステム時間を表して
おり、値Ｔｓｔｅｐだけインクリメントされ、このＴ
ｓｔｅｐはソフトウェアによって調整可能である。カレ
ンダＫの適切な範囲（ｎＳＢ＝２０４８）を保持するた
めに、この読み出しポインタＴｎｏｗは各セルサイクル
ごとに１ずつインクリメントされるのではなく、４つま
たは８つのセルサイクルおきにインクリメントされる。
読み出しポインタＴｎｏｗは一定の速度でエントリに沿
って進む。読み出しポインタＴｎｏｗがあるエントリを
みつけると、そこに格納されているポインタが調べら
れ、その中に格納されているメモリＳＰ内のアドレスへ
ジャンプする。そこには１つの論理待ち行列における最
初の要素または場合によってはただ１つの要素が格納さ
れているので、そこへジャンプして該当するＡＴＭセル
が読み出される。読み出しポインタＴｎｏｗが１つのエ
ントリもみつけなければ、何も行われない。
【００３５】しかしこのことで場合によっては問題の生
じることもあり、それは読み出しポインタＴｎｏｗがメ
モリＳＰ内の比較的規模の大きい待ち行列ＷＨ１．．．
ＷＨｎＳＢをみつけるかもしれないということである。
つまり、最初の要素に対応するＡＴＭセルをセルメモリ
Ｚｓｐから読み出した後で、別のＡＴＭセルを読み出さ
なければならないということである。この場合、カレン
ダＫにおける最初の要素の開始アドレスが更新され、メ
モリＳＰのメモリセル内の後続の要素がアドレス指定さ
れ、次に、対応づけられたＡＴＭセルがセルメモリＺ
ｓｐから読み出される。そしてこのプロセスは、メモリ
ＳＰにおけるメモリセルの１つのエレメント内で値０が
みつかり、つまりは個々の論理待ち行列ＷＨ１．．．Ｗ
ＨｎＳＢの終端が通報されるまで繰り返される。
じることもあり、それは読み出しポインタＴｎｏｗがメ
モリＳＰ内の比較的規模の大きい待ち行列ＷＨ１．．．
ＷＨｎＳＢをみつけるかもしれないということである。
つまり、最初の要素に対応するＡＴＭセルをセルメモリ
Ｚｓｐから読み出した後で、別のＡＴＭセルを読み出さ
なければならないということである。この場合、カレン
ダＫにおける最初の要素の開始アドレスが更新され、メ
モリＳＰのメモリセル内の後続の要素がアドレス指定さ
れ、次に、対応づけられたＡＴＭセルがセルメモリＺ
ｓｐから読み出される。そしてこのプロセスは、メモリ
ＳＰにおけるメモリセルの１つのエレメント内で値０が
みつかり、つまりは個々の論理待ち行列ＷＨ１．．．Ｗ
ＨｎＳＢの終端が通報されるまで繰り返される。
【００３６】しかしその結果、読み出しポインタＴ
ｎｏｗがまだ論理待ち行列ＷＨ１．．．ＷＨｎＳＢの処
理を行っているにもかかわらず、読み出しポインタＴ
ｎｏｗが１だけインクリメントされることである。この
理由で第２の読み出しポインタＲＰが用いられる。これ
によれば、読み出しポインタＲＰによって本来の読み出
しプロセスが実行されることになる。このため、著しく
長い論理待ち行列を処理する場合、読み出しポインタＲ
Ｐは読み出しポインタＴｎｏｗの後に遅れてついてい
く。
ｎｏｗがまだ論理待ち行列ＷＨ１．．．ＷＨｎＳＢの処
理を行っているにもかかわらず、読み出しポインタＴ
ｎｏｗが１だけインクリメントされることである。この
理由で第２の読み出しポインタＲＰが用いられる。これ
によれば、読み出しポインタＲＰによって本来の読み出
しプロセスが実行されることになる。このため、著しく
長い論理待ち行列を処理する場合、読み出しポインタＲ
Ｐは読み出しポインタＴｎｏｗの後に遅れてついてい
く。
【００３７】コネクションにおける負荷が著しく大きい
と、読み出しポインタＲＰは、後先の一義的な対応づけ
がもはやできないほど読み出しポインタＴｎｏｗに対し
て遅れをとるようなことが起こり得る。このような状況
が起こってしまうのは、たとえばＴｎｏｗがすでにメモ
リエレメントｎＳＢ＝２０４８から離れてしまい、たと
えばすでにメモリエレメント５を指している一方、読み
出しポインタＲＰはまだメモリエレメント１０の処理を
行っているようなときである。このような状況になるの
を避ける目的で本発明によれば、読み出しポインタＴ
ｎｏｗからの読み出しポインタＲＰの遅れが制限され
る。このために、両方のポインタＴｎｏｗとＲＰの差に
より規定される値τ＝Ｔｎｏｗ−ＲＰが用いられる。値
τが超えてはならない最大値は、ソフトウェアによって
まえもって設定できる。
と、読み出しポインタＲＰは、後先の一義的な対応づけ
がもはやできないほど読み出しポインタＴｎｏｗに対し
て遅れをとるようなことが起こり得る。このような状況
が起こってしまうのは、たとえばＴｎｏｗがすでにメモ
リエレメントｎＳＢ＝２０４８から離れてしまい、たと
えばすでにメモリエレメント５を指している一方、読み
出しポインタＲＰはまだメモリエレメント１０の処理を
行っているようなときである。このような状況になるの
を避ける目的で本発明によれば、読み出しポインタＴ
ｎｏｗからの読み出しポインタＲＰの遅れが制限され
る。このために、両方のポインタＴｎｏｗとＲＰの差に
より規定される値τ＝Ｔｎｏｗ−ＲＰが用いられる。値
τが超えてはならない最大値は、ソフトウェアによって
まえもって設定できる。
【００３８】したがって、大きいトラヒック負荷に起因
してこの最大値を値τが超えてしまうと、読み出しポイ
ンタＴｎｏｗのインクリメントが止められる。そしてこ
れによって、読み出しポインタＲＰは読み出しポインタ
Ｔｎｏｗに再び近づくことになる。その結果、論理待ち
行列Ｗ１．．．ＷｎにおけるＡＴＭセルはこれに応じて
たまにしか読み出せなくなり、このことは低減された伝
送レートに対応する。
してこの最大値を値τが超えてしまうと、読み出しポイ
ンタＴｎｏｗのインクリメントが止められる。そしてこ
れによって、読み出しポインタＲＰは読み出しポインタ
Ｔｎｏｗに再び近づくことになる。その結果、論理待ち
行列Ｗ１．．．ＷｎにおけるＡＴＭセルはこれに応じて
たまにしか読み出せなくなり、このことは低減された伝
送レートに対応する。
【００３９】次に、本発明による方法のタイムシーケン
スについて詳しく説明する。ここで留意しなければなら
ないのは、すべての制御プロセスは制御装置（以下では
バッファマネージメントと称する）によって実行される
ことである。
スについて詳しく説明する。ここで留意しなければなら
ないのは、すべての制御プロセスは制御装置（以下では
バッファマネージメントと称する）によって実行される
ことである。
【００４０】まずはじめに、１つのＡＴＭセルが論理待
ち行列Ｗ１．．．Ｗｎのうちの１つに到来する。既述の
ように、セルメモリＺｓｐにはＡＴＭセルが記憶される
のに対し、バッファメモリにはポインタＰｎ１．．．Ｐ
ｎｍだけが格納される。この実施例の場合、バッファメ
モリＰ１内で定義されているポインタＰ１１によりアド
レス指定される１つのＡＴＭセルが、セルメモリＺｓｐ
の１つのメモリセルに書き込まれることになる。その
際、論理待ち行列Ｗ１が空であるか否か、つまり定義に
よれば目下のところいかなる別のＡＴＭセルも有してい
ないのかに留意しなければならない。このＡＴＭセルが
セルメモリＺｓｐに到来しバッファメモリＰ１に対応の
エントリがあるならば、このときまずはじめにテーブル
ＴＢに基づきフィールドＦＴが検査され、どの時点でそ
のコネクションの次のＡＴＭセルを読み出すべきのかが
調べられる。その時点がすでに過ぎていれば、論理待ち
行列Ｗ１に割り当てられている識別番号が目下、読み出
しポインタＴｎｏｗによりアドレス指定されているメモ
リＳＰの論理待ち行列へエントリされる。このエントリ
は常に論理待ち行列の終端のところで行われ、場合によ
ってはこれはただ１つのエントリとなる可能性がある。
ち行列Ｗ１．．．Ｗｎのうちの１つに到来する。既述の
ように、セルメモリＺｓｐにはＡＴＭセルが記憶される
のに対し、バッファメモリにはポインタＰｎ１．．．Ｐ
ｎｍだけが格納される。この実施例の場合、バッファメ
モリＰ１内で定義されているポインタＰ１１によりアド
レス指定される１つのＡＴＭセルが、セルメモリＺｓｐ
の１つのメモリセルに書き込まれることになる。その
際、論理待ち行列Ｗ１が空であるか否か、つまり定義に
よれば目下のところいかなる別のＡＴＭセルも有してい
ないのかに留意しなければならない。このＡＴＭセルが
セルメモリＺｓｐに到来しバッファメモリＰ１に対応の
エントリがあるならば、このときまずはじめにテーブル
ＴＢに基づきフィールドＦＴが検査され、どの時点でそ
のコネクションの次のＡＴＭセルを読み出すべきのかが
調べられる。その時点がすでに過ぎていれば、論理待ち
行列Ｗ１に割り当てられている識別番号が目下、読み出
しポインタＴｎｏｗによりアドレス指定されているメモ
リＳＰの論理待ち行列へエントリされる。このエントリ
は常に論理待ち行列の終端のところで行われ、場合によ
ってはこれはただ１つのエントリとなる可能性がある。
【００４１】すでにＡＴＭセルが格納されている論理待
ち行列Ｗ１．．．Ｗｎのうちの１つにＡＴＭセルが読み
込まれると、空の論理待ち行例の場合のように到来時に
ただちにエントリは行われない。この場合、バッファマ
ネージャにより論理待ち行列のうちの１つがＡＴＭセル
を有しているか否かが検出され、これはバッファマネー
ジャが論理待ち行列Ｗ１．．．Ｗｎのうちの１つからＡ
ＴＭセルを読み出す際に、それが最後のＡＴＭセルであ
ったのか否かを照合することによって行われる。このよ
うにして、その論理待ち行列が別のＡＴＭセルによって
満たされていることが検出されると、まずはじめにただ
ちにテーブルＴＢの列ＳＴにおいて、そのコネクション
に関し次のＡＴＭセルをいつ読み出すべきであるのかが
チェックされる。たとえばこれは、読み出しポインタＴ
ｎｏｗの目下の状態からはじめて１０個の別のセルサイ
クルにおいて行われるようにする。そして次に、列ＳＴ
にその時間がエントリされる。さらに、メモリＳＰにお
ける論理待ち行列ＷＨ１．．．ＷＨｎＳＢが割り当てら
れた識別番号だけ拡張され、さらにカレンダＫのメモリ
エレメントｎＳＢ＝Ｔｎｏｗがそのために必要なポイン
タＺＡ，ＡＥにより更新される。
ち行列Ｗ１．．．Ｗｎのうちの１つにＡＴＭセルが読み
込まれると、空の論理待ち行例の場合のように到来時に
ただちにエントリは行われない。この場合、バッファマ
ネージャにより論理待ち行列のうちの１つがＡＴＭセル
を有しているか否かが検出され、これはバッファマネー
ジャが論理待ち行列Ｗ１．．．Ｗｎのうちの１つからＡ
ＴＭセルを読み出す際に、それが最後のＡＴＭセルであ
ったのか否かを照合することによって行われる。このよ
うにして、その論理待ち行列が別のＡＴＭセルによって
満たされていることが検出されると、まずはじめにただ
ちにテーブルＴＢの列ＳＴにおいて、そのコネクション
に関し次のＡＴＭセルをいつ読み出すべきであるのかが
チェックされる。たとえばこれは、読み出しポインタＴ
ｎｏｗの目下の状態からはじめて１０個の別のセルサイ
クルにおいて行われるようにする。そして次に、列ＳＴ
にその時間がエントリされる。さらに、メモリＳＰにお
ける論理待ち行列ＷＨ１．．．ＷＨｎＳＢが割り当てら
れた識別番号だけ拡張され、さらにカレンダＫのメモリ
エレメントｎＳＢ＝Ｔｎｏｗがそのために必要なポイン
タＺＡ，ＡＥにより更新される。
【００４２】レート・シェーピング方式のカレンダメカ
ニズムは、やはりスケジューラブロック装置ＳＢＳにお
いて実行される。この場合、論理待ち行列Ｗ１．．．Ｗ
ｎの代わりにスケジューラブロック装置ＳＢ０．．．Ｓ
Ｂ１２７がアドレス指定され、相応にＡＴＭセルがセル
メモリＺｓｐから読み出される。この場合、テーブルＴ
Ｂには、識別番号Ｗの代わりにスケジューラ装置ＳＢ
０．．．ＳＢ１２７に対する番号が格納されている。同
様にこの場合、重み付け係数ｒｉの代わりに重み付け係
数Ｒｊが算出され、列ＳＴに格納される。さらにこの場
合、Ｔｎｏｗのインクリメントの停止がきわめて小さい
確率でしか行われないように、値τが選定される。選択
される値τは、出力ラインにおいて起こり得る最大の負
荷に依存する。９５％の最大負荷を保証できるようにす
るためには、値τ＝２５６*Ｔｓｔｅｐに選定する。９
０％の負荷のためにはτ＝１２８*Ｔｓｔｅｐで十分で
ある。
ニズムは、やはりスケジューラブロック装置ＳＢＳにお
いて実行される。この場合、論理待ち行列Ｗ１．．．Ｗ
ｎの代わりにスケジューラブロック装置ＳＢ０．．．Ｓ
Ｂ１２７がアドレス指定され、相応にＡＴＭセルがセル
メモリＺｓｐから読み出される。この場合、テーブルＴ
Ｂには、識別番号Ｗの代わりにスケジューラ装置ＳＢ
０．．．ＳＢ１２７に対する番号が格納されている。同
様にこの場合、重み付け係数ｒｉの代わりに重み付け係
数Ｒｊが算出され、列ＳＴに格納される。さらにこの場
合、Ｔｎｏｗのインクリメントの停止がきわめて小さい
確率でしか行われないように、値τが選定される。選択
される値τは、出力ラインにおいて起こり得る最大の負
荷に依存する。９５％の最大負荷を保証できるようにす
るためには、値τ＝２５６*Ｔｓｔｅｐに選定する。９
０％の負荷のためにはτ＝１２８*Ｔｓｔｅｐで十分で
ある。
【００４３】スケジューラ装置ＳＢＳにおいて実行され
るカレンダメカニズムについての特別な点をさらに１つ
挙げておく。図２によれば、スケジューラ装置ＳＢ
０．．．ＳＢ１２７のまえを通り過ぎて導かれスケジュ
ーラブロック装置ＳＢＳへダイレクトに導かれるＡＴＭ
セルＲＴが示されている。これは上述のリアルタイムＡ
ＴＭセルである。
るカレンダメカニズムについての特別な点をさらに１つ
挙げておく。図２によれば、スケジューラ装置ＳＢ
０．．．ＳＢ１２７のまえを通り過ぎて導かれスケジュ
ーラブロック装置ＳＢＳへダイレクトに導かれるＡＴＭ
セルＲＴが示されている。これは上述のリアルタイムＡ
ＴＭセルである。
【００４４】リアルタイムＡＴＭセルがセルメモリＺ
ＳＰに到来すると、割り当てられた識別番号ＲＴ−ＩＤ
が目下読み出しポインタＴｎｏｗによりアドレス指定さ
れているメモリＳＰの論理待ち行列にエントリされる。
このエントリは常に論理待ち行列の最後において行われ
るが、場合によってはこれはただ１つのエントリである
可能性がある。したがって、優先度の高いこのＡＴＭセ
ルはただちに読み出される。
ＳＰに到来すると、割り当てられた識別番号ＲＴ−ＩＤ
が目下読み出しポインタＴｎｏｗによりアドレス指定さ
れているメモリＳＰの論理待ち行列にエントリされる。
このエントリは常に論理待ち行列の最後において行われ
るが、場合によってはこれはただ１つのエントリである
可能性がある。したがって、優先度の高いこのＡＴＭセ
ルはただちに読み出される。
【図１】本発明による方法を実行させることになる交換
システムを示す図である。
システムを示す図である。
【図２】本発明による方法の独特な実施形態を示す図で
ある。
ある。
【図３】論理待ち行列を実現させる様子を示す図であ
る。
る。
【図４】カレンダメカニズムを示す図である。
Ｍ マルチプレクサ ＳＭＵ 統計的マルチプレクサ ＬＩＣ インターフェース整合ユニット ＤＥＭＵＸ デマルチプレクサ ＳＢ０〜ＳＢ１２７ スケジューリング装置 Ｚｓｐ セルメモリ Ｐ１．．．Ｐｎ バッファメモリ ＳＢＳ スケジューラブロック装置
Claims (5)
- 【請求項１】 システム時間を含む第１の変数（Ｔ
ｎｏｗ）と、最後に処理したＡＴＭセルストリームの所
望動作時間を含む第２の変数（ＲＰ）を有する分類方式
が設けられており、前記第１の変数（Ｔｎｏｗ）は周期
的なタイミングパターン内で前記第２の変数（ＲＰ）と
互いに比較され、前記第１の変数（Ｔｎｏｗ）が所望時
間に達したかまたはそれをすぎたときにはじめて別のＡ
ＴＭセルが送出される、リンクセクションを介してＡＴ
Ｍセルを最適に伝送する方法において、 第１の変数（Ｔｎｏｗ）と第２の変数（ＲＰ）との間の
時間間隔を形成し、該時間間隔が所定の閾値（τ）だけ
超えていれば、該時間間隔が前記所定の閾値（τ）より
も再び小さくなるまで、前記第１の変数（Ｔｎｏｗ）の
インクリメントを停止することを特徴とする、 ＡＴＭセルを最適に伝送する方法。 - 【請求項２】 スケジューラ装置（ＳＢ０．．．ＳＢ１
２７）において第１の論理待ち行列（Ｗ１．．．Ｗｎ）
を定義し、該論理待ち行列（Ｗ１．．．Ｗｎ）をテーブ
ル（ＴＢ）およびカレンダ（Ｋ）中のエントリに従って
アドレス指定する、請求項１記載の方法。 - 【請求項３】 中央スケジューラブロック装置（ＳＢ
Ｓ）により、前記のテーブル（ＴＢ）およびカレンダ
（Ｋ）中のエントリに従って各スケジューラ装置（ＳＢ
０．．．ＳＢ１２７）をアドレス指定する、請求項１記
載の方法。 - 【請求項４】 第２の論理待ち行列（ＷＨ１．．．ＷＨ
ｎＳＢ）を定義し、該第２の論理待ち行列（Ｗ
Ｈ１．．．ＷＨｎＳＢ）はその全体で連鎖リストを表す
ものである、請求項１〜３のいずれか１項記載の方法。 - 【請求項５】 前記スケジューラ装置（ＳＢ０．．．Ｓ
Ｂ１２７）に対し並列に配置された別個のリンクセクシ
ョンを介して付加的なリアルタイムＡＴＭセル（ＲＴ）
を、前記スケジューラ装置（ＳＢ０．．．ＳＢ１２７）
を介して伝送されるＡＴＭセルよりも高い優先度をつけ
て前記スケジューラブロック装置（ＳＢＳ）へ導く、請
求項１〜３のいずれか１項記載の方法。
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|---|---|---|---|
| DE19634492A DE19634492B4 (de) | 1996-08-26 | 1996-08-26 | Verfahren zum optimierten Übertragen von ATM-Zellen über Verbindungsabschnitte |
| DE19634492.1 | 1996-08-26 |
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| Publication Number | Publication Date |
|---|---|
| JPH1093591A true JPH1093591A (ja) | 1998-04-10 |
| JP3115546B2 JP3115546B2 (ja) | 2000-12-11 |
Family
ID=7803744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22924797A Expired - Lifetime JP3115546B2 (ja) | 1996-08-26 | 1997-08-26 | Ａｔｍセルを最適に伝送する方法 |
Country Status (7)
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|---|---|
| US (1) | US6031822A (ja) |
| EP (1) | EP0827358A1 (ja) |
| JP (1) | JP3115546B2 (ja) |
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| CA (1) | CA2213725C (ja) |
| DE (1) | DE19634492B4 (ja) |
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| US8849662B2 (en) | 2005-12-28 | 2014-09-30 | Samsung Electronics Co., Ltd | Method and system for segmenting phonemes from voice signals |
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1996
- 1996-08-26 DE DE19634492A patent/DE19634492B4/de not_active Expired - Lifetime
-
1997
- 1997-08-11 EP EP97113864A patent/EP0827358A1/de not_active Withdrawn
- 1997-08-22 CA CA002213725A patent/CA2213725C/en not_active Expired - Fee Related
- 1997-08-25 AU AU35264/97A patent/AU695539B2/en not_active Ceased
- 1997-08-26 CN CN97117743.0A patent/CN1104125C/zh not_active Expired - Fee Related
- 1997-08-26 US US08/918,438 patent/US6031822A/en not_active Expired - Lifetime
- 1997-08-26 JP JP22924797A patent/JP3115546B2/ja not_active Expired - Lifetime
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