JP2795257B2 - トラフィックシェーパのセル出力競合制御方式 - Google Patents
トラフィックシェーパのセル出力競合制御方式Info
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- JP2795257B2 JP2795257B2 JP9254396A JP9254396A JP2795257B2 JP 2795257 B2 JP2795257 B2 JP 2795257B2 JP 9254396 A JP9254396 A JP 9254396A JP 9254396 A JP9254396 A JP 9254396A JP 2795257 B2 JP2795257 B2 JP 2795257B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L12/5602—Bandwidth control in ATM Networks, e.g. leaky bucket
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- H—ELECTRICITY
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/568—Load balancing, smoothing or shaping
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、トラフィックシェ
ーパのセル出力競合制御方式に関し、特にトラフィック
シェーパにてＡＴＭ伝送路に設定された仮想パスまたは
仮想チャネル上に送出間隔を平均化してセルを送出する
場合のトラフィックシェーパのセル出力競合制御方式に
関するものである。
ーパのセル出力競合制御方式に関し、特にトラフィック
シェーパにてＡＴＭ伝送路に設定された仮想パスまたは
仮想チャネル上に送出間隔を平均化してセルを送出する
場合のトラフィックシェーパのセル出力競合制御方式に
関するものである。
【０００２】
【従来の技術】一般に、ＡＴＭ網では、伝送路に多重化
された複数の仮想パス（Virtual Path）または仮想チャ
ネル（Virtual Channel ）に対してセルを送出する場
合、バースト性の高いトラフィックが入力された場合で
も、個々の仮想パスまたは仮想チャネルが有するそれぞ
れの伝送容量を越えないようにするため、トラフィック
シェーパを設けて、同一仮想パスまたは仮想チャネルに
対するセルの送出間隔を平均化するものとなっている。
された複数の仮想パス（Virtual Path）または仮想チャ
ネル（Virtual Channel ）に対してセルを送出する場
合、バースト性の高いトラフィックが入力された場合で
も、個々の仮想パスまたは仮想チャネルが有するそれぞ
れの伝送容量を越えないようにするため、トラフィック
シェーパを設けて、同一仮想パスまたは仮想チャネルに
対するセルの送出間隔を平均化するものとなっている。
【０００３】このトラフィックシェーパでは、到着した
セルに対して、所定のアルゴリズムに基づいてセル送出
間隔が等間隔となるように各セルの理想的な送出時刻が
決定されるとともに、各セルが遅延付加用のセルメモリ
（バッファ）に一旦格納され、これらセルが個々の送出
時間に基づいて送出される。セルの送出順序を管理する
方法としては、各セルの送出順序を管理するセルメモリ
を設け、このセルメモリの各タイムスロットに実際の送
出時刻を割り当てる方法が考えられる。
セルに対して、所定のアルゴリズムに基づいてセル送出
間隔が等間隔となるように各セルの理想的な送出時刻が
決定されるとともに、各セルが遅延付加用のセルメモリ
（バッファ）に一旦格納され、これらセルが個々の送出
時間に基づいて送出される。セルの送出順序を管理する
方法としては、各セルの送出順序を管理するセルメモリ
を設け、このセルメモリの各タイムスロットに実際の送
出時刻を割り当てる方法が考えられる。
【０００４】すなわち、個々のセルの理想送出時刻と同
じ送出時刻を有するタイムスロットに、そのセルまたは
セルが格納されているセルメモリ上のアドレスを格納し
ておき、現在時刻に対応するタイムスロットに格納され
ているセルまたはその格納アドレスを順次読出して、そ
のセルまたはセル格納アドレスに格納されているセルを
送出することにより、セルの送出順序を管理する方法で
ある。
じ送出時刻を有するタイムスロットに、そのセルまたは
セルが格納されているセルメモリ上のアドレスを格納し
ておき、現在時刻に対応するタイムスロットに格納され
ているセルまたはその格納アドレスを順次読出して、そ
のセルまたはセル格納アドレスに格納されているセルを
送出することにより、セルの送出順序を管理する方法で
ある。
【０００５】この方法では、到着時刻の異なる複数のセ
ルにおいて同じ理想送出時刻が算出されることにより、
ある時刻に到着したセルの理想送出時刻と、すでに先
（過去）に到着しているセルの実送出時刻とが競合する
可能性がある。また、セル送出競合制御によって実送出
時刻が理想送出時刻とは異なる時刻となることにより、
ある時刻に到着したセルの理想送出時刻と、すでに先
（過去））に到着しているセルの実送出時刻とが競合す
る可能性がある。このような競合状態が発生した場合に
は、後から到着したセルの実送出時刻をそのセルの理想
送出時刻より後ろ（未来）に遅らせる、といったセルの
出力競合制御を行う必要がある。
ルにおいて同じ理想送出時刻が算出されることにより、
ある時刻に到着したセルの理想送出時刻と、すでに先
（過去）に到着しているセルの実送出時刻とが競合する
可能性がある。また、セル送出競合制御によって実送出
時刻が理想送出時刻とは異なる時刻となることにより、
ある時刻に到着したセルの理想送出時刻と、すでに先
（過去））に到着しているセルの実送出時刻とが競合す
る可能性がある。このような競合状態が発生した場合に
は、後から到着したセルの実送出時刻をそのセルの理想
送出時刻より後ろ（未来）に遅らせる、といったセルの
出力競合制御を行う必要がある。
【０００６】従来、このようなセルの出力競合制御方法
として、到着したセルの理想送出時刻に対応するタイム
スロットで出力競合が発生した場合には、その理想送出
時刻が示すタイムスロット以降であって、かつ使用され
ていない空きタイムスロットを探索し、その空きタイム
スロットに到着セルまたはそのアドレスを格納する方法
が提案されている（例えば、「ＩＥＥＥ Ｎｅｔｗｏｒ
ｋ」,Vol.6,No5,September,1992 など）。
として、到着したセルの理想送出時刻に対応するタイム
スロットで出力競合が発生した場合には、その理想送出
時刻が示すタイムスロット以降であって、かつ使用され
ていない空きタイムスロットを探索し、その空きタイム
スロットに到着セルまたはそのアドレスを格納する方法
が提案されている（例えば、「ＩＥＥＥ Ｎｅｔｗｏｒ
ｋ」,Vol.6,No5,September,1992 など）。
【０００７】また、この出力競合制御方法では、その空
きタイムスロットの探索方法として、送出順序管理用の
セルメモリにおいて、到着したセルの理想送出時刻に対
応するタイムスロットを探索開始スロットとし、同一仮
想パスまたは仮想チャネルでのセル送出順序を保持する
必要性から、そのタイムスロットから未来方向に向かっ
て空きタイムスロットが見つかるまで、各タイムスロッ
トの使用状態を順次検査する空きセル探索法が用いられ
ている。
きタイムスロットの探索方法として、送出順序管理用の
セルメモリにおいて、到着したセルの理想送出時刻に対
応するタイムスロットを探索開始スロットとし、同一仮
想パスまたは仮想チャネルでのセル送出順序を保持する
必要性から、そのタイムスロットから未来方向に向かっ
て空きタイムスロットが見つかるまで、各タイムスロッ
トの使用状態を順次検査する空きセル探索法が用いられ
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のトラフィックシェーパにおける出力競合制御
方式では、到着セルを格納するために単に探索開始スロ
ットから未来方向に向かって順次空きタイムスロットを
探索するものとなっているため、セルの伝送速度が大き
い場合や送出順序管理用のセルメモリ容量が大きい場合
には、セルの到着から次のセルの到着までの１セル時間
内に探索対象となるすべてのタイムスロットの使用状態
を検査することができないという問題点があった。
うな従来のトラフィックシェーパにおける出力競合制御
方式では、到着セルを格納するために単に探索開始スロ
ットから未来方向に向かって順次空きタイムスロットを
探索するものとなっているため、セルの伝送速度が大き
い場合や送出順序管理用のセルメモリ容量が大きい場合
には、セルの到着から次のセルの到着までの１セル時間
内に探索対象となるすべてのタイムスロットの使用状態
を検査することができないという問題点があった。
【０００９】また、セルの伝送速度に応じて空きタイム
スロットの探索範囲を限定した場合には、送出順序管理
用のセルメモリ容量が限定されてしまい、空きタイムス
ロットが見つからずセル損失が発生するという問題点が
あった。本発明はこのような課題を解決するためのもの
であり、セルの伝送速度や送出順序管理用セルメモリの
容量に依存せず、到着セルに対応する空きタイムスロッ
トを確実に探索することができるトラフィックシェーパ
のセル出力競合制御方式を提供することを目的としてい
る。
スロットの探索範囲を限定した場合には、送出順序管理
用のセルメモリ容量が限定されてしまい、空きタイムス
ロットが見つからずセル損失が発生するという問題点が
あった。本発明はこのような課題を解決するためのもの
であり、セルの伝送速度や送出順序管理用セルメモリの
容量に依存せず、到着セルに対応する空きタイムスロッ
トを確実に探索することができるトラフィックシェーパ
のセル出力競合制御方式を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるトラフィックシェーパのセル出
力競合制御方式は、到着セルまたはその格納アドレスを
到着した順に保持する複数の未格納セルスロット、およ
びこれら未格納セルスロットと対をなし各到着セルの理
想送出時刻を保持する理想送出時刻スロットを有する到
着順リングバッファと、予め順に割り当てられた実送出
時刻ごとに送出すべきセルまたはその格納アドレスを保
持する複数の送出セルスロットを有する送出順リングバ
ッファとを備え、対をなす所定の未格納セルスロットお
よび理想送出時刻スロットと、所定の送出セルスロット
とからそれぞれ複数のタイムスロットを構成し、個々の
タイムスロットにて所定条件が満たされた場合にのみ未
格納セルスロットの内容を送出セルスロットへ転送する
格納判断処理を実施するとともに、これら格納判断処理
を各タイムスロットごとに並列的に実施し、実送出時刻
に基づいて各送出セルスロットに格納されているセルを
順次送出するようにしたものである。
るために、本発明によるトラフィックシェーパのセル出
力競合制御方式は、到着セルまたはその格納アドレスを
到着した順に保持する複数の未格納セルスロット、およ
びこれら未格納セルスロットと対をなし各到着セルの理
想送出時刻を保持する理想送出時刻スロットを有する到
着順リングバッファと、予め順に割り当てられた実送出
時刻ごとに送出すべきセルまたはその格納アドレスを保
持する複数の送出セルスロットを有する送出順リングバ
ッファとを備え、対をなす所定の未格納セルスロットお
よび理想送出時刻スロットと、所定の送出セルスロット
とからそれぞれ複数のタイムスロットを構成し、個々の
タイムスロットにて所定条件が満たされた場合にのみ未
格納セルスロットの内容を送出セルスロットへ転送する
格納判断処理を実施するとともに、これら格納判断処理
を各タイムスロットごとに並列的に実施し、実送出時刻
に基づいて各送出セルスロットに格納されているセルを
順次送出するようにしたものである。
【００１１】したがって、対をなす所定の未格納セルス
ロットおよび理想送出時刻スロットと、所定の送出セル
スロットとからそれぞれ複数のタイムスロットが構成さ
れ、個々のタイムスロットにて所定条件が満たされた場
合にのみ未格納セルスロットの内容を送出セルスロット
へ転送する格納判断処理が実施されるとともに、これら
格納判断処理が各タイムスロットごとに並列的に実施さ
れ、実送出時刻に基づいて各送出セルスロットに格納さ
れているセルまたはその格納アドレスで示されるセルメ
モリ内のセルが順次送出される。
ロットおよび理想送出時刻スロットと、所定の送出セル
スロットとからそれぞれ複数のタイムスロットが構成さ
れ、個々のタイムスロットにて所定条件が満たされた場
合にのみ未格納セルスロットの内容を送出セルスロット
へ転送する格納判断処理が実施されるとともに、これら
格納判断処理が各タイムスロットごとに並列的に実施さ
れ、実送出時刻に基づいて各送出セルスロットに格納さ
れているセルまたはその格納アドレスで示されるセルメ
モリ内のセルが順次送出される。
【００１２】また、同一タイムスロットにて理想送出時
刻スロットに格納されている理想送出時刻と送出セルス
ロットの実送出時刻とを比較し、理想送出時刻が実送出
時刻以前であって、かつ送出セルスロットが空きの場合
に、未格納セルスロットの内容を送出セルスロットに転
送するようにしたものである。したがって、同一タイム
スロットにて理想送出時刻スロットに格納されている理
想送出時刻と送出セルスロットの実送出時刻とが比較さ
れ、理想送出時刻が実送出時刻以前であって、かつ送出
セルスロットが空きの場合に、未格納セルスロットの内
容が送出セルスロットに転送される。
刻スロットに格納されている理想送出時刻と送出セルス
ロットの実送出時刻とを比較し、理想送出時刻が実送出
時刻以前であって、かつ送出セルスロットが空きの場合
に、未格納セルスロットの内容を送出セルスロットに転
送するようにしたものである。したがって、同一タイム
スロットにて理想送出時刻スロットに格納されている理
想送出時刻と送出セルスロットの実送出時刻とが比較さ
れ、理想送出時刻が実送出時刻以前であって、かつ送出
セルスロットが空きの場合に、未格納セルスロットの内
容が送出セルスロットに転送される。
【００１３】さらに、新規の到着セルまたはその格納ア
ドレスが格納された未格納セルスロットおよびその理想
送出時刻スロットと次のセル送出タイミングを示す実送
出時刻の送出セルスロットとからなるタイムスロットを
基準として、そのタイムスロットより過去の未格納セル
スロットおよび理想送出時刻スロットと、そのタイムス
ロットより未来の送出セルスロットとからそれぞれ順に
各タイムスロットを構成するようにしたものである。し
たがって、新規の到着セルまたはその格納アドレスが格
納された未格納セルスロットおよびその理想送出時刻ス
ロットと次のセル送出タイミングを示す実送出時刻の送
出セルスロットとからなるタイムスロットを基準とし
て、そのタイムスロットより過去の未格納セルスロット
および理想送出時刻スロットと、そのタイムスロットよ
り未来の送出セルスロットとからそれぞれ順に各タイム
スロットが構成される。
ドレスが格納された未格納セルスロットおよびその理想
送出時刻スロットと次のセル送出タイミングを示す実送
出時刻の送出セルスロットとからなるタイムスロットを
基準として、そのタイムスロットより過去の未格納セル
スロットおよび理想送出時刻スロットと、そのタイムス
ロットより未来の送出セルスロットとからそれぞれ順に
各タイムスロットを構成するようにしたものである。し
たがって、新規の到着セルまたはその格納アドレスが格
納された未格納セルスロットおよびその理想送出時刻ス
ロットと次のセル送出タイミングを示す実送出時刻の送
出セルスロットとからなるタイムスロットを基準とし
て、そのタイムスロットより過去の未格納セルスロット
および理想送出時刻スロットと、そのタイムスロットよ
り未来の送出セルスロットとからそれぞれ順に各タイム
スロットが構成される。
【００１４】また、１対の未格納セルスロットおよび理
想送出時刻スロットと、それぞれ連続する実送出時刻を
有する複数の送出セルスロットとからタイムスロットを
構成し、現時刻に最も近い送出セルスロットから順に格
納判断処理を実施するようにしたものである。したがっ
て、１対の未格納セルスロットおよび理想送出時刻スロ
ットと、それぞれ連続する実送出時刻を有する複数の送
出セルスロットとからタイムスロットが構成され、現時
刻に最も近い送出セルスロットから順に格納判断処理が
実施される。
想送出時刻スロットと、それぞれ連続する実送出時刻を
有する複数の送出セルスロットとからタイムスロットを
構成し、現時刻に最も近い送出セルスロットから順に格
納判断処理を実施するようにしたものである。したがっ
て、１対の未格納セルスロットおよび理想送出時刻スロ
ットと、それぞれ連続する実送出時刻を有する複数の送
出セルスロットとからタイムスロットが構成され、現時
刻に最も近い送出セルスロットから順に格納判断処理が
実施される。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施の形態である
トラフィックシェーパを示すブロック図であり、同図に
おいて、１は到着セルのヘッダから仮想パス識別子（Vi
rtualPath Identifier ：以下、ＶＰＩという）および
仮想チャネル識別子（VirtualChannel Identifier：以
下、ＶＣＩという）を識別するセルヘッダ識別部、２は
所定のアルゴリズムによりセルヘッダ識別部１からのＶ
ＰＩおよびＶＣＩに基づいてセル送出間隔を平均化する
ための到着セルに対する理想的な送出時刻を決定する理
想送出時刻決定部である。
して説明する。図１は本発明の第１の実施の形態である
トラフィックシェーパを示すブロック図であり、同図に
おいて、１は到着セルのヘッダから仮想パス識別子（Vi
rtualPath Identifier ：以下、ＶＰＩという）および
仮想チャネル識別子（VirtualChannel Identifier：以
下、ＶＣＩという）を識別するセルヘッダ識別部、２は
所定のアルゴリズムによりセルヘッダ識別部１からのＶ
ＰＩおよびＶＣＩに基づいてセル送出間隔を平均化する
ための到着セルに対する理想的な送出時刻を決定する理
想送出時刻決定部である。
【００１６】３は理想送出時刻決定部２により決定され
た到着セルの理想送出時刻に基づいてセル出力の競合制
御を行う出力競合制御部、４は出力競合制御部３からの
制御情報に基づいて所定の書込み／読出しアドレス情報
を出力するアドレス制御部、５はアドレス制御部４から
のアドレス情報に基づいてセルヘッダ識別部１からの到
着セルの格納および送出セルの読出しを行うセルメモリ
である。
た到着セルの理想送出時刻に基づいてセル出力の競合制
御を行う出力競合制御部、４は出力競合制御部３からの
制御情報に基づいて所定の書込み／読出しアドレス情報
を出力するアドレス制御部、５はアドレス制御部４から
のアドレス情報に基づいてセルヘッダ識別部１からの到
着セルの格納および送出セルの読出しを行うセルメモリ
である。
【００１７】図２は出力競合制御部を示すブロック図で
ある。出力競合制御部３は、到着順リングバッファ１２
と、送出順リングバッファ１３との２つのリングバッフ
ァを有している。到着順リングバッファ１２は、各到着
セルが格納されているセルメモリ５のアドレスを記憶す
る多数（ｎ個：ｎは正整数）の未格納セルスロット１８
ａ〜１８ｎと、これと対をなし各到着セルに割り当てら
れた理想送出時刻を記憶する多数の理想送出時刻スロッ
ト１９ａ〜１９ｎとから構成されている。
ある。出力競合制御部３は、到着順リングバッファ１２
と、送出順リングバッファ１３との２つのリングバッフ
ァを有している。到着順リングバッファ１２は、各到着
セルが格納されているセルメモリ５のアドレスを記憶す
る多数（ｎ個：ｎは正整数）の未格納セルスロット１８
ａ〜１８ｎと、これと対をなし各到着セルに割り当てら
れた理想送出時刻を記憶する多数の理想送出時刻スロッ
ト１９ａ〜１９ｎとから構成されている。
【００１８】１４は到着セル２１が格納されているセル
メモリ５のアドレスと、その到着セル２１に割り当てら
れた理想送出時刻２２とを格納する場所として、到着順
リングバッファ１２の所定の未格納セルスロットおよび
理想送出時刻スロットを指し示すライトポインタ（Ｗ
Ｐ）である。
メモリ５のアドレスと、その到着セル２１に割り当てら
れた理想送出時刻２２とを格納する場所として、到着順
リングバッファ１２の所定の未格納セルスロットおよび
理想送出時刻スロットを指し示すライトポインタ（Ｗ
Ｐ）である。
【００１９】送出順リングバッファ１３は、送出セルが
格納されているセルメモリ５のアドレスを記憶する多数
（ｎ個）の送出セルスロット２０ａ〜２０ｎから構成さ
れている。１５は送出セル２３が格納されているセルメ
モリ５のアドレスを読出す場所として、送出順リングバ
ッファ１３の所定の送出セルスロットを指し示すリード
ポインタ（ＲＰ）である。
格納されているセルメモリ５のアドレスを記憶する多数
（ｎ個）の送出セルスロット２０ａ〜２０ｎから構成さ
れている。１５は送出セル２３が格納されているセルメ
モリ５のアドレスを読出す場所として、送出順リングバ
ッファ１３の所定の送出セルスロットを指し示すリード
ポインタ（ＲＰ）である。
【００２０】特に、各送出セルスロット２０ａ〜２０ｎ
には、セルを送出するタイミングとして実送出時刻が固
定的に順に割り当てられており、リードポインタ１５お
よび送出順リングバッファ１３により、セルの送出順序
管理が行われる。１６ａ〜１６ｎは送出順リングバッフ
ァ１３の各送出セルスロット２０ａ〜２０ｎごとに設け
られた多数（ｎ個）の判定器である。
には、セルを送出するタイミングとして実送出時刻が固
定的に順に割り当てられており、リードポインタ１５お
よび送出順リングバッファ１３により、セルの送出順序
管理が行われる。１６ａ〜１６ｎは送出順リングバッフ
ァ１３の各送出セルスロット２０ａ〜２０ｎごとに設け
られた多数（ｎ個）の判定器である。
【００２１】１７ａ〜１７ｎは各実送出時刻に対応する
タイムスロットを示しており、到着順リングバッファ１
２の１対の未格納セルスロット１８および理想送出時刻
スロット１９と、送出順リングバッファ１３の送出セル
スロット２０と、判定器１６とから構成される。
タイムスロットを示しており、到着順リングバッファ１
２の１対の未格納セルスロット１８および理想送出時刻
スロット１９と、送出順リングバッファ１３の送出セル
スロット２０と、判定器１６とから構成される。
【００２２】各タイムスロットでは、格納判断処理とし
て、所定の判定基準に基づいてそのタイムスロットの実
送出時刻と理想送出時刻スロット１９とが判定器１６に
より比較され、その比較結果に応じて、未格納セルスロ
ット１８に格納されているアドレスを送出セルスロット
２０に格納するか否かが判定される。また、これら格納
判断処理が各タイムスロットごとに並列的に同時に行わ
れる。
て、所定の判定基準に基づいてそのタイムスロットの実
送出時刻と理想送出時刻スロット１９とが判定器１６に
より比較され、その比較結果に応じて、未格納セルスロ
ット１８に格納されているアドレスを送出セルスロット
２０に格納するか否かが判定される。また、これら格納
判断処理が各タイムスロットごとに並列的に同時に行わ
れる。
【００２３】次に、図３および図４を参照して、本発明
の第１の実施の形態の動作を説明する。図３は、本発明
の第１の実施の形態による出力競合制御部の処理動作を
示すフローチャートであり、（ａ）は出力競合制御処
理、（ｂ）は送出順リングバッファへの格納判断処理を
示している。また図４は第１の実施の形態による出力競
合動作の一例を示す説明図であり、（ａ）〜（ｈ）はそ
の遷移を示している。
の第１の実施の形態の動作を説明する。図３は、本発明
の第１の実施の形態による出力競合制御部の処理動作を
示すフローチャートであり、（ａ）は出力競合制御処
理、（ｂ）は送出順リングバッファへの格納判断処理を
示している。また図４は第１の実施の形態による出力競
合動作の一例を示す説明図であり、（ａ）〜（ｈ）はそ
の遷移を示している。
【００２４】出力競合制御部３は、新規にセルが到着す
るタイミングに応じて、図３に示すような出力競合制御
を開始する。なお、図４（ａ）に示すように、到着順リ
ングバッファ１２の未格納セルスロット１８ａ，１８ｎ
〜１８ｂ、理想送出時刻スロット１９ａ，１９ｎ〜１９
ｂ、および送出順リングバッファ１３の送出セルスロッ
ト２０ａ〜２０ｎが、それぞれｎ個のタイムスロット１
７ａ〜１７ｎを構成しているものとする。
るタイミングに応じて、図３に示すような出力競合制御
を開始する。なお、図４（ａ）に示すように、到着順リ
ングバッファ１２の未格納セルスロット１８ａ，１８ｎ
〜１８ｂ、理想送出時刻スロット１９ａ，１９ｎ〜１９
ｂ、および送出順リングバッファ１３の送出セルスロッ
ト２０ａ〜２０ｎが、それぞれｎ個のタイムスロット１
７ａ〜１７ｎを構成しているものとする。
【００２５】この場合、ライトポインタ１４が示す未格
納セルスロット１８ａおよび理想送出時刻スロット１９
ａと、リードポインタ１５が示す送出セルスロット２０
ａとが、同一タイムスロットとなるように、それぞれの
タイムスロット１７ａ〜１７ｎが構成される。また、各
タイムスロット１７ａ〜１７ｎの実送出時刻がｔ＝０〜
ｎ−１となっており、実送出時刻ｔ＝１の送出セルスロ
ット２０ｂにはセル「Ｃ１」が格納され、実送出時刻ｔ
＝２の送出セルスロット２０ｃにはセル「Ｃ２」が格納
されており、他の送出セルスロット２０ａ，２０ｄほか
は「空き」であるものとする。
納セルスロット１８ａおよび理想送出時刻スロット１９
ａと、リードポインタ１５が示す送出セルスロット２０
ａとが、同一タイムスロットとなるように、それぞれの
タイムスロット１７ａ〜１７ｎが構成される。また、各
タイムスロット１７ａ〜１７ｎの実送出時刻がｔ＝０〜
ｎ−１となっており、実送出時刻ｔ＝１の送出セルスロ
ット２０ｂにはセル「Ｃ１」が格納され、実送出時刻ｔ
＝２の送出セルスロット２０ｃにはセル「Ｃ２」が格納
されており、他の送出セルスロット２０ａ，２０ｄほか
は「空き」であるものとする。
【００２６】まず出力競合制御部３は、新規到着セルの
到着確認を行い（ステップ３１）、新規到着セルがある
場合には（ステップ３１：ＹＥＳ）、アドレス制御部４
から通知された新規到着セル「Ｃ３」が格納されたセル
メモリ５のアドレス２１（図２参照）と、その新規到着
セルに割り当てられた理想送出時刻（Ｔ＝１）２２を、
図４（ａ）に示すように、ライトポインタ１４が示す到
着順リングバッファ１２の所定スロット、ここでは未格
納セルスロット１８ａおよび理想送出時刻スロット１９
ａにそれぞれ格納する（ステップ３２）。
到着確認を行い（ステップ３１）、新規到着セルがある
場合には（ステップ３１：ＹＥＳ）、アドレス制御部４
から通知された新規到着セル「Ｃ３」が格納されたセル
メモリ５のアドレス２１（図２参照）と、その新規到着
セルに割り当てられた理想送出時刻（Ｔ＝１）２２を、
図４（ａ）に示すように、ライトポインタ１４が示す到
着順リングバッファ１２の所定スロット、ここでは未格
納セルスロット１８ａおよび理想送出時刻スロット１９
ａにそれぞれ格納する（ステップ３２）。
【００２７】なお、新規到着セルがない場合には（ステ
ップ３１：ＮＯ）、空きセルが到着したと見なして、ラ
イトポインタ（ＷＰ）１４が示す未格納セルスロット１
８ａおよび理想送出時刻スロット１９ａを「空き」とす
る。次に、各タイムスロット１７ａ〜１７ｎごとに並列
的に、図３（ｂ）に示すような送出順リングバッファ１
３への格納判断処理を実施する（ステップ３３）。
ップ３１：ＮＯ）、空きセルが到着したと見なして、ラ
イトポインタ（ＷＰ）１４が示す未格納セルスロット１
８ａおよび理想送出時刻スロット１９ａを「空き」とす
る。次に、各タイムスロット１７ａ〜１７ｎごとに並列
的に、図３（ｂ）に示すような送出順リングバッファ１
３への格納判断処理を実施する（ステップ３３）。
【００２８】まず、タイムスロット１７ａでは、判定器
１６ａにより、理想送出時刻スロット１９ａに格納され
ている到着セル「Ｃ３」の理想送出時刻Ｔ＝１と、タイ
ムスロット１７ａに割り当てられている実送出時刻ｔ＝
０とが比較される（ステップ４１）。ここで、理想送出
時刻Ｔが実送出時刻ｔ以前（同じまたは過去）を示す場
合（Ｔ≦ｔ）には（ステップ４１：ＹＥＳ）、その送出
セルスロット２０ａが空きか否か判断される（ステップ
４２）。
１６ａにより、理想送出時刻スロット１９ａに格納され
ている到着セル「Ｃ３」の理想送出時刻Ｔ＝１と、タイ
ムスロット１７ａに割り当てられている実送出時刻ｔ＝
０とが比較される（ステップ４１）。ここで、理想送出
時刻Ｔが実送出時刻ｔ以前（同じまたは過去）を示す場
合（Ｔ≦ｔ）には（ステップ４１：ＹＥＳ）、その送出
セルスロット２０ａが空きか否か判断される（ステップ
４２）。
【００２９】送出セルスロット２０ａが空きの場合には
（ステップ４２：ＹＥＳ）、未格納セルスロット１８ａ
の内容、すなわち新規到着セル「Ｃ３」が格納されてい
るセルメモリ５のアドレスを、送出セルスロット２０ａ
に転送し（ステップ４３）、処理を終了する。一方、図
４（ａ）のように、理想送出時刻Ｔが実送出時刻ｔより
後（未来）を示す場合（Ｔ＞ｔ）（ステップ４１：Ｎ
Ｏ）、または送出セルスロット２０ａが空きでない場合
（ステップ４２：ＮＯ）には、直ちに処理を終了する。
（ステップ４２：ＹＥＳ）、未格納セルスロット１８ａ
の内容、すなわち新規到着セル「Ｃ３」が格納されてい
るセルメモリ５のアドレスを、送出セルスロット２０ａ
に転送し（ステップ４３）、処理を終了する。一方、図
４（ａ）のように、理想送出時刻Ｔが実送出時刻ｔより
後（未来）を示す場合（Ｔ＞ｔ）（ステップ４１：Ｎ
Ｏ）、または送出セルスロット２０ａが空きでない場合
（ステップ４２：ＮＯ）には、直ちに処理を終了する。
【００３０】このようにして、送出順リングバッファ１
３への格納判断処理が、すべてのタイムスロット１７ａ
〜１７ｎごとに並列的に実施される（ステップ３３）。
続いて、到着順リングバッファ１２のすべての未格納セ
ルスロット１８ａ〜１８ｎおよび理想送出時刻スロット
１９ａ〜１９ｎを、図４（ｂ）に示すように、送出順リ
ングバッファ１３の未来方向に、それぞれ１スロット分
だけ移動（シフト）させる（ステップ３４）。
３への格納判断処理が、すべてのタイムスロット１７ａ
〜１７ｎごとに並列的に実施される（ステップ３３）。
続いて、到着順リングバッファ１２のすべての未格納セ
ルスロット１８ａ〜１８ｎおよび理想送出時刻スロット
１９ａ〜１９ｎを、図４（ｂ）に示すように、送出順リ
ングバッファ１３の未来方向に、それぞれ１スロット分
だけ移動（シフト）させる（ステップ３４）。
【００３１】以上の送出順リングバッファへの格納判断
処理（ステップ３３）、および到着順リングバッファ１
２のスロット移動操作（ステップ３４）を、次の到着セ
ルが入力されるまでの１セル時間内に、２回繰り返し実
施する。したがって、図４（ｂ）では、到着順リングバ
ッファ１２のスロット移動操作により、未格納セルスロ
ット１８ｂ，１８ａ，１８ｎ〜１８ｃ、理想送出時刻ス
ロット１９ｂ，１９ａ，１９ｎ〜１９ｃ、および送出セ
ルスロット２０ａ〜２０ｎから、新たなタイムスロット
１７ａ〜１７ｎが構成される。
処理（ステップ３３）、および到着順リングバッファ１
２のスロット移動操作（ステップ３４）を、次の到着セ
ルが入力されるまでの１セル時間内に、２回繰り返し実
施する。したがって、図４（ｂ）では、到着順リングバ
ッファ１２のスロット移動操作により、未格納セルスロ
ット１８ｂ，１８ａ，１８ｎ〜１８ｃ、理想送出時刻ス
ロット１９ｂ，１９ａ，１９ｎ〜１９ｃ、および送出セ
ルスロット２０ａ〜２０ｎから、新たなタイムスロット
１７ａ〜１７ｎが構成される。
【００３２】さらに、これら各タイムスロット１７ａ〜
１７ｎにおいて、送出順リングバッファ１３への格納判
断処理が並列的に実施される。この場合、タイムスロッ
ト１７ｂでは、理想送出時刻スロット１９ａに格納され
ている到着セル「Ｃ３」の理想送出時刻Ｔ＝１が、タイ
ムスロット１７ｂに割り当てられている実送出時刻ｔ＝
１と同じであるが、送出セルスロット２０ｂにセルＣ１
が格納されていることから、送出セルスロット２０ｂへ
の転送は行われずに、セル「Ｃ３」は未格納セルスロッ
ト１８ａに保持される。
１７ｎにおいて、送出順リングバッファ１３への格納判
断処理が並列的に実施される。この場合、タイムスロッ
ト１７ｂでは、理想送出時刻スロット１９ａに格納され
ている到着セル「Ｃ３」の理想送出時刻Ｔ＝１が、タイ
ムスロット１７ｂに割り当てられている実送出時刻ｔ＝
１と同じであるが、送出セルスロット２０ｂにセルＣ１
が格納されていることから、送出セルスロット２０ｂへ
の転送は行われずに、セル「Ｃ３」は未格納セルスロッ
ト１８ａに保持される。
【００３３】続いて、図４（ｃ）に示すように、到着順
リングバッファ１２のスロット移動操作が実施されて、
未格納セルスロット１８ｃ〜１８ａ，１８ｎ〜１８ｄ、
理想送出時刻スロット１９ｃ〜１９ａ，１９ｎ〜１９
ｄ、および送出セルスロット２０ａ〜２０ｎから、新た
なタイムスロット１７ａ〜１７ｎが構成される。この
後、現時刻が実送出時刻ｔ＝０となった時点でリードポ
インタ（ＲＰ）１５が示す送出順リングバッファ１３の
送出セルスロット２０ａから、到着セルが格納されてい
るセルメモリ５のアドレスを読出す（ステップ３５）。
リングバッファ１２のスロット移動操作が実施されて、
未格納セルスロット１８ｃ〜１８ａ，１８ｎ〜１８ｄ、
理想送出時刻スロット１９ｃ〜１９ａ，１９ｎ〜１９
ｄ、および送出セルスロット２０ａ〜２０ｎから、新た
なタイムスロット１７ａ〜１７ｎが構成される。この
後、現時刻が実送出時刻ｔ＝０となった時点でリードポ
インタ（ＲＰ）１５が示す送出順リングバッファ１３の
送出セルスロット２０ａから、到着セルが格納されてい
るセルメモリ５のアドレスを読出す（ステップ３５）。
【００３４】これにより、読出されたアドレスが、出力
競合制御部３からアドレス制御部４に通知され、このア
ドレスに格納されている到着セルが、送出セルとしてセ
ルメモリ５から読出される。なお、図４（ｃ）では、リ
ードポインタ１５が示す送出セルスロット２０ａが「空
き」であることから、実送出時刻ｔ＝０においては「空
きセル」が送出されるものとなる。
競合制御部３からアドレス制御部４に通知され、このア
ドレスに格納されている到着セルが、送出セルとしてセ
ルメモリ５から読出される。なお、図４（ｃ）では、リ
ードポインタ１５が示す送出セルスロット２０ａが「空
き」であることから、実送出時刻ｔ＝０においては「空
きセル」が送出されるものとなる。
【００３５】最後に、図４（ｄ）に示すように、ライト
ポインタ１４とリードポインタ１５とを、それぞれ１ス
ロットずつ未来方向に前進させるとともに、リードポイ
ンタ１５が通過した送出セルスロット２０の実送出時刻
を送出順リングバッファ１３のうち、最も遅いタイムス
ロットｔ＝ｎに設定し、新規到着セル「Ｃ３」に応じた
一連の出力競合制御処理を終了する。
ポインタ１４とリードポインタ１５とを、それぞれ１ス
ロットずつ未来方向に前進させるとともに、リードポイ
ンタ１５が通過した送出セルスロット２０の実送出時刻
を送出順リングバッファ１３のうち、最も遅いタイムス
ロットｔ＝ｎに設定し、新規到着セル「Ｃ３」に応じた
一連の出力競合制御処理を終了する。
【００３６】したがって、到着順リングバッファ１２の
各未格納セルスロット１８ａ〜１８ｎに保持された到着
セルは、次の到着セルに応じた出力競合制御処理によ
り、次の到着セルと並列して同時に、送出順リングバッ
ファ１２への格納判断が行われる。
各未格納セルスロット１８ａ〜１８ｎに保持された到着
セルは、次の到着セルに応じた出力競合制御処理によ
り、次の到着セルと並列して同時に、送出順リングバッ
ファ１２への格納判断が行われる。
【００３７】すなわち、図４（ｅ）に示すように、セル
「Ｃ３」に続いて次の到着セル「Ｃ４」が入力された場
合、セル「Ｃ４」およびその理想送出時刻Ｔがライトポ
インタ１４が示す未格納セルスロット１８ｂおよび理想
送出時刻スロット１９ｂにそれぞれ格納された後、各タ
イムスロット１７ａ〜１７ｎにて並列的に、送出順リン
グバッファ１２への格納判断が行われる。
「Ｃ３」に続いて次の到着セル「Ｃ４」が入力された場
合、セル「Ｃ４」およびその理想送出時刻Ｔがライトポ
インタ１４が示す未格納セルスロット１８ｂおよび理想
送出時刻スロット１９ｂにそれぞれ格納された後、各タ
イムスロット１７ａ〜１７ｎにて並列的に、送出順リン
グバッファ１２への格納判断が行われる。
【００３８】これにより、前回の出力競合制御処理にて
到着順リングバッファ１２の未格納セルスロット１８ａ
に保持されたセル「Ｃ３」が、タイムスロット１７ｃに
て格納判断が行われる。ここでは、タイムスロット１７
ｃを構成する送出セルスロット２０ｃにセル「Ｃ２」が
格納されていることから、送出セルスロット２０ｂへの
転送は行われない。
到着順リングバッファ１２の未格納セルスロット１８ａ
に保持されたセル「Ｃ３」が、タイムスロット１７ｃに
て格納判断が行われる。ここでは、タイムスロット１７
ｃを構成する送出セルスロット２０ｃにセル「Ｃ２」が
格納されていることから、送出セルスロット２０ｂへの
転送は行われない。
【００３９】続いて、図４（ｆ）に示すように、到着順
リングバッファ１２のスロット移動操作が行われて、新
たなタイムスロット１７ａ〜１７ｎが構成され、各タイ
ムスロット１７ａ〜１７ｎにて並列的に、送出順リング
バッファ１２への格納判断が行われる。ここでは、タイ
ムスロット１７ｄにて、セル「Ｃ３」の理想送出時刻Ｔ
＝１がタイムスロット１７ｄの実送出時刻ｔ＝３より前
（過去）であり、かつその送出セルスロット２０ｄが
「空き」であることから、未格納セルスロット１８ａの
内容、すなわちセル「Ｃ３」の格納アドレスが送出セル
スロット２０ｄに転送される。
リングバッファ１２のスロット移動操作が行われて、新
たなタイムスロット１７ａ〜１７ｎが構成され、各タイ
ムスロット１７ａ〜１７ｎにて並列的に、送出順リング
バッファ１２への格納判断が行われる。ここでは、タイ
ムスロット１７ｄにて、セル「Ｃ３」の理想送出時刻Ｔ
＝１がタイムスロット１７ｄの実送出時刻ｔ＝３より前
（過去）であり、かつその送出セルスロット２０ｄが
「空き」であることから、未格納セルスロット１８ａの
内容、すなわちセル「Ｃ３」の格納アドレスが送出セル
スロット２０ｄに転送される。
【００４０】なお、タイムスロット１７ｃのセル「Ｃ
４」については、その送出セルスロット２０ｃにセル
「Ｃ２」が格納されていることから、送出セルスロット
２０ｃへの転送は行われない。この後、到着順リングバ
ッファ１２のスロット移動操作が行われて、図４（ｇ）
に示すように、新たなタイムスロット１７ａ〜１７ｎが
構成される。
４」については、その送出セルスロット２０ｃにセル
「Ｃ２」が格納されていることから、送出セルスロット
２０ｃへの転送は行われない。この後、到着順リングバ
ッファ１２のスロット移動操作が行われて、図４（ｇ）
に示すように、新たなタイムスロット１７ａ〜１７ｎが
構成される。
【００４１】さらに、リードポインタ（ＲＰ）１５が示
す送出順リングバッファ１３の送出セルスロット２０ｂ
から、到着セルここではセル「Ｃ１」が格納されている
セルメモリ５のアドレスが読出されてアドレス制御部４
に通知され、このアドレスに格納されている到着セル
「Ｃ１」が、送出セルとしてセルメモリ５から読出され
る。
す送出順リングバッファ１３の送出セルスロット２０ｂ
から、到着セルここではセル「Ｃ１」が格納されている
セルメモリ５のアドレスが読出されてアドレス制御部４
に通知され、このアドレスに格納されている到着セル
「Ｃ１」が、送出セルとしてセルメモリ５から読出され
る。
【００４２】最後に、図４（ｈ）に示すように、ライト
ポインタ１４とリードポインタ１５とを、それぞれ１ス
ロットずつ未来方向に前進させるとともに、リードポイ
ンタ１５が通過した送出セルスロット２０の実送出時刻
を送出順リングバッファ１３の内、最も遅いタイムスロ
ットｔ＝ｎ＋１に設定し、新規到着セル「Ｃ４」に応じ
た一連の出力競合制御処理を終了する。
ポインタ１４とリードポインタ１５とを、それぞれ１ス
ロットずつ未来方向に前進させるとともに、リードポイ
ンタ１５が通過した送出セルスロット２０の実送出時刻
を送出順リングバッファ１３の内、最も遅いタイムスロ
ットｔ＝ｎ＋１に設定し、新規到着セル「Ｃ４」に応じ
た一連の出力競合制御処理を終了する。
【００４３】したがって、図４（ｅ）〜（ｆ）では、到
着セル「Ｃ４」に対する送出リングバッファ１３への格
納判断処理と並列して、到着セル「Ｃ４」以前に入力さ
れ到着リングバッファ１２に保持されているセル、例え
ばセル「Ｃ３」に対する格納判断処理が行われるものと
なる。
着セル「Ｃ４」に対する送出リングバッファ１３への格
納判断処理と並列して、到着セル「Ｃ４」以前に入力さ
れ到着リングバッファ１２に保持されているセル、例え
ばセル「Ｃ３」に対する格納判断処理が行われるものと
なる。
【００４４】このように、出力競合制御部３に、到着セ
ルの格納アドレスおよびその到着セルの理想送出時刻Ｔ
をセル到着順に未格納セルスロット１８および理想送出
時刻スロット１９に保持する到着順リングバッファ１２
と、実送出時刻が順に割り当てられた送出セルスロット
２０にそれぞれの実送出時刻に送出するセルの格納アド
レスを保持する送出順リングバッファ１３とを設けて、
所定の未格納セルスロット１８、理想送出時刻スロット
１９および送出セルスロット２０からタイムスロット１
７をそれぞれ構成し、各タイムスロット１７にて所定条
件が満たされた場合にのみ未格納セルスロット１８の内
容を送出セルスロット２０へ転送する送出順リングバッ
ファへの格納判断処理を各タイムスロットごとに並列的
に実施するようにしたものである。
ルの格納アドレスおよびその到着セルの理想送出時刻Ｔ
をセル到着順に未格納セルスロット１８および理想送出
時刻スロット１９に保持する到着順リングバッファ１２
と、実送出時刻が順に割り当てられた送出セルスロット
２０にそれぞれの実送出時刻に送出するセルの格納アド
レスを保持する送出順リングバッファ１３とを設けて、
所定の未格納セルスロット１８、理想送出時刻スロット
１９および送出セルスロット２０からタイムスロット１
７をそれぞれ構成し、各タイムスロット１７にて所定条
件が満たされた場合にのみ未格納セルスロット１８の内
容を送出セルスロット２０へ転送する送出順リングバッ
ファへの格納判断処理を各タイムスロットごとに並列的
に実施するようにしたものである。
【００４５】したがって、従来のように、到着セルを格
納するために単に所定の探索開始スロットから未来方向
に向かって順次空きタイムスロットを探索するものと比
較して、セルの伝送速度が大きい場合や送出順序管理用
のバッファ容量が大きい場合でも、セルの到着から次の
セルの到着までの１セル時間内における探索範囲を大幅
に削減することが可能となり、セルの伝送速度や送出順
序管理用バッファの容量に依存せず、到着セルに対応す
る空きタイムスロットを確実に探索することができる。
納するために単に所定の探索開始スロットから未来方向
に向かって順次空きタイムスロットを探索するものと比
較して、セルの伝送速度が大きい場合や送出順序管理用
のバッファ容量が大きい場合でも、セルの到着から次の
セルの到着までの１セル時間内における探索範囲を大幅
に削減することが可能となり、セルの伝送速度や送出順
序管理用バッファの容量に依存せず、到着セルに対応す
る空きタイムスロットを確実に探索することができる。
【００４６】さらに、各タイムスロット１７では、理想
送出時刻スロット１９に格納されている理想送出時刻Ｔ
と、送出セルスロット２０の実送出時刻ｔとを比較し、
理想送出時刻Ｔが実送出時刻ｔ以前（同じまたは過去）
であって、かつ送出セルスロット２０が空きの場合を条
件とし、この条件が満たされた場合に、未格納セルスロ
ット１８の内容を送出セルスロット２０に転送するよう
にしたものである。したがって、各到着セルに付与され
た理想送出時刻Ｔの順序に基づいて正確に送出すること
が可能となる。
送出時刻スロット１９に格納されている理想送出時刻Ｔ
と、送出セルスロット２０の実送出時刻ｔとを比較し、
理想送出時刻Ｔが実送出時刻ｔ以前（同じまたは過去）
であって、かつ送出セルスロット２０が空きの場合を条
件とし、この条件が満たされた場合に、未格納セルスロ
ット１８の内容を送出セルスロット２０に転送するよう
にしたものである。したがって、各到着セルに付与され
た理想送出時刻Ｔの順序に基づいて正確に送出すること
が可能となる。
【００４７】また、新規到着セルが格納された未格納セ
ルスロット１８およびその理想送出時刻スロット１９
と、次にセルを送出する実送出時刻の送出セルスロット
２０とからなるタイムスロット１７を基準として、その
タイムスロット１７より過去の未格納セルスロット１８
および理想送出時刻スロット１９と、そのタイムスロッ
ト１７より未来の送出セルスロット２０とからそれぞれ
順にタイムスロットを構成するようにしたものである。
ルスロット１８およびその理想送出時刻スロット１９
と、次にセルを送出する実送出時刻の送出セルスロット
２０とからなるタイムスロット１７を基準として、その
タイムスロット１７より過去の未格納セルスロット１８
および理想送出時刻スロット１９と、そのタイムスロッ
ト１７より未来の送出セルスロット２０とからそれぞれ
順にタイムスロットを構成するようにしたものである。
【００４８】したがって、次にセルを送出する実送出時
刻の送出セルスロット２０が空きであり、新規到着セル
の理想送出時刻がその実送出時刻以前（同じまたは過
去）である場合には、新規到着セルを次の実送出時刻に
て直ちに送出することが可能となり、新規到着セルに対
する処理応答を迅速に実施することができ、到着セルの
滞留量を低減させることが可能となる。
刻の送出セルスロット２０が空きであり、新規到着セル
の理想送出時刻がその実送出時刻以前（同じまたは過
去）である場合には、新規到着セルを次の実送出時刻に
て直ちに送出することが可能となり、新規到着セルに対
する処理応答を迅速に実施することができ、到着セルの
滞留量を低減させることが可能となる。
【００４９】なお、以上の説明において、到着順リング
バッファ１２および送出順リングバッファ１３に、セル
メモリ５における到着セルの格納アドレスを格納するよ
うにした場合について説明したが、これに限定されるも
のではなく、例えば到着セルの内容そのものを各リング
バッファ１２，１３に格納するようにしてもよい。この
場合には、図５に示すように、アドレス制御部４が不要
となるとともに、到着セルを一時的に蓄積するセルメモ
リと到着順リングバッファ１２および送出順リングバッ
ファ１３とを兼用することが可能となる。
バッファ１２および送出順リングバッファ１３に、セル
メモリ５における到着セルの格納アドレスを格納するよ
うにした場合について説明したが、これに限定されるも
のではなく、例えば到着セルの内容そのものを各リング
バッファ１２，１３に格納するようにしてもよい。この
場合には、図５に示すように、アドレス制御部４が不要
となるとともに、到着セルを一時的に蓄積するセルメモ
リと到着順リングバッファ１２および送出順リングバッ
ファ１３とを兼用することが可能となる。
【００５０】次に、図６を参照して、本発明の第２の実
施の形態について説明する。図６は本発明の第２の実施
の形態による出力競合制御部を示すブロック図であり、
特に前述した到着順リングバッファ１２および送出順リ
ングバッファ１３に到着セルの内容を蓄積するようにし
た場合を例に説明するが、セル格納アドレスを蓄積する
場合でも同様である。図６において、前述の説明（図２
参照）と同じまたは同等部分には同一符号を付してあ
る。
施の形態について説明する。図６は本発明の第２の実施
の形態による出力競合制御部を示すブロック図であり、
特に前述した到着順リングバッファ１２および送出順リ
ングバッファ１３に到着セルの内容を蓄積するようにし
た場合を例に説明するが、セル格納アドレスを蓄積する
場合でも同様である。図６において、前述の説明（図２
参照）と同じまたは同等部分には同一符号を付してあ
る。
【００５１】ここでは、例えば１対の未格納セルスロッ
ト１８ａおよび理想送出時刻スロット１９ａに対して、
それぞれ異なる実送出時刻を有する複数の送出セルスロ
ット、ここでは４つの送出セルスロット２０ａ〜２０ｄ
が割り当てられ、１つのタイムスロット１７ａを構成し
ている。なお、判定器１６ａ〜１６ｄは各送出セルスロ
ット２０ａ〜２０ｄごとに設けられており、それぞれ未
格納セルスロット１８ａおよび理想送出時刻スロット１
９ａと個々の送出セルスロット２０ａ〜２０ｄとについ
てそれぞれ格納判断処理を行う。
ト１８ａおよび理想送出時刻スロット１９ａに対して、
それぞれ異なる実送出時刻を有する複数の送出セルスロ
ット、ここでは４つの送出セルスロット２０ａ〜２０ｄ
が割り当てられ、１つのタイムスロット１７ａを構成し
ている。なお、判定器１６ａ〜１６ｄは各送出セルスロ
ット２０ａ〜２０ｄごとに設けられており、それぞれ未
格納セルスロット１８ａおよび理想送出時刻スロット１
９ａと個々の送出セルスロット２０ａ〜２０ｄとについ
てそれぞれ格納判断処理を行う。
【００５２】図７は第２の実施の形態による出力競合動
作の一例を示す説明図であり、（ａ）〜（ｄ）はその遷
移を示している。ここでは、１つのタイムスロット１７
に４つの送出セルスロット２０が含まれている。例えば
未格納セルスロット１８ａおよび理想送出時刻スロット
１９ａに対して４つの送出セルスロット２０ａ〜２０ｄ
が割り当てられており、これらによりタイムスロット１
７ａが構成されている。
作の一例を示す説明図であり、（ａ）〜（ｄ）はその遷
移を示している。ここでは、１つのタイムスロット１７
に４つの送出セルスロット２０が含まれている。例えば
未格納セルスロット１８ａおよび理想送出時刻スロット
１９ａに対して４つの送出セルスロット２０ａ〜２０ｄ
が割り当てられており、これらによりタイムスロット１
７ａが構成されている。
【００５３】出力競合制御の動作については、前述した
図３（ａ）のフローチャートと同様である。特に、前述
した図３（ｂ）の格納判断処理においては、タイムスロ
ット内の個々の送出セルスロットに対して、実送出時刻
が現時刻に近いものから順に、理想送出時刻Ｔと実送出
時刻ｔとの比較（ステップ４１）および送出セルスロッ
トの空き確認（ステップ４２）が実施される。
図３（ａ）のフローチャートと同様である。特に、前述
した図３（ｂ）の格納判断処理においては、タイムスロ
ット内の個々の送出セルスロットに対して、実送出時刻
が現時刻に近いものから順に、理想送出時刻Ｔと実送出
時刻ｔとの比較（ステップ４１）および送出セルスロッ
トの空き確認（ステップ４２）が実施される。
【００５４】例えば、図７（ａ）のタイムスロット１７
ａでは、ライトポイント（ＷＰ）１４に基づいて新規到
着セル「Ｃ３」およびその理想送出時刻（Ｔ＝２）が、
それぞれ未格納セルスロット１８ａおよび理想送出時刻
スロット１９ａに格納され、送出セルスロット２０ａ〜
２０ｄとの格納判断処理が実施される。まず、現時刻に
近い送出セルスロット２０ａが対象となり、その実送出
時刻ｔ＝０と理想送出時刻スロット１９ａのＴ＝２とが
比較される（ステップ４１）。
ａでは、ライトポイント（ＷＰ）１４に基づいて新規到
着セル「Ｃ３」およびその理想送出時刻（Ｔ＝２）が、
それぞれ未格納セルスロット１８ａおよび理想送出時刻
スロット１９ａに格納され、送出セルスロット２０ａ〜
２０ｄとの格納判断処理が実施される。まず、現時刻に
近い送出セルスロット２０ａが対象となり、その実送出
時刻ｔ＝０と理想送出時刻スロット１９ａのＴ＝２とが
比較される（ステップ４１）。
【００５５】この場合、理想送出時刻Ｔ＝２が実送出時
刻ｔ＝０よりも後（未来）を示していることから（Ｔ＞
ｔ）、送出セルスロット２０ａへの格納は行われない
（ステップ４１：ＮＯ）。次に、送出セルスロット２０
ｂが対象となり、同様に、理想送出時刻Ｔ＝２が実送出
時刻ｔ＝１よりも後（未来）を示していることから（Ｔ
＞ｔ）、送出セルスロット２０ｂへの格納は行われない
（ステップ４１：ＮＯ）。
刻ｔ＝０よりも後（未来）を示していることから（Ｔ＞
ｔ）、送出セルスロット２０ａへの格納は行われない
（ステップ４１：ＮＯ）。次に、送出セルスロット２０
ｂが対象となり、同様に、理想送出時刻Ｔ＝２が実送出
時刻ｔ＝１よりも後（未来）を示していることから（Ｔ
＞ｔ）、送出セルスロット２０ｂへの格納は行われない
（ステップ４１：ＮＯ）。
【００５６】続いて、送出セルスロット２０ｃが対象と
なり、この場合、理想送出時刻Ｔ＝２と実送出時刻ｔ＝
２とが等しいが（ステップ４１：ＹＥＳ）、送出セルス
ロット２０ｃにセル「Ｃ２」が格納されていることか
ら、送出セルスロット２０ｃへの格納は行われない（ス
テップ４１：ＮＯ）。最後に、送出セルスロット２０ｄ
が対象となり、この場合も、送出セルスロット２０ｄに
セル「Ｃ３」が格納されていることから、送出セルスロ
ット２０ｄへの格納は行われない（ステップ４１：Ｎ
Ｏ）。
なり、この場合、理想送出時刻Ｔ＝２と実送出時刻ｔ＝
２とが等しいが（ステップ４１：ＹＥＳ）、送出セルス
ロット２０ｃにセル「Ｃ２」が格納されていることか
ら、送出セルスロット２０ｃへの格納は行われない（ス
テップ４１：ＮＯ）。最後に、送出セルスロット２０ｄ
が対象となり、この場合も、送出セルスロット２０ｄに
セル「Ｃ３」が格納されていることから、送出セルスロ
ット２０ｄへの格納は行われない（ステップ４１：Ｎ
Ｏ）。
【００５７】このようにして、タイムスロット１７ａの
各送出セルスロット２０ａ〜２０ｄに対して現時刻に近
いものから順に格納判断処理を実施するとともに、各タ
イムスロット１７ａ〜１７ｎについて並列的に同時に実
施する（ステップ３３）。その後、到着順リングバッフ
ァ１２のすべての未格納セルスロット１８ａ〜１８ｎお
よび理想送出時刻スロット１９ａ〜１９ｎを、図７
（ｂ）に示すように、送出順リングバッファ１３の未来
方向に、それぞれ１スロット分だけ移動（シフト）させ
る（ステップ３４）。
各送出セルスロット２０ａ〜２０ｄに対して現時刻に近
いものから順に格納判断処理を実施するとともに、各タ
イムスロット１７ａ〜１７ｎについて並列的に同時に実
施する（ステップ３３）。その後、到着順リングバッフ
ァ１２のすべての未格納セルスロット１８ａ〜１８ｎお
よび理想送出時刻スロット１９ａ〜１９ｎを、図７
（ｂ）に示すように、送出順リングバッファ１３の未来
方向に、それぞれ１スロット分だけ移動（シフト）させ
る（ステップ３４）。
【００５８】図７（ｂ）では、到着順リングバッファ１
２のスロット移動操作により、未格納セルスロット１８
ａ，理想送出時刻スロット１９ａ、および送出セルスロ
ット２０ｅ〜２０ｈから、新たなタイムスロット１７ｂ
が構成され、前述した格納判断処理が実施される。ここ
では、セル「Ｃ４」の理想送出時刻Ｔ＝２が、タイムス
ロット１７ｂ内のすべての送出セルスロット２０ｅ〜２
０ｈの実送出時刻ｔより前（過去）であって、送出セル
スロット２０ｅ〜２０ｈが「空き」であることから、い
ずれの送出セルスロットも格納条件を満たすことにな
る。
２のスロット移動操作により、未格納セルスロット１８
ａ，理想送出時刻スロット１９ａ、および送出セルスロ
ット２０ｅ〜２０ｈから、新たなタイムスロット１７ｂ
が構成され、前述した格納判断処理が実施される。ここ
では、セル「Ｃ４」の理想送出時刻Ｔ＝２が、タイムス
ロット１７ｂ内のすべての送出セルスロット２０ｅ〜２
０ｈの実送出時刻ｔより前（過去）であって、送出セル
スロット２０ｅ〜２０ｈが「空き」であることから、い
ずれの送出セルスロットも格納条件を満たすことにな
る。
【００５９】この場合には、現時刻に最も近い実送出時
刻の送出セルスロット２０ｅに対して未格納セルスロッ
ト１８ａのセル「Ｃ４」が転送されるものとなる（ステ
ップ４３）。以上のようにして、送出順リングバッファ
への格納判断処理（ステップ３３）、および到着順リン
グバッファ１２のスロット移動操作（ステップ３４）
が、次の到着セルが入力されるまでの１セル時間内に、
２回繰り返し実施されて、図７（ｃ）に示すような状態
となり、リードポインタ（ＲＰ）１５の指す送出セルス
ロット２０ａから、セル「Ｃ１」が読出され送出され
る。
刻の送出セルスロット２０ｅに対して未格納セルスロッ
ト１８ａのセル「Ｃ４」が転送されるものとなる（ステ
ップ４３）。以上のようにして、送出順リングバッファ
への格納判断処理（ステップ３３）、および到着順リン
グバッファ１２のスロット移動操作（ステップ３４）
が、次の到着セルが入力されるまでの１セル時間内に、
２回繰り返し実施されて、図７（ｃ）に示すような状態
となり、リードポインタ（ＲＰ）１５の指す送出セルス
ロット２０ａから、セル「Ｃ１」が読出され送出され
る。
【００６０】これにより、図７（ｃ）に示すような状態
となり、リードポインタ（ＲＰ）１５の指す送出セルス
ロット２０ａから、セル「Ｃ１」が読出され送出され
る。最後に、図７（ｄ）に示すように、リードポインタ
１５を１スロットだけ未来方向に前進させるとともに、
リードポインタ１５が通過した送出セルスロット２０ａ
の実送出時刻を送出順リングバッファ１３の内、最も遅
いタイムスロットｔ＝ｎ＋１に設定する。
となり、リードポインタ（ＲＰ）１５の指す送出セルス
ロット２０ａから、セル「Ｃ１」が読出され送出され
る。最後に、図７（ｄ）に示すように、リードポインタ
１５を１スロットだけ未来方向に前進させるとともに、
リードポインタ１５が通過した送出セルスロット２０ａ
の実送出時刻を送出順リングバッファ１３の内、最も遅
いタイムスロットｔ＝ｎ＋１に設定する。
【００６１】また、ライトポインタ（ＷＰ）１４につい
ては、リードポインタ１５が異なるタイムスロットに移
動した場合にのみ、そのタイムスロットに前進させ、リ
ードポインタ１５が同一のタイムスロット内にある場合
には、次のタイムスロットへの前進は行わない。このよ
うにして、新規到着セル「Ｃ４」に応じた一連の出力競
合制御処理を終了する。
ては、リードポインタ１５が異なるタイムスロットに移
動した場合にのみ、そのタイムスロットに前進させ、リ
ードポインタ１５が同一のタイムスロット内にある場合
には、次のタイムスロットへの前進は行わない。このよ
うにして、新規到着セル「Ｃ４」に応じた一連の出力競
合制御処理を終了する。
【００６２】なお、リードポインタ１５が存在しないタ
イムスロットでは、そのタイムスロット内のすべての送
出セルスロットに対して格納判断処理が実施されるが、
リードポインタ１５が存在するタイムスロットでは、実
送出時刻が現時刻以降のものについて格納判断処理が実
施される。したがって、例えば図７（ｄ）直後の新規到
着セルについては、送出セルスロット２０ａの実送出時
刻が現時刻より未来に設定されることから、タイムスロ
ット１７ａ内では送出セルスロット２０ｂ〜２０ｄに対
して格納判断処理が行われる。
イムスロットでは、そのタイムスロット内のすべての送
出セルスロットに対して格納判断処理が実施されるが、
リードポインタ１５が存在するタイムスロットでは、実
送出時刻が現時刻以降のものについて格納判断処理が実
施される。したがって、例えば図７（ｄ）直後の新規到
着セルについては、送出セルスロット２０ａの実送出時
刻が現時刻より未来に設定されることから、タイムスロ
ット１７ａ内では送出セルスロット２０ｂ〜２０ｄに対
して格納判断処理が行われる。
【００６３】また、リードポインタ１５が存在するタイ
ムスロットにおいて、新規到着セル以外のセルすなわち
到着順リングバッファ１２のシフト動作により過去に保
持されていたセルが対象となった場合には、リードポイ
ンタ１５より過去側に位置する送出セルスロットが格納
判断処理の対象となる。したがって、例えば図７（ｄ）
に示すように、リードポインタ１５が送出セルスロット
２０ｂにある場合であって、新規到着セル以外のセルが
未格納セルスロット１８ｃに格納されている場合には、
リードポインタ１５より過去側の送出セルスロット２０
ａが格納判断処理の対象となる。
ムスロットにおいて、新規到着セル以外のセルすなわち
到着順リングバッファ１２のシフト動作により過去に保
持されていたセルが対象となった場合には、リードポイ
ンタ１５より過去側に位置する送出セルスロットが格納
判断処理の対象となる。したがって、例えば図７（ｄ）
に示すように、リードポインタ１５が送出セルスロット
２０ｂにある場合であって、新規到着セル以外のセルが
未格納セルスロット１８ｃに格納されている場合には、
リードポインタ１５より過去側の送出セルスロット２０
ａが格納判断処理の対象となる。
【００６４】このように、１対の未格納セルスロット１
８および理想送出時刻スロット１９に対して、それぞれ
連続する実送出時刻を有する複数の送出セルスロット２
０を設けて、現時刻に最も近い送出セルスロットから格
納判断処理を実施するようにしたので、送出セルスロッ
トの数に比較して未格納セルスロットの数を削減するこ
とが可能となり、到着リングバッファの記憶容量を削減
することができる。
８および理想送出時刻スロット１９に対して、それぞれ
連続する実送出時刻を有する複数の送出セルスロット２
０を設けて、現時刻に最も近い送出セルスロットから格
納判断処理を実施するようにしたので、送出セルスロッ
トの数に比較して未格納セルスロットの数を削減するこ
とが可能となり、到着リングバッファの記憶容量を削減
することができる。
【００６５】なお、以上の説明において、タイムスロッ
ト内の各送出セルスロットに対する格納判断処理を、現
時刻に最も近い送出セルスロットから格納判断処理を実
施する場合を例に説明したが、これに限られるものでは
なく、例えばタイムスロット内の各送出セルスロットに
対して並列的に格納判断を実施し、格納可と判断された
送出セルスロットのうち、現時刻に最も近いものに対し
て未格納セルスロットの内容を転送するようにしてもよ
く、現時刻に最も近い送出セルスロットから格納判断処
理を順に実施する場合と比較して、処理時間を短縮する
ことが可能となる。
ト内の各送出セルスロットに対する格納判断処理を、現
時刻に最も近い送出セルスロットから格納判断処理を実
施する場合を例に説明したが、これに限られるものでは
なく、例えばタイムスロット内の各送出セルスロットに
対して並列的に格納判断を実施し、格納可と判断された
送出セルスロットのうち、現時刻に最も近いものに対し
て未格納セルスロットの内容を転送するようにしてもよ
く、現時刻に最も近い送出セルスロットから格納判断処
理を順に実施する場合と比較して、処理時間を短縮する
ことが可能となる。
【００６６】
【発明の効果】以上説明したように、本発明は、到着セ
ルまたはその格納アドレスを到着した順に保持する複数
の未格納セルスロット、およびこれら未格納セルスロッ
トと対をなし各到着セルの理想送出時刻を保持する理想
送出時刻スロットと、予め順に割り当てられた実送出時
刻ごとに送出すべきセルまたはその格納アドレスを保持
する複数の送出セルスロットとを設けて、対をなす所定
の未格納セルスロットおよび理想送出時刻スロットと、
所定の送出セルスロットとからそれぞれ複数のタイムス
ロットを構成し、個々のタイムスロットにて所定条件が
満たされた場合にのみ未格納セルスロットの内容を送出
セルスロットへ転送する格納判断処理を実施するととも
に、これら格納判断処理を各タイムスロットごとに並列
的に実施し、実送出時刻に基づいて各送出セルスロット
に格納されているセルまたはその格納アドレスで示され
るセルメモリ内のセルを順次送出するようにしたもので
ある。
ルまたはその格納アドレスを到着した順に保持する複数
の未格納セルスロット、およびこれら未格納セルスロッ
トと対をなし各到着セルの理想送出時刻を保持する理想
送出時刻スロットと、予め順に割り当てられた実送出時
刻ごとに送出すべきセルまたはその格納アドレスを保持
する複数の送出セルスロットとを設けて、対をなす所定
の未格納セルスロットおよび理想送出時刻スロットと、
所定の送出セルスロットとからそれぞれ複数のタイムス
ロットを構成し、個々のタイムスロットにて所定条件が
満たされた場合にのみ未格納セルスロットの内容を送出
セルスロットへ転送する格納判断処理を実施するととも
に、これら格納判断処理を各タイムスロットごとに並列
的に実施し、実送出時刻に基づいて各送出セルスロット
に格納されているセルまたはその格納アドレスで示され
るセルメモリ内のセルを順次送出するようにしたもので
ある。
【００６７】したがって、従来のように、到着セルを格
納するために単に探索開始スロットから未来方向に向か
って順次空きタイムスロットを探索するものと比較し
て、セルの伝送速度が大きい場合や送出順序管理用のバ
ッファ容量が大きい場合でも、セルの到着から次のセル
の到着までの１セル時間内における探索範囲を大幅に削
減することが可能となり、セルの伝送速度や送出順序管
理用バッファの容量に依存せず、到着セルに対応する空
きタイムスロットを確実に探索することができる。
納するために単に探索開始スロットから未来方向に向か
って順次空きタイムスロットを探索するものと比較し
て、セルの伝送速度が大きい場合や送出順序管理用のバ
ッファ容量が大きい場合でも、セルの到着から次のセル
の到着までの１セル時間内における探索範囲を大幅に削
減することが可能となり、セルの伝送速度や送出順序管
理用バッファの容量に依存せず、到着セルに対応する空
きタイムスロットを確実に探索することができる。
【００６８】また、同一タイムスロットにて理想送出時
刻スロットに格納されている理想送出時刻と送出セルス
ロットの実送出時刻とを比較し、理想送出時刻が実送出
時刻以前であって、かつ送出セルスロットが空きの場合
に、未格納セルスロットの内容を送出セルスロットに転
送するようにしたので、各到着セルに付与された理想送
出時刻の順序に基づいて正確にセルを送出することが可
能となる。
刻スロットに格納されている理想送出時刻と送出セルス
ロットの実送出時刻とを比較し、理想送出時刻が実送出
時刻以前であって、かつ送出セルスロットが空きの場合
に、未格納セルスロットの内容を送出セルスロットに転
送するようにしたので、各到着セルに付与された理想送
出時刻の順序に基づいて正確にセルを送出することが可
能となる。
【００６９】さらに、新規の到着セルまたはその格納ア
ドレスが格納された未格納セルスロットおよびその理想
送出時刻スロットと次のセル送出タイミングを示す実送
出時刻の送出セルスロットとからなるタイムスロットを
基準として、そのタイムスロットより過去の未格納セル
スロットおよび理想送出時刻スロットと、そのタイムス
ロットより未来の送出セルスロットとからそれぞれ順に
各タイムスロットを構成するようにしたので、例えば、
次にセルを送出する実送出時刻の送出セルスロットが空
きであり、新規到着セルの理想送出時刻がその実送出時
刻以前である場合には、新規到着セルを次の実送出時刻
にて直ちに送出することが可能となり、新規到着セルに
対する処理応答を迅速に実施することができ、到着セル
の滞留量を低減させることが可能となる。
ドレスが格納された未格納セルスロットおよびその理想
送出時刻スロットと次のセル送出タイミングを示す実送
出時刻の送出セルスロットとからなるタイムスロットを
基準として、そのタイムスロットより過去の未格納セル
スロットおよび理想送出時刻スロットと、そのタイムス
ロットより未来の送出セルスロットとからそれぞれ順に
各タイムスロットを構成するようにしたので、例えば、
次にセルを送出する実送出時刻の送出セルスロットが空
きであり、新規到着セルの理想送出時刻がその実送出時
刻以前である場合には、新規到着セルを次の実送出時刻
にて直ちに送出することが可能となり、新規到着セルに
対する処理応答を迅速に実施することができ、到着セル
の滞留量を低減させることが可能となる。
【００７０】また、１対の未格納セルスロットおよび理
想送出時刻スロットと、それぞれ連続する実送出時刻を
有する複数の送出セルスロットとからタイムスロットを
構成し、現時刻に最も近い送出セルスロットから順に格
納判断処理を実施するようにしたので、送出セルスロッ
トの数に比較して未格納セルスロットの数を削減するこ
とが可能となり、到着リングバッファの記憶容量を削減
することができる。
想送出時刻スロットと、それぞれ連続する実送出時刻を
有する複数の送出セルスロットとからタイムスロットを
構成し、現時刻に最も近い送出セルスロットから順に格
納判断処理を実施するようにしたので、送出セルスロッ
トの数に比較して未格納セルスロットの数を削減するこ
とが可能となり、到着リングバッファの記憶容量を削減
することができる。
【図１】 本発明の一実施の形態によるトラフィックシ
ェーパを示すブロック図である。
ェーパを示すブロック図である。
【図２】 本発明の第１の実施の形態による出力競合制
御部を示すブロック図である。
御部を示すブロック図である。
【図３】 出力競合制御部の処理動作を示すフローチャ
ートである。
ートである。
【図４】 本発明の第１の実施の形態による出力競合動
作の一例を示す説明図である。
作の一例を示す説明図である。
【図５】 本発明の他の実施の形態によるトラフィック
シェーパを示すブロック図である。
シェーパを示すブロック図である。
【図６】 本発明の第２の実施の形態による出力競合制
御部を示すブロック図である。
御部を示すブロック図である。
【図７】 本発明の第２の実施の形態による出力競合動
作の一例を示す説明図である。
作の一例を示す説明図である。
１…セルヘッダ識別部、２…理想送出時刻決定部、３…
出力競合制御部、４…アドレス制御部、５…セルメモ
リ、６…出力競合制御セルメモリ、１２…到着リングバ
ッファ、１３…送出リングバッファ、１４…ライトポイ
ンタ（ＷＰ）、１５…リードポインタ（ＲＰ）、１６…
判定器、１７…タイムスロット、１８…未格納セルスロ
ット、１９…理想送出時刻スロット、２０…送出セルス
ロット。
出力競合制御部、４…アドレス制御部、５…セルメモ
リ、６…出力競合制御セルメモリ、１２…到着リングバ
ッファ、１３…送出リングバッファ、１４…ライトポイ
ンタ（ＷＰ）、１５…リードポインタ（ＲＰ）、１６…
判定器、１７…タイムスロット、１８…未格納セルスロ
ット、１９…理想送出時刻スロット、２０…送出セルス
ロット。
Claims (4)
- 【請求項１】 到着セルを一時的に格納するセルメモリ
と、前記セルの理想的な送出時刻を決定する理想送出時
刻決定部とを有し、各到着セルの理想送出時刻に基づい
て到着セルをセルメモリから読出して送出することによ
り、所定のＡＴＭ伝送路に設定された所定の仮想パスま
たは仮想チャネル上に、送出間隔を平均化してセルを送
出するトラフィックシェーパにおいて、 到着セルまたはその格納アドレスを到着した順に保持す
る複数の未格納セルスロット、およびこれら未格納セル
スロットと対をなし各到着セルの理想送出時刻を保持す
る理想送出時刻スロットを有する到着順リングバッファ
と、 予め順に割り当てられた実送出時刻ごとに送出すべきセ
ルまたはその格納アドレスを保持する複数の送出セルス
ロットを有する送出順リングバッファとを備え、 対をなす所定の未格納セルスロットおよび理想送出時刻
スロットと、所定の送出セルスロットとからそれぞれ複
数のタイムスロットを構成し、個々のタイムスロットに
て所定条件が満たされた場合にのみ未格納セルスロット
の内容を送出セルスロットへ転送する格納判断処理を実
施するとともに、これら格納判断処理を各タイムスロッ
トごとに並列的に実施し、実送出時刻に基づいて各送出
セルスロットに格納されているセルまたはその格納アド
レスで示されるセルメモリ内のセルを順次送出するよう
にしたことを特徴とするトラフィックシェーパのセル出
力競合制御方式。 - 【請求項２】 請求項１記載のトラフィックシェーパの
セル出力競合制御方式において、 同一タイムスロットにて理想送出時刻スロットに格納さ
れている理想送出時刻と送出セルスロットの実送出時刻
とを比較し、理想送出時刻が実送出時刻以前であって、
かつ送出セルスロットが空きの場合に、未格納セルスロ
ットの内容を送出セルスロットに転送するようにしたこ
とを特徴とするトラフィックシェーパのセル出力競合制
御方式。 - 【請求項３】 請求項２記載のトラフィックシェーパの
セル出力競合制御方式において、 新規の到着セルまたはその格納アドレスが格納された未
格納セルスロットおよびその理想送出時刻スロットと次
のセル送出タイミングを示す実送出時刻の送出セルスロ
ットとからなるタイムスロットを基準として、そのタイ
ムスロットより過去の未格納セルスロットおよび理想送
出時刻スロットと、そのタイムスロットより未来の送出
セルスロットとからそれぞれ順に各タイムスロットを構
成するようにしたことを特徴とするトラフィックシェー
パのセル出力競合制御方式。 - 【請求項４】 請求項１記載のトラフィックシェーパの
セル出力競合制御方式において、 １対の未格納セルスロットおよび理想送出時刻スロット
と、それぞれ連続する実送出時刻を有する複数の送出セ
ルスロットとからタイムスロットを構成し、現時刻に最
も近い送出セルスロットから順に格納判断処理を実施す
るようにしたことを特徴とするトラフィックシェーパの
セル出力競合制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254396A JP2795257B2 (ja) | 1996-04-15 | 1996-04-15 | トラフィックシェーパのセル出力競合制御方式 |
| US08/837,102 US5886981A (en) | 1996-04-15 | 1997-04-14 | Cell output contention control apparatus for traffic shaper |
| EP19970106104 EP0802698B1 (en) | 1996-04-15 | 1997-04-14 | Cell output contention control apparatus for traffic shaper |
| DE1997638498 DE69738498T2 (de) | 1996-04-15 | 1997-04-14 | Gerät zur Auflösung von Zellenausgangskonkurrenz für Verkehrsformer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254396A JP2795257B2 (ja) | 1996-04-15 | 1996-04-15 | トラフィックシェーパのセル出力競合制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284297A JPH09284297A (ja) | 1997-10-31 |
| JP2795257B2 true JP2795257B2 (ja) | 1998-09-10 |
Family
ID=14057306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254396A Expired - Fee Related JP2795257B2 (ja) | 1996-04-15 | 1996-04-15 | トラフィックシェーパのセル出力競合制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5886981A (ja) |
| EP (1) | EP0802698B1 (ja) |
| JP (1) | JP2795257B2 (ja) |
| DE (1) | DE69738498T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1023037A (ja) * | 1996-07-05 | 1998-01-23 | Nec Corp | トラヒックシェーピング方式 |
| KR100338961B1 (ko) * | 1999-04-21 | 2002-05-30 | 최종하 | 고정 셀률을 가지는 비동기 전송모드의 셀 발생 방법 |
| US7249156B2 (en) * | 2000-12-07 | 2007-07-24 | Lg Electronics Inc. | Method of providing a file transfer service through a mobile communication network |
| US20020150047A1 (en) * | 2001-04-17 | 2002-10-17 | Globespanvirata Incorporated | System and method for scheduling transmission of asynchronous transfer mode cells |
| DE10157103A1 (de) | 2001-11-21 | 2003-05-28 | Sel Alcatel Ag | Verfahren und Steuergerät zur Zuteilung von variablen Zeitschlitzen für eine Datenübertragung in einem paketorientierten Datennetzwerk |
| US20060129714A1 (en) * | 2004-12-10 | 2006-06-15 | Fujitsu Limited | Method and apparatus for transferring data |
| JP4451837B2 (ja) * | 2004-12-10 | 2010-04-14 | 富士通株式会社 | データ転送装置およびデータ転送方法 |
| US8873565B2 (en) | 2012-04-16 | 2014-10-28 | Futurewei Technologies, Inc. | Method and apparatus of delivering upstream data in ethernet passive optical network over coaxial network |
| GB2581836B (en) * | 2019-03-01 | 2021-08-04 | Advanced Risc Mach Ltd | Handling ring buffer updates |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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