JPH1023037A - トラヒックシェーピング方式 - Google Patents
トラヒックシェーピング方式Info
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- JPH1023037A JPH1023037A JP19535696A JP19535696A JPH1023037A JP H1023037 A JPH1023037 A JP H1023037A JP 19535696 A JP19535696 A JP 19535696A JP 19535696 A JP19535696 A JP 19535696A JP H1023037 A JPH1023037 A JP H1023037A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/568—Load balancing, smoothing or shaping
Abstract
(57)【要約】
【課題】ハードウェアの大規模化を抑止低減するＡＴＭ
スイッチのトラヒックシェーピング方式の提供。 【解決手段】連想記憶メモリ部６は、時刻通知用のカウ
ンタ５が示す時刻１０と、自身に登録された時刻とが一
致した場合、対応するバッファ番号１１を出力し、セル
出力許可を与える。同時に、出力間隔テーブル７は、連
想記憶メモリ部６が出力するバッファ番号１１の出力間
隔を出力時刻演算部８に通知し、出力時刻演算部８で演
算された次回の出力時刻を連想記憶メモリ部６に再登録
することにより、複数のバッファに対するトラヒックシ
ェーピングを実現する。
スイッチのトラヒックシェーピング方式の提供。 【解決手段】連想記憶メモリ部６は、時刻通知用のカウ
ンタ５が示す時刻１０と、自身に登録された時刻とが一
致した場合、対応するバッファ番号１１を出力し、セル
出力許可を与える。同時に、出力間隔テーブル７は、連
想記憶メモリ部６が出力するバッファ番号１１の出力間
隔を出力時刻演算部８に通知し、出力時刻演算部８で演
算された次回の出力時刻を連想記憶メモリ部６に再登録
することにより、複数のバッファに対するトラヒックシ
ェーピングを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、トラヒックシェー
ピング方式に関し、より詳細には、様々なトラヒックに
対応するためにスイッチ内のバッファをトラヒッククラ
ス別、出方路別、又はＶＣ（仮想チャネル）別に分割
し、トラヒック制御するようなＡＴＭ（Ａsynchronous
Ｔransfer Ｍode；非同期転送モード）スイッチにお
いて、入力トラヒックを一定のレートに抑制して出力す
るためのトラヒックシェーピング方式に関する。
ピング方式に関し、より詳細には、様々なトラヒックに
対応するためにスイッチ内のバッファをトラヒッククラ
ス別、出方路別、又はＶＣ（仮想チャネル）別に分割
し、トラヒック制御するようなＡＴＭ（Ａsynchronous
Ｔransfer Ｍode；非同期転送モード）スイッチにお
いて、入力トラヒックを一定のレートに抑制して出力す
るためのトラヒックシェーピング方式に関する。
【０００２】
【従来の技術】従来のシェーピング方式によるレート制
御方式の一例を、図４を参照して以下に説明する。図４
は、ＡＴＭスイッチの前段、或いは後段に配備される、
従来のトラヒックシェーピング装置の構成を示す図であ
る。
御方式の一例を、図４を参照して以下に説明する。図４
は、ＡＴＭスイッチの前段、或いは後段に配備される、
従来のトラヒックシェーピング装置の構成を示す図であ
る。
【０００３】図４を参照して、トラヒックシェーピング
装置は、セル入力部４１と、蓄積セルバッファ選択部４
２と、複数のセルバッファ４３と、複数のシェーピング
用カウンタ４４と、出力セルバッファ選択部４５と、セ
ル出力部４９と、を備えて構成されている。
装置は、セル入力部４１と、蓄積セルバッファ選択部４
２と、複数のセルバッファ４３と、複数のシェーピング
用カウンタ４４と、出力セルバッファ選択部４５と、セ
ル出力部４９と、を備えて構成されている。
【０００４】セルがトラヒックシェーピング装置のセル
入力部４１に到着すると、蓄積セルバッファ選択部４２
は、セルと一緒に入力される識別子（図２参照）から、
複数に分割されたセルバッファ４３のうち、どのセルバ
ッファに書き込むかを選択して振り分け、セルは選択さ
れたセルバッファに書き込まれる。
入力部４１に到着すると、蓄積セルバッファ選択部４２
は、セルと一緒に入力される識別子（図２参照）から、
複数に分割されたセルバッファ４３のうち、どのセルバ
ッファに書き込むかを選択して振り分け、セルは選択さ
れたセルバッファに書き込まれる。
【０００５】セルバッファ４３のうち、セルが蓄積され
ているものは、バッファが空でないことを示すノットエ
ンプティ信号４６を出力セルバッファ選択部４５に出力
する。
ているものは、バッファが空でないことを示すノットエ
ンプティ信号４６を出力セルバッファ選択部４５に出力
する。
【０００６】また、シェーピング用カウンタ４４は、各
セルバッファ４３毎に配設されており、それぞれが独立
して、ある一定の間隔で出力セルバッファ選択部４５に
対し出力要求信号４８を出力する。
セルバッファ４３毎に配設されており、それぞれが独立
して、ある一定の間隔で出力セルバッファ選択部４５に
対し出力要求信号４８を出力する。
【０００７】出力セルバッファ選択部４５は、セル出力
部４９の最大レートに相当するセル周期毎に出力を許可
するセルバッファの選択を行う。あるセル周期にいずれ
かのシェーピング用カウンタからの出力要求があり、か
つ、このシェーピング用カウンタに対応するセルバッフ
ァにセルが蓄積されているとき、このセルバッファに対
し、セル出力許可信号４７を与える。なお、このような
シェーピング用のカウンタを備え、セル遅延ゆらぎの増
加を抑制する、従来のトラヒックシェーピング方式とし
て、各セルバッファ毎にセル間隔を計測するカウンタ
と、各セルバッファに蓄積されたセル数をカウントする
カウンタを備えた構成を提案する、特開平７−９９４９
４号公報等の記載が参照される。
部４９の最大レートに相当するセル周期毎に出力を許可
するセルバッファの選択を行う。あるセル周期にいずれ
かのシェーピング用カウンタからの出力要求があり、か
つ、このシェーピング用カウンタに対応するセルバッフ
ァにセルが蓄積されているとき、このセルバッファに対
し、セル出力許可信号４７を与える。なお、このような
シェーピング用のカウンタを備え、セル遅延ゆらぎの増
加を抑制する、従来のトラヒックシェーピング方式とし
て、各セルバッファ毎にセル間隔を計測するカウンタ
と、各セルバッファに蓄積されたセル数をカウントする
カウンタを備えた構成を提案する、特開平７−９９４９
４号公報等の記載が参照される。
【０００８】また、あるセル周期に複数のシェーピング
用カウンタからの出力要求があり、かつ、それらに対応
するセルバッファのうち、複数にセルが蓄積されている
場合には、予め定められた固定的な優先度に従って、最
も優先順位の高いクラスのセルを蓄積しているセルバッ
ファに対してセル出力許可を与える。なお、特に優先順
位を設けず、単純な回転優先（ラウンドロビン方式）に
従って選択する方法もある。
用カウンタからの出力要求があり、かつ、それらに対応
するセルバッファのうち、複数にセルが蓄積されている
場合には、予め定められた固定的な優先度に従って、最
も優先順位の高いクラスのセルを蓄積しているセルバッ
ファに対してセル出力許可を与える。なお、特に優先順
位を設けず、単純な回転優先（ラウンドロビン方式）に
従って選択する方法もある。
【０００９】
【発明が解決しようとする課題】このような従来のシェ
ーピング装置によるレート制御方式では、ＡＴＭスイッ
チ内で、トラヒッククラス毎、或いは出力ポート毎に分
割したセルバッファ個々にシェーピング用のカウンタを
配備する必要がある。
ーピング装置によるレート制御方式では、ＡＴＭスイッ
チ内で、トラヒッククラス毎、或いは出力ポート毎に分
割したセルバッファ個々にシェーピング用のカウンタを
配備する必要がある。
【００１０】近年のＡＴＭスイッチは、様々なトラヒッ
クの品質を保証するため、トラヒックの種類に対応した
バッファを配備し、クラス毎のトラヒック制御を可能と
している。
クの品質を保証するため、トラヒックの種類に対応した
バッファを配備し、クラス毎のトラヒック制御を可能と
している。
【００１１】さらに、高品質なサービスを提供するた
め、各バーチャルチャネル（「ＶＣ」という）毎にトラ
ヒック制御を行うことも考えられている。
め、各バーチャルチャネル（「ＶＣ」という）毎にトラ
ヒック制御を行うことも考えられている。
【００１２】この場合、レート制御を行うためには、上
記従来の方式においては、各ＶＣに対応するシェーピン
グ用カウンタを用意することになり、シェーピング装置
のハードウェア量が極めて大規模になってしまう。
記従来の方式においては、各ＶＣに対応するシェーピン
グ用カウンタを用意することになり、シェーピング装置
のハードウェア量が極めて大規模になってしまう。
【００１３】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ハードウェア量の
増大を解消し、扱うセルバッファの数が増加しても、１
つのシェーピング用カウンタでレート制御を行うことを
可能としたトラヒックシェーピング方式を提供すること
にある。
なされたものであって、その目的は、ハードウェア量の
増大を解消し、扱うセルバッファの数が増加しても、１
つのシェーピング用カウンタでレート制御を行うことを
可能としたトラヒックシェーピング方式を提供すること
にある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るトラヒックシェーピング方式は、１セ
ル周期毎にカウントアップするカウンタの出力と、連想
記憶メモリに登録されている時刻と、が一致したとき
に、この登録時刻のアドレスが指すバッファに対して、
セルの出力許可を与えることを特徴とする。
め、本発明に係るトラヒックシェーピング方式は、１セ
ル周期毎にカウントアップするカウンタの出力と、連想
記憶メモリに登録されている時刻と、が一致したとき
に、この登録時刻のアドレスが指すバッファに対して、
セルの出力許可を与えることを特徴とする。
【００１５】
【発明の実施の形態】本発明の好ましい実施の形態を以
下に説明する。本発明は、その好ましい実施の形態にお
いて、１セル周期毎にカウントアップした値をセル出力
時刻として通知する出力時刻通知用カウンタ手段（図１
の５）と、セルバッファ番号をアドレスとし、そのセル
バッファの出力時刻がデータとして予め登録されている
連想記憶メモリ（図１の６）と、各セルバッファの出力
間隔が登録されているメモリテーブル（図１の７）と、
あるセルバッファの出力間隔と現在の時刻を加算し、次
回の出力希望時刻を決定する出力時刻演算手段（図１の
８）を備え、連想記憶メモリ（図１の６）は、出力時刻
通知用カウンタ手段（図１の５）から出力された時刻
と、自身に登録済みの出力時刻との照合動作を行い、入
力されたカウンタ値が登録された出力時刻データの１つ
と一致した場合、これに対応するアドレス、すなわちセ
ルバッファ番号（図１の１１）を出力し、このセルバッ
ファのセル出力許可を与える。
下に説明する。本発明は、その好ましい実施の形態にお
いて、１セル周期毎にカウントアップした値をセル出力
時刻として通知する出力時刻通知用カウンタ手段（図１
の５）と、セルバッファ番号をアドレスとし、そのセル
バッファの出力時刻がデータとして予め登録されている
連想記憶メモリ（図１の６）と、各セルバッファの出力
間隔が登録されているメモリテーブル（図１の７）と、
あるセルバッファの出力間隔と現在の時刻を加算し、次
回の出力希望時刻を決定する出力時刻演算手段（図１の
８）を備え、連想記憶メモリ（図１の６）は、出力時刻
通知用カウンタ手段（図１の５）から出力された時刻
と、自身に登録済みの出力時刻との照合動作を行い、入
力されたカウンタ値が登録された出力時刻データの１つ
と一致した場合、これに対応するアドレス、すなわちセ
ルバッファ番号（図１の１１）を出力し、このセルバッ
ファのセル出力許可を与える。
【００１６】また、メモリテーブル（図１の７）は、い
ま、出力許可を与えたセルバッファ番号から対応する出
力間隔を出力し、出力時刻演算手段（図１の８）は、メ
モリテーブル（図１の７）から入力した出力間隔と、現
在の時刻と、を参照し、このセルバッファの次回の出力
希望時刻を演算し、連想記憶メモリ（図１の６）は、出
力時刻演算手段（図１の８）の演算結果を受け、いま、
出力許可されたセルバッファの出力時刻を更新すること
により、各セルバッファからのセル出力を、ある一定の
レート以下に制限する。
ま、出力許可を与えたセルバッファ番号から対応する出
力間隔を出力し、出力時刻演算手段（図１の８）は、メ
モリテーブル（図１の７）から入力した出力間隔と、現
在の時刻と、を参照し、このセルバッファの次回の出力
希望時刻を演算し、連想記憶メモリ（図１の６）は、出
力時刻演算手段（図１の８）の演算結果を受け、いま、
出力許可されたセルバッファの出力時刻を更新すること
により、各セルバッファからのセル出力を、ある一定の
レート以下に制限する。
【００１７】このように構成されてなる本発明の実施の
形態によれば、ＡＴＭスイッチにおいて、複数のトラヒ
ッククラス、出方路、あるいはＶＣ毎にバッファを分
割、管理し、各バッファ単位にレート制御を行うような
場合、１セル周期毎にカウントアップし、現在時刻を示
すカウンタと、全てのセルバッファの出力時刻が登録さ
れている連想記憶メモリを用いることにより、各トラヒ
ッククラス、出方路、あるいはＶＣ毎のトラヒックシェ
ーピングを実現可能とし、各セルバッファ毎にカウンタ
を用意することにより生じる、トラヒックシェーピング
装置のハードウェア量の大規模化を防ぐことができる。
形態によれば、ＡＴＭスイッチにおいて、複数のトラヒ
ッククラス、出方路、あるいはＶＣ毎にバッファを分
割、管理し、各バッファ単位にレート制御を行うような
場合、１セル周期毎にカウントアップし、現在時刻を示
すカウンタと、全てのセルバッファの出力時刻が登録さ
れている連想記憶メモリを用いることにより、各トラヒ
ッククラス、出方路、あるいはＶＣ毎のトラヒックシェ
ーピングを実現可能とし、各セルバッファ毎にカウンタ
を用意することにより生じる、トラヒックシェーピング
装置のハードウェア量の大規模化を防ぐことができる。
【００１８】
【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例について図面を参照して以下
に説明する。図１に、本発明の一実施例に係るトラヒッ
クシェーピング方式が行われるＡＴＭスイッチの入力、
又は出力バッファの構成例を示す。
明すべく、本発明の実施例について図面を参照して以下
に説明する。図１に、本発明の一実施例に係るトラヒッ
クシェーピング方式が行われるＡＴＭスイッチの入力、
又は出力バッファの構成例を示す。
【００１９】図１を参照すると、本発明の一実施例にお
いて、セル入力部１には、図２に示すように、ＡＴＭセ
ルの先頭に、トラヒッククラス、あるいは出方路を示す
識別子が付加されたセルが入力される。
いて、セル入力部１には、図２に示すように、ＡＴＭセ
ルの先頭に、トラヒッククラス、あるいは出方路を示す
識別子が付加されたセルが入力される。
【００２０】セルバッファ選択部２は、セル入力部１よ
りセルを受信すると、セルの先頭に付加されたトラヒッ
ククラス、あるいは出方路情報を識別して、複数のセル
バッファ３１〜３ｎのうち、どのセルバッファに書き込
むかを選択し、セルは選択されたセルバッファに蓄積さ
れる。
りセルを受信すると、セルの先頭に付加されたトラヒッ
ククラス、あるいは出方路情報を識別して、複数のセル
バッファ３１〜３ｎのうち、どのセルバッファに書き込
むかを選択し、セルは選択されたセルバッファに蓄積さ
れる。
【００２１】セルが蓄積されているセルバッファは、デ
コード回路９からの出力許可信号１４を受けると、セル
バッファ内に蓄積されたセルのうち、最も早く書き込ま
れたセルが１つ読み出される。
コード回路９からの出力許可信号１４を受けると、セル
バッファ内に蓄積されたセルのうち、最も早く書き込ま
れたセルが１つ読み出される。
【００２２】セルバッファから読み出されたセルは、セ
ル出力部４へ到達し、不図示のスイッチ部、又は回線対
応部へ出力される。
ル出力部４へ到達し、不図示のスイッチ部、又は回線対
応部へ出力される。
【００２３】次に、本発明の一実施例における、トラヒ
ックシェーピング装置の構成について更に説明する。
ックシェーピング装置の構成について更に説明する。
【００２４】時刻表示カウンタ５は、セル出力部４の最
大スループットのセル周期を単位として、１セル周期毎
にカウンタをインクリメントするカウンタであり、この
カウンタ値を現在時刻１０として、連想記憶メモリ部
６、及び出力時刻演算部８に出力する。
大スループットのセル周期を単位として、１セル周期毎
にカウンタをインクリメントするカウンタであり、この
カウンタ値を現在時刻１０として、連想記憶メモリ部
６、及び出力時刻演算部８に出力する。
【００２５】連想記憶メモリ部６は、登録されたデータ
と、外部より入力されるデータ列との照合動作を行い、
入力されたデータ列が登録されたデータと一致した場合
には、その登録されているデータのアドレスを表すアド
レス信号を出力する。
と、外部より入力されるデータ列との照合動作を行い、
入力されたデータ列が登録されたデータと一致した場合
には、その登録されているデータのアドレスを表すアド
レス信号を出力する。
【００２６】本発明の一実施例における連想記憶メモリ
部６は、図３（ａ）に示すように、各バッファ番号をア
ドレスとし、各バッファ番号の出力時刻がデータ列とし
て登録されている。
部６は、図３（ａ）に示すように、各バッファ番号をア
ドレスとし、各バッファ番号の出力時刻がデータ列とし
て登録されている。
【００２７】出力間隔テーブル７は、通常のメモリ素子
で構成され、図３（ｂ）に示すように、バッファ番号を
アドレスとして、出力間隔データを予め書き込まれたも
のである。そして、連想記憶メモリ部６からのバッファ
番号を受けると、対応する出力間隔データ１２を読み出
し、出力時刻演算部８へ出力する。
で構成され、図３（ｂ）に示すように、バッファ番号を
アドレスとして、出力間隔データを予め書き込まれたも
のである。そして、連想記憶メモリ部６からのバッファ
番号を受けると、対応する出力間隔データ１２を読み出
し、出力時刻演算部８へ出力する。
【００２８】出力時刻演算部８は、時刻表示カウンタ５
からの現在時刻１０と、出力間隔テーブル７からの出力
間隔データ１２と、を加算し、加算結果を新出力時刻デ
ータ１３として連想記憶メモリ部６へ出力する。
からの現在時刻１０と、出力間隔テーブル７からの出力
間隔データ１２と、を加算し、加算結果を新出力時刻デ
ータ１３として連想記憶メモリ部６へ出力する。
【００２９】デコード回路９は、セルバッファのセルの
出力を制御する回路であり、連想記憶メモリ部６からの
バッファ番号をデコードして、選択されたセルバッファ
に対し、出力許可信号１４を与える。
出力を制御する回路であり、連想記憶メモリ部６からの
バッファ番号をデコードして、選択されたセルバッファ
に対し、出力許可信号１４を与える。
【００３０】次に、本発明の一実施例における一連のシ
ェーピング動作を説明する。
ェーピング動作を説明する。
【００３１】連想記憶メモリ部６は、時刻表示カウンタ
５からの現在時刻１０と、登録済みの出力時刻との照合
動作を行い、入力された時刻が登録されている時刻の１
つと一致した場合、その時刻のアドレスを表すバッファ
番号１１を出力する。
５からの現在時刻１０と、登録済みの出力時刻との照合
動作を行い、入力された時刻が登録されている時刻の１
つと一致した場合、その時刻のアドレスを表すバッファ
番号１１を出力する。
【００３２】デコード回路９は、このバッファ番号を持
つセルバッファに対する出力許可信号１４を生成し、該
当するセルバッファに送出する。
つセルバッファに対する出力許可信号１４を生成し、該
当するセルバッファに送出する。
【００３３】出力許可信号１４を受信したセルバッファ
は、セルバッファの先頭に蓄積されているセルを読み出
す。この動作と平行して、出力間隔テーブル７は、連想
記憶メモリ部６からのバッファ番号１１を受信すると、
これをアドレスとして、登録されている出力間隔データ
１２を読み出し、出力時刻演算部８に対して送出する。
は、セルバッファの先頭に蓄積されているセルを読み出
す。この動作と平行して、出力間隔テーブル７は、連想
記憶メモリ部６からのバッファ番号１１を受信すると、
これをアドレスとして、登録されている出力間隔データ
１２を読み出し、出力時刻演算部８に対して送出する。
【００３４】出力時刻演算部８は、出力間隔テーブル７
からの出力間隔データ１２と、時刻表示カウンタ５から
の現在時刻とを加算し、この加算結果が、いま、セルが
読み出されたセルバッファの新出力時刻１３となり、連
想記憶メモリ部６に登録されている出力時刻を更新す
る。この動作が、時刻表示カウンタが１つカウントアッ
プする、すなわち、１セル周期の間に行われる。
からの出力間隔データ１２と、時刻表示カウンタ５から
の現在時刻とを加算し、この加算結果が、いま、セルが
読み出されたセルバッファの新出力時刻１３となり、連
想記憶メモリ部６に登録されている出力時刻を更新す
る。この動作が、時刻表示カウンタが１つカウントアッ
プする、すなわち、１セル周期の間に行われる。
【００３５】このとき、出力許可信号１４を受けたセル
バッファ内にセルが蓄積されていなかった場合にも、選
択されたバッファ番号に対応する連想記憶メモリ部６の
出力時刻の更新を行う。
バッファ内にセルが蓄積されていなかった場合にも、選
択されたバッファ番号に対応する連想記憶メモリ部６の
出力時刻の更新を行う。
【００３６】このようにして、各セルバッファは、出力
間隔テーブル７に設定された間隔でセル出力が許可され
ることになり、送出レートを各々異なったある一定のレ
ート以下に制限することができる。
間隔テーブル７に設定された間隔でセル出力が許可され
ることになり、送出レートを各々異なったある一定のレ
ート以下に制限することができる。
【００３７】
【発明の効果】以上説明したように、本発明のトラヒッ
クシェーピング方式によれば、連想記憶メモリを用いる
ことにより、１つのカウンタ出力からセルを読み出すバ
ッファを選択することができると共に、各バッファから
のセル出力間隔をテーブルとして持つことで、１度選択
されたバッファの次回の出力時刻を、常に、一定の間隔
をあけて更新することができ、各バッファのセル出力間
隔を保つことを可能としている。これにより、本発明に
よれば、各バッファ毎にシェーピングカウンタを配備す
ることなく、複数のバッファに対して共通な回路でレー
ト制御を実現することができるので、トラヒックシェー
ピング装置のハードウェア規模の縮減を達成している。
クシェーピング方式によれば、連想記憶メモリを用いる
ことにより、１つのカウンタ出力からセルを読み出すバ
ッファを選択することができると共に、各バッファから
のセル出力間隔をテーブルとして持つことで、１度選択
されたバッファの次回の出力時刻を、常に、一定の間隔
をあけて更新することができ、各バッファのセル出力間
隔を保つことを可能としている。これにより、本発明に
よれば、各バッファ毎にシェーピングカウンタを配備す
ることなく、複数のバッファに対して共通な回路でレー
ト制御を実現することができるので、トラヒックシェー
ピング装置のハードウェア規模の縮減を達成している。
【図１】本発明のトラヒックシェーピング方式の一実施
例の構成を示す図である。
例の構成を示す図である。
【図２】本発明の一実施例におけるセル入力部が受信す
るセルの構成を示す図である。
るセルの構成を示す図である。
【図３】本発明の一実施例を説明するための図であり、
（Ａ）は連想記憶メモリ部の構成、（Ｂ）は出力間隔テ
ーブルの構成の一例を示す図である。
（Ａ）は連想記憶メモリ部の構成、（Ｂ）は出力間隔テ
ーブルの構成の一例を示す図である。
【図４】従来技術によるトラヒックシェーピング方式を
用いたシェーピング装置の一例を示す図である。
用いたシェーピング装置の一例を示す図である。
１ セル入力部 ２ セルバッファ選択部 ３１ セルバッファ ４ セル出力部 ５ 時刻表示カウンタ ６ 連想記憶メモリ部 ７ 出力間隔テーブル ８ 出力時刻演算部 ９ デコード回路 ４１ セル入力部 ４２ セルバッファ選択部 ４３ セルバッファ ４４ シェーピングカウンタ ４５ 出力セルバッファ選択部 ４６ ノットエンプティ信号 ４８ 出力要求信号 ４９ セル出力部
Claims (3)
- 【請求項１】ＡＴＭ転送方式におけるトラヒックのレー
ト制御を行うトラヒックシェーピング方式において、 １セル周期毎にカウントアップするカウンタの出力と、
連想記憶メモリに登録されている時刻と、が一致したと
きに、この登録時刻のアドレスが指すバッファに対し
て、セルの出力許可を与えることを特徴とするトラヒッ
クシェーピング方式。 - 【請求項２】トラヒッククラス、出方路毎に分割した複
数のバッファのそれぞれのセル出力間隔を登録するテー
ブルと、 １セル周期毎にカウントアップするカウンタの出力が示
す現在時刻と、前記テーブルからのセル出力間隔と、を
加算する演算手段と、を備え、 出力許可されたバッファの次回の出力時刻を、前記連想
記憶メモリに再設定することを特徴とする請求項１記載
のトラヒックシェーピング方式。 - 【請求項３】１セル周期毎にカウントアップする時刻通
知用のカウンタと、 前記カウンタが示す時刻が登録された時刻と一致した場
合に、対応するセルバッファのバッファ番号を出力する
連想記憶メモリ部と、 前記バッファ番号に基づき複数のセルバッファのうちの
いずれかにセルの出力許可を与える出力制御手段と、 前記連想記憶メモリ部が出力する前記バッファ番号から
セルの出力間隔を出力する出力間隔テーブルと、 前記出力間隔テーブルからのセル出力間隔と前記カウン
タの出力が示す現在時刻とを加算する演算手段と、 を備え、 前記演算手段の出力を次回の出力時刻として前記連想記
憶メモリ部に再登録することにより、複数のバッファに
対するトラヒックシェーピングを行う、ことを特徴とす
るトラヒックシェーピング方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19535696A JPH1023037A (ja) | 1996-07-05 | 1996-07-05 | トラヒックシェーピング方式 |
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| US08/888,692 US6002666A (en) | 1996-07-05 | 1997-07-07 | Traffic shaping apparatus with content addressable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19535696A JPH1023037A (ja) | 1996-07-05 | 1996-07-05 | トラヒックシェーピング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1023037A true JPH1023037A (ja) | 1998-01-23 |
Family
ID=16339818
Family Applications (1)
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|---|---|---|---|
| JP19535696A Pending JPH1023037A (ja) | 1996-07-05 | 1996-07-05 | トラヒックシェーピング方式 |
Country Status (3)
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- 1997-07-07 US US08/888,692 patent/US6002666A/en not_active Expired - Fee Related
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| AU2849097A (en) | 1998-01-15 |
| AU721173B2 (en) | 2000-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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