JPH11266272A - 共用バッファ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 より単純な共用バッファ制御装置を提供す
る。 【解決手段】 本装置を、ｎ_１個の入力、ｎ_２個の出
力、およびこれらの入力からのデータブロックを記憶す
る共用バッファ手段を有するパケットまたはセル交換ユ
ニットに使用することができる。次いで、これらのデー
タブロックは抜き出され少なくとも一つの出力に転送さ
れる。データブロックは周期的なサイクルで、バッファ
手段に記憶され、バッファ手段から抜き出される。それ
ぞれのサイクルは、その間に、入力で受け取ったデータ
ブロックを記憶し、以前に記憶したデータブロックを抜
き出して特定の出力に送ることができるタイムスロット
を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バッファを使用し
たパケットまたはセルの交換ユニット、あるいはバッフ
ァを使用した非同期交換網の入力または出力端末モジュ
ールで使用することができる共用バッファ制御装置に関
する。

【０００２】

【従来の技術】パケットまたはセルから成る非同期デー
タの形態のディジタル信号を使用して伝送される情報が
ますます増えている。これらのパケットまたはセルは、
複数の伝送路が入線し、複数の伝送路が出線するノード
を介して発信地から着信地に伝送される。パケットまた
はセルは、入線から少なくとも１本の出線に交換されな
ければならない。経路指定アルゴリズムの制御下で実行
されるこの交換は、複数の入力（ｎ_１個の入力）および
複数の出力（ｎ_２個の出力）を備える交換ユニットによ
って実行される。

【０００３】従来の交換ユニットのいくつかでは入力デ
ータをバッファに記憶し、その後このデータをそこから
抜き出して、経路指定アルゴリズムによって選択された
出力に伝送するということをしている。

【０００４】前記種類の交換ユニットの最も単純なもの
は、ｎ_２個の出力がそれぞれ一つの個別のバッファを含
み、入力データの各項目が、経路指定アルゴリズムによ
って選択された出力に関係したバッファに書き込まれ
る。これらの交換ユニットを単純にするために、「共用
バッファ」と呼ばれる単一バッファを使用することが知
られている。この場合、交換ユニットは一般に、入力マ
ルチプレクサ、出力デマルチプレクサ、およびこのバッ
ファを特に制御する制御手段を含む。

【０００５】前記種類のユニットの動作は周期的であ
る。それぞれのサイクルは、ｎ_１個のそれぞれの入力で
受け取ったデータを共用バッファに書き込み、ｎ_２個の
それぞれの出力に伝送するデータを共用バッファから読
み取ることに対応する。従来からそれぞれのサイクルを
いくつかのタイムスロットに分割することが行われてい
る。それぞれのタイムスロットの間には、データブロッ
クの読取り操作および／またはデータブロックの書込み
操作が実行される。両方の操作を含む所与のタイムスロ
ットの間には、特定の入力で受け取ったデータブロック
が書き込まれ、所与の出力に伝送するデータブロックが
読み取られるが、同じバッファでの読取り操作および書
込み操作は異なる時刻に実行されなければならない。

【０００６】１サイクルの期間は三つのパラメータ、す
なわち交換ユニットの入力および出力での２進ビット伝
送速度、並列処理されるデータブロックのビット数、お
よび交換ユニットの入力および出力数によって調整され
る。交換ユニットの容量（ｎ _１×ｎ_２）を高めることは
望ましいが、入力／出力のビット伝送速度を高めると１
サイクルの期間が短くなり、並列処理するデータブロッ
クの大きさをある複雑さの限度を超えて大きくすること
はできない。

【０００７】広帯域用途では、入力および出力の数を増
やす必要からタイムスロットの期間が短くなり、したが
って共用バッファのそれぞれの書込み操作または読取り
操作に割り当てられる時間が短くなる。これによって、
追加コストが極端に大きくなるだけでなく、メモリのア
クセス時間に関して技術上の性能限界にぶつかってしま
う。

【０００８】欧州特許出願ＥＰ０７００１８７号（Mits
ubishi）には、複数のサブバッファを含む共用バッファ
制御装置が記載されている。共用サブバッファは、入力
データブロックの書込みおよびデータブロックの出力へ
の抜出しを、少なくとも数タイムスロットの間に別々の
共用サブバッファで同時に実行するように制御される。
このとき、ある共用サブバッファの読取りの選択はその
共用サブバッファの書込みの選択よりも優先される。

【０００９】このように、全てのタイムスロットが、読
取り操作にも書込み操作にも使用可能であるのに対し
て、以前の従来技術の交換ユニットでは２種類の操作を
連続して実行するのに一つのタイムスロットを共用しな
ければならない。全てのサブバッファが同じ容量を有
し、互いに同一であるこの共用サブバッファの集合が、
従来技術の交換ユニットの単一共用バッファと等価の仮
想共用バッファを構成する。

【００１０】先の従来技術の制御装置は、入力スイッチ
を制御して、受け取ったセルを書き込む共用サブバッフ
ァを選択する共用バッファ制御ユニットを含む。このユ
ニットは、１セルに対する１タイムサイクルに相当する
１タイムサイクルの間に複数の共用サブバッファの中の
複数のセルを読み取り、出力スイッチを制御して、読み
取ったそれぞれのセルを選択した出力に伝送する。この
制御装置は、サブバッファの数を表す第一のディメンシ
ョン、および１セルに対する１タイムサイクルに相当す
る１タイムサイクル中のタイムスロットの数を表す第二
のディメンションを有するサブバッファアクセステーブ
ルを更新する。

【００１１】１セルに対する１タイムサイクルに相当す
る１タイムサイクル中の全てのアクセスタイムスロット
（ｎ_１個の入力およびｎ_２個の出力を有する交換ユニッ
トではｎ_１個の書込みアクセスおよびｎ_２個の読取りア
クセス）に対して、サブバッファへの書込みアクセスと
読取りアクセスとの間のアービトレーションは並列に制
御される。

【００１２】

【発明が解決しようとする課題】この制御装置は複雑で
あるので、本発明の目的はより単純な制御装置を提案す
ることにある。

【００１３】

【課題を解決するための手段】本発明に基づく共用バッ
ファ用制御装置は、複数の共用サブバッファ、前記共用
サブバッファに、入力からのデータブロックを書き込む
ための書込み選択回路、およびその後に前記共用サブバ
ッファ中の前記データブロックを読み取り、少なくとも
一つの出力にこれらを送り出すための読取り選択回路を
備え、前記二つの選択回路が、周期的なサイクルに基づ
いたデータブロックの書込みと読取りのアービトレーシ
ョン手段を含み、 −それぞれの前記サイクルがタイムスロットを含み、そ
れぞれのタイムスロットの間に、入力で受け取ったデー
タブロックを前記共用サブバッファのうちの一つに書き
込み、以前に書き込んだデータブロックを読み取り特定
の出力に送ることができ、 −少なくとも前記タイムスロットの数スロットの間に異
なる共用サブバッファで同時に、入力からのデータブロ
ックを書き込み、出力に送るデータブロックを読み取
り、あるサブバッファの読取りの選択が、同じサブバッ
ファの書込みの選択よりも優先され、 前記アービトレーション手段が、それぞれのタイムスロ
ット中の単一の書込みアクセスと単一の読取りアクセス
の間のアービトレーションを実施する手段を含むことを
特徴とする。

【００１４】この制御装置では、１セルの１タイムサイ
クルに相当する１タイムサイクル中にサブバッファにア
クセスするのに、サブバッファの書込みアクセスと読取
りアクセスの間のアービトレーションが、それぞれの個
別のタイムスロットごとに直列に、すなわち逐次に管理
されるので、この制御装置の製造は比較的に簡単であ
る。それぞれのタイムスロット中に、この制御装置は、
単一の読取りアクセスに対して単一の書込みアクセスの
アービトレーションを実施する単一の論理演算を実行す
る。

【００１５】前記種類の装置を制御するためには、異な
る共用サブバッファ内の空き記憶場所の使用可能度だけ
でなく、読取りが優先され、読取りに選択された共用サ
ブバッファへのアクセスができないことによっても、書
込みを実施する共用サブバッファの選択が制限されるこ
とを考慮する必要がある。したがって、入力されたデー
タブロックを記憶できる別の共用サブバッファを選択で
きるように、読み取るデータブロックが記憶されている
共用サブバッファの数を知る必要がある。この選択は、
例えばサブバッファの空き記憶場所の使用可能度に基づ
いて実行される。

【００１６】制御は、書込み時のブロッキングの危険を
見込んでいなればならない。単一の共用バッファを有す
る交換ユニットと比較すると、本発明に基づく交換ユニ
ットは、読取りに使用する共用サブバッファのみが空き
記憶場所を有し、書込みアクセス可能なその他の全ての
共用サブバッファが完全に充填されているときに起こり
得る追加的なブロッキングの危険を有する。このブロッ
キングの危険は、（それがどれであるかに関係なく最後
の空き記憶場所に常に書き込むことができる）従来の単
一共用バッファの場合には存在しない「追加的」な危険
である。

【００１７】追加的なブロッキングの可能性は、共用サ
ブバッファの数が増加するにつれて低下する。しかし、
バッファの数が増すにつれて制御が複雑になるので、実
際には、この数を比較的低い値に制限することが好まし
い。

【００１８】好ましい一実施形態では、前記二つの選択
回路が、それぞれのタイムスロットについて、データブ
ロックを書き込むサブバッファの選択が、それぞれの共
用サブバッファの充填の状態および／または程度によっ
て決まる選択回路である。

【００１９】追加的なブロッキングの危険を小さくする
ためには、最も負荷の軽い共用サブバッファに書き込む
ことが好ましい。

【００２０】しかしこの種の制御では、追加的なブロッ
キングの危険を完全に排除することはできない。これを
完全に排除するためには、共用サブバッファの容量を十
分に大きくする必要がある。それぞれの共用サブバッフ
ァの容量Ｓ’が、ｐを共用サブバッファの数としてＳ’
＞＝Ｓ／（ｐ−１）である場合、仮想的な等価の共用サ
ブバッファの輻輳の可能性は、容量Ｓの単一共用バッフ
ァを有するユニットの輻輳の可能性に等しいか、または
これよりも低いと言える。

【００２１】本発明の他の特徴は、単一の共用バッファ
を有する交換ユニットとは異なり、空き記憶場所および
／または占有記憶場所を制御するバッファ中の連鎖リス
トを更新する操作に割り当てられるアクセス時間が、デ
ータブロックの書込みおよび読取り操作に割り当てられ
るアクセス時間の増大と同じように増大することであ
る。

【００２２】本発明の特徴および利点は、添付図面に関
して記述した、本発明の実施形態の以下の説明から明ら
かとなろう。

【００２３】

【発明の実施の形態】パケットまたはセルの形態の非同
期データを伝送する手法は標準的なものであり、したが
ってこれを本明細書で説明する必要はない。交換ユニッ
トは、固定長または可変長のパケットまたはセルの任意
の非同期転送に使用することができる。

【００２４】図面に示す交換ユニット１０は、ｎ_１個の
入力１２_１、１２_２、．．．、１２ｎ_１およびｎ_２個の
出力を有する。単純にするために以下の説明ではｎ_１＝
ｎ_２＝３２とする。

【００２５】ディジタルデータは、固定長のデータブロ
ック４６_１、４６_２などに分割されたパケットまたはセ
ル４４（図１ａ）の形態でそれぞれの入力１２_ｉに加え
られる。各データブロックは、ｃビット（例えばｃ＝６
４ビット）を含む。

【００２６】それぞれの入力１２_ｉは、ｃビットのデー
タブロック用のシリアル入力およびパラレル出力を有す
る、シリアル／パラレル入力レジスタ１４_ｉの入力に接
続される。それぞれのレジスタ１４_ｉのパラレル出力の
同じ重みのビット、すなわち同じランクのビットが、ｎ
_１個の入力を有するマルチプレクサ１６_１〜１６_ｃのラ
ンクｉの入力に接続される。したがって図示のように、
それぞれのレジスタ１４_ｉの右端のランク１の最下位ビ
ットは、マルチプレクサ１６_１のランクｉの入力に接続
される。同様に、レジスタ１４_ｉの出力のランクｃの最
上位ビットは、マルチプレクサ１６_ｃのランクｉの入力
に接続される。

【００２７】マルチプレクサ１６_１〜１６_ｃの出力は、
ｃビットのパラレル出力１７を構成する。任意の所与の
時刻において、このパラレル出力上の信号はレジスタ１
４_ｉのパラレル出力に対応し、したがって入力１２_ｉに
対応する。

【００２８】このパラレル出力は、本発明に基づく仮想
共用バッファ１８の対応するパラレル入力に接続され
る。

【００２９】仮想共用バッファ１８の出力もｃビットの
パラレル出力である。それぞれのビットは、デマルチプ
レクサ２０_１〜２０_ｃの入力に加えられる。それぞれの
デマルチプレクサ２０_Ｋはｎ_２個の出力を有する。これ
らのデマルチプレクサは、パラレル／シリアル出力レジ
スタ２２_１〜２２ｎ_２に結合される。それぞれのデマル
チプレクサは特定の重みの１ビットに対応し、これは、
レジスタ２２_ｉの対応する入力に結合される。したがっ
て図示のように、デマルチプレクサ２０_ｉは最下位ビッ
トに割り当てられ、デマルチプレクサ２０_１の第一の出
力はレジスタ２０_１の第一の入力（ランク１）に接続さ
れ、レジスタ２０_１の最後の出力（ランクｎ_２）は、レ
ジスタ２２ｎ_２のランク１の入力に接続される。

【００３０】同様に、デマルチプレクサ２０_ｃのｎ_２個
の出力は、レジスタ２２_１〜２２ｎ _２のランクｃ（最上
位ビット）の入力にそれぞれ接続される。

【００３１】レジスタ２２_１〜２２ｎ_２の出力が、交換
ユニット１０のシリアル出力２４_１〜２４ｎ_２を構成す
る。

【００３２】本発明によれば仮想共用バッファ１８は、
ｐ個の共用サブバッファ３０_１、３０_２、．．．、３０
_ｐを含む。共用サブバッファ３０_ｉは例えば全て同一で
あり、全て同じ容量、すなわちｃビットワードＫ_ｓ個分
の容量を有する。

【００３３】それぞれの共用サブバッファ３０_ｉは、パ
ラレル出力１７と同様のｃビットのパラレル入力３２_ｉ
を有する。共用サブバッファの全てのパラレル入力３２
_１〜３２_ｐが、マルチプレクサ１６_１〜１６_ｃの出力１
７からパラレル信号を受け取る。言い換えると、マルチ
プレクサ１６_Ｋの同じｃ個のパラレルビットが、共用サ
ブバッファのそれぞれの入力３２_ｉで複写される。これ
らの入力が書込み入力を構成する。所与の時刻に書込み
選択回路３４が、出力１７からのｃビットのワードを共
用サブバッファ３０_ｉのうちの一つに書き込むよう指令
する。

【００３４】共用サブバッファ３０_ｉのそれぞれの出力
３６_ｉもｃビットのパラレル出力である。

【００３５】出力３６_ｉは、ｃ個のＯＲゲート４０の対
応する入力３８_ｉにパラレルに接続される。単純にする
ために一つのＯＲゲート４０のみを示した。ｃ個のＯＲ
ゲート４０の出力４１もｃビットのパラレル出力であ
り、デマルチプレクサ２０_１〜２０_ｃの入力によって構
成されたパラレル入力４３に接続される。

【００３６】任意の所与の時刻に、読取りを実行する共
用サブバッファを選択する回路４２が、ｃビットのデー
タブロックをｃ個のＯＲゲート４０に伝送することを共
用サブバッファの一つに許可する。

【００３７】書込み操作および読取り操作については先
に言及した。「書込み」は、共用サブバッファの空き記
憶場所にデータブロックを記憶することを意味する。
「読取り」は、共用サブバッファの記憶場所からデータ
ブロックを抜き出すことを意味する。

【００３８】単純にするために前述のとおり、ｎ_１＝ｎ
_２＝３２である状況についてユニット１０の動作を説明
する。タイムスロットの数は、交換ユニット１０の入力
（および出力）の数に等しいので、操作は、期間がｔ
（例えばｔ＝１０ｎｓ）である３２個のタイムスロット
から成るサイクルで実施される。これは、１サイクルの
期間ＴがＴ＝３２×ｔ（例えば３２０ｎｓ）であること
を意味する。

【００３９】図１ｂによれば、ランクｉのタイムスロッ
トの間に、同じランクの入力１２_ｉからデータブロック
が書き込まれ、読み取るデータブロックがランクｉの出
力２４_ｉに転送される。

【００４０】本発明の一態様によれば、タイムスロット
ｔ_ｉ（図１ｂ）の間に、出力ｉに伝送するデータブロッ
クを第一の共用サブバッファから読み取るのと同時に、
入力ｉからのデータブロックを異なる共用サブバッファ
に書き込むことができる。

【００４１】例えば、タイムスロットｉの間に、共用サ
ブバッファ３０_１に書込みが実施され、共用サブバッフ
ァ３０_２から読取りが実施される。

【００４２】共用サブバッファは、共用サブバッファの
読取りの選択が優先されるように制御される。その結
果、読取りに選択されている共用サブバッファ（ここで
はバッファ３０_２）への書込みを禁止することによっ
て、ランクｉの入力からのデータブロックを時刻ｔ_ｉに
そのサブバッファに書き込むように選択することが制限
される。

【００４３】従来技術の交換ユニットとは異なり、読取
りに割り当てられる時間はそのタイムスロット全体に明
らかに等しい。同様に書込みが、そのタイムスロット全
体を占有することも可能である。この等価仮想共用バッ
ファに同時に読み書きができる特性は、少なくとも二つ
の並列共用サブバッファが提供されることに由来する。

【００４４】そのため、それぞれのタイムスロットを共
用し、これらの操作を異なる時刻に実行しなければなら
ない従来技術の交換ユニットとは異なり、所与のサイク
ル期間に書込みおよび読取り操作に割り当てられる時間
が最大になる。

【００４５】ｐ個の共用サブバッファ３０_１〜３０_ｐか
ら形成される仮想共用バッファ１８では、（従来の）単
一共用バッファに見られるものとは大幅に異なる記憶場
所制御手段が必要となる。よって次に、共用サブバッフ
ァ内の空き記憶場所および占有記憶場所を制御する回路
のさまざまな実施形態を図２ないし図６に参照して説明
する。

【００４６】空き記憶場所制御回路（図２および図３）
は、受け取ったそれぞれのデータブロックを書き込むた
めの共用サブバッファ内の空き記憶場所のアドレスを供
給する。占有記憶場所制御回路（図４および図５）は、
伝送のためデータブロックを読み取る際に連続してアド
レスするデータブロックの順序を保存する。

【００４７】図２に示す空き記憶場所制御回路は、共用
サブバッファ一つにつき一つずつ計ｐ個の空き記憶場所
連鎖メモリ５０_１、．．．、５０_ｐを備える。

【００４８】連鎖メモリ５０_１、．．．、５０_ｐはそれ
ぞれ、Ｋ_ｓ個（Ｋ_ｓは、サブバッファ３０_ｉが含むこと
ができるｃビットワードの数）のＢ_２ビットワードまた
は行を含む。ただしＢ_２＝ｌｏｇ_２Ｋ_ｓ（底を２とする
Ｋ_ｓの対数）である。例えばＫ_ｓ＝８の場合Ｂ_２＝３で
ある。

【００４９】従来どおり、それぞれの連鎖メモリ５
０_１、．．．、５０_ｐには一対のポインタ、すなわち連
鎖リスト開始ポインタ５２_１、．．．、５２_ｐおよび連
鎖リスト終了ポインタ５４_１、．．．、５４_ｐが結合さ
れる。連鎖リスト開始ポインタ５２_Ｋは、例えば、対応
する共用サブバッファ３０_Ｋの最初の空き記憶場所のア
ドレスすなわち識別を含むレジスタであり、連鎖リスト
終了ポインタ５４_Ｋは、共用サブバッファ３０_Ｋの最後
の空き記憶場所のアドレスすなわち識別を含むレジスタ
である。

【００５０】図２では、それぞれのポインタ５２_Ｋ、５
４_Ｋの出力が、マルチプレクサ５６ _Ｋの入力にそれぞれ
接続されている。ただしこれは単純化した表現である。
次に、（オブジェクトの連鎖リストを含む）連鎖メモリ
および一対のポインタを用いて実行できる二つの主要な
操作の概要を説明する。第一の操作は、リストの最上位
から第一のオブジェクトを選択するものである。これを
行うには、連鎖リスト最上位ポインタ５２_Ｋが第一のオ
ブジェクトの識別を指示し、バッファ５０_Ｋの連鎖リス
ト中の次のオブジェクトが記憶されたアドレスを供給す
る。次のオブジェクトの識別がバッファ５０_Ｋから抜き
出され、レジスタ５２_Ｋに供給される。第二の基本操作
は、新規のオブジェクトをリストの終端に加えるもので
ある。この場合、新規のオブジェクトの識別は、連鎖リ
スト終了ポインタによって指定されたアドレスに書き込
まれる。連鎖リスト終了ポインタは新規のオブジェクト
の識別で更新される。

【００５１】したがって、読取りに選択された共用サブ
バッファに対応する空き記憶場所リスト開始ポインタ
が、書込み用に提供される空き記憶場所を指示し、対応
する連鎖リストのメモリの更新が実行される。

【００５２】図３に示す変形形態では、全ての共用サブ
バッファ３０_１〜３０_ｐに対して単一の空き記憶場所連
鎖メモリ５８が置かれる。メモリ５８は、Ｂ_２ビットの
ｐ×Ｋ_ｓ個のワードを含む。ただしＢ_２＝ｌｏｇ_２Ｋ_ｓ
である。

【００５３】メモリ５８は、図２に関して説明した実施
形態のバッファ５０_１〜５０_ｐと実質的に同じ機能を有
する記憶場所６０_１〜６０_ｐを含む。

【００５４】前述の実施形態と同様にｐ対のポインタ５
２_Ｋ、５４_Ｋがあり、各対はマルチプレクサ５６_Ｋに結
合される。しかし前述の実施形態とは異なり、別のマル
チプレクサ６２が、異なるマルチプレクサ５６_Ｋの出力
を受け取るため、任意の所与の時刻に唯一つの入力がバ
ッファ５８にアドレスする。

【００５５】次に、共用サブバッファ３０内の占有記憶
場所を制御する回路の一実施形態を図４および図５に参
照して説明する。

【００５６】読取りでは、特定の順序でデータブロック
を出力しなければならないので、占有記憶場所は、（交
換ユニットのｎ_２個の出力のそれぞれにある）一対のポ
インタ、すなわちリスト開始ポインタ６４およびリスト
終了ポインタ６６（図４および図５）を使用して管理さ
れる。交換ユニット１０のｎ_２個の出力のそれぞれに供
給されるデータブロックは一般に、異なる共用サブバッ
ファから送られるが、連続するデータブロックを異なる
共用サブバッファに動的に配布することでこれらのデー
タブロックを制御してはならない。

【００５７】図４に示した例では、連鎖メモリ６８_１〜
６８_ｐが提供されている。それぞれの連鎖メモリの容量
は、Ｂ_３ビットのワードＫ_ｓ個分である。ただしＢ_３＝
ｌｏｇ_２（ｐ×Ｋ_ｓ）である。この例では、ポインタ６
４および６６の出力が２入力マルチプレクサ７０の入力
に接続され、このマルチプレクサの出力が、連鎖メモリ
６８_１〜６８_ｐの入力にそれぞれ接続されたｐ個の出力
を有するデマルチプレクサ７２の入力に接続される。

【００５８】メモリ６８_Ｋの中のそれぞれのワードのビ
ット数Ｂ_３は、読取りでは、仮想共用バッファの中、す
なわち全ての共用サブバッファの中にある合計ｐ×Ｋ_ｓ
個の全ての可能な記憶場所を考慮しなければならないこ
とに基づいて規定されたものであることに留意された
い。

【００５９】図５に示す変形形態では、ｐ個の連鎖メモ
リが提供されるのではなしに、Ｂ_３ビットワードｐ×Ｋ
_ｓ個分の容量を有する単一のメモリ７４が提供される。
前記と同じくＢ_３＝ｌｏｇ_２（ｐ×Ｋ_ｓ）である。

【００６０】この実施形態では、図４のデマルチプレク
サ７２のようなデマルチプレクサは必要ない。

【００６１】次に、空き記憶場所および占有記憶場所を
グループ化する制御回路を図６に参照して説明する。

【００６２】空き記憶場所および占有記憶場所のそれぞ
れ単独の制御の文脈において説明したと同様、グループ
制御では、空き記憶場所の連鎖リストがそれぞれの共用
サブバッファに、占有記憶場所の単一の連鎖リストが全
ての共用サブバッファに対して（出力ごとに）提供され
なければならない。

【００６３】図６に示した実施形態では、共通の連鎖メ
モリに割り当てられるアクセス時間を半分にすることな
しに、読取り操作および書込み操作を同時に制御する。

【００６４】したがって、連鎖空き記憶場所および連鎖
占有記憶場所用にｐ個の共通メモリ８０_１〜８０_ｐが使
用される。ｐは、共用サブバッファの数である。これら
のメモリのそれぞれは、Ｂ_３ビットワードｐ×Ｋ_ｓ個分
の容量を有する。ただしＢ_３＝ｌｏｇ_２（ｐ×Ｋ_ｓ）で
ある。それぞれのサブバッファがｃビットワードＫ_ｓ個
分の容量を有することを銘記されたい。

【００６５】ｐ個の空き記憶場所連鎖リストを制御する
ｐ対の連鎖リスト開始ポインタ８２ _Ｋおよび終了ポイン
タ８４_Ｋ、および全てのサブバッファに対する（出力ご
との）占有記憶場所のそれぞれの連鎖リストを制御する
（出力ごとに）１対の連鎖リスト開始ポインタ８６およ
び終了ポインタ８８がある。

【００６６】図２ないし図５に関して説明した実施形態
と比較すると、使用する記憶容量が、空き記憶場所およ
び占有記憶場所を制御する個々のメモリの記憶容量の合
計よりも小さい。図４および図５（占有記憶場所制御回
路）と同じ容量が使用される。この場合に必要な記憶場
所の総数は最大でも、全共用サブバッファ中の記憶場所
の数に等しい。これは、任意の所与の時刻に、空き記憶
場所および占有記憶場所の合計が容量の合計に等しいか
らである。言い換えると、任意の一つの記憶場所は任意
の所与の時刻に空き記憶場所であるか、または占有記憶
場所であるかのいずれかであって、同時に空き記憶場所
でありかつ占有記憶場所であることはできない。

【００６７】占有記憶場所に関係する（それぞれの出力
の）ポインタ８６および８８は、ｐ個の出力を有するデ
マルチプレクサ９２に接続されたマルチプレクサ９０の
入力に接続される。デマルチプレクサのそれぞれの出力
は、２入力マルチプレクサ９４_１、．．．、９４_ｐのそ
れぞれの入力に接続される。この２入力マルチプレクサ
のもう一方の入力は、空き記憶場所の連鎖リスト開始ポ
インタおよび終了ポインタ８２_Ｋ、８４_Ｋを受け取る、
マルチプレクサ９６_Ｋの出力に接続される。マルチプレ
クサ９４_Ｋの出力は、対応する連鎖リストメモリ８０_Ｋ
の対応する入力に結合される。

【００６８】二つの連鎖リストを制御する共通連鎖メモ
リへのアクセス時間に関して言うと、単一共用バッファ
を有し、さらにこの種の共通連鎖メモリを含む従来の交
換ユニットでは、この共通メモリに割り当てられるアク
セス時間が、単一共用バッファへのアクセス時間と等し
くなる。したがって従来の単一共用バッファ交換ユニッ
トでは、読取り（または書込み）用の共通連鎖メモリへ
のアクセス時間は、読取り（または書込み）用の共用バ
ッファへのアクセス時間、すなわち一般に１／２タイム
スロットに等しい。

【００６９】対照的に図６に示した解決策では、読取り
および書込み操作が二つの異なる共用サブバッファ３０
で同時に実行され、対応する空き記憶場所連鎖リストお
よび占有記憶場所連鎖リストの制御動作を、読取り操作
および書込み操作が実行される異なる二つの共用サブバ
ッファにそれぞれ対応する、二つの異なる共通連鎖メモ
リで同時に実行することができる。したがって、単一の
共用バッファを有する従来技術の交換ユニットとの比較
では、連鎖メモリに割り当てられるアクセス時間が、そ
れぞれの読取りまたは書込み操作のためにバッファに割
り当てられるアクセス時間の増大と同じように増大す
る。

【００７０】図２ないし図６を使用して、連鎖メモリ中
の連鎖リスト手法に基づく空き記憶場所および占有記憶
場所の制御回路を説明してきたが、本発明がこの実施形
態に限定されるものでないことは言うまでもない。先入
れ先出し型の待ち行列など、その他の制御手法を使用す
ることもできる。この場合、書込みには、サブバッファ
ごとに空き記憶場所リストが必要となり、読取りには、
（出力ごとに）単一の占有記憶場所リストが必要とな
る。

【００７１】次に、所与の時刻における書込みに使用す
る共用サブバッファを選択する回路の一実施形態を図７
に参照して説明する。

【００７２】この回路１００は、交換ユニット内でのデ
ータブロックの転送を制御するのに必要な全ての機能を
結合する占有記憶場所制御ユニット（図７には図示せ
ず）の制御下にある。

【００７３】このユニットは、読取りに選択された共用
サブバッファを指示するコードを入力１０２に供給す
る。したがって読取りに使用する共用サブバッファを書
込みに選択することができない。

【００７４】入力１０２は、ｐ個の出力を有するデマル
チプレクサ１０４の入力に接続される。ただしｐは共用
サブバッファの数である。デマルチプレクサ１０４のそ
れぞれの出力１０４_１、．．．、１０４_ｐは、ＯＲゲー
ト１０８_Ｋの第一の入力１０６_Ｋ、およびカウンタ‐ダ
ウンカウンタ１１２_Ｋのカウント入力１１０_Ｋに接続さ
れる。カウンタ‐ダウンカウンタは、対応するランクＫ
の共用サブバッファ中の空き記憶場所の数を表すコード
をその出力１８８_Ｋに供給する。

【００７５】それぞれのカウンタ‐ダウンカウンタ１１
２_Ｋはさらに、書込み用共用サブバッファの選択を制御
する信号が生成される回路１００の出力１１６_Ｋに接続
されたダウンカウント入力１１４_Ｋを有する。

【００７６】したがってそれぞれのカウンタ１１２
_Ｋは、対応する共用サブバッファの読取り操作１回ごと
に１単位増分され、対応するサブバッファの書込み操作
１回ごとに１単位減分される。

【００７７】カウンタ１１２_Ｋの出力１１８_Ｋは、ゼロ
値試験ユニット１２２_ＫによってＯＲゲート１０８_Ｋの
第二の入力１２０_Ｋに接続される。ＯＲゲート１０８_Ｋ
の出力は、インバータ１２８_Ｋを介して、最も負荷の軽
い共用サブバッファを選択する回路１２６の入力１２４
_Ｋに接続される。

【００７８】カウンタ１１２_Ｋの出力１１８_Ｋはさら
に、最も負荷の軽い共用サブバッファを選択する回路１
２６の別の入力１３０_Ｋに接続される。

【００７９】入力１２４_Ｋに加えられる信号は、ランク
Ｋの共用サブバッファが書込みの候補であるか否かを指
示する１ビットの信号である。この共用バッファがすで
に読取りに選択されていることがデマルチプレクサ１０
４の出力１０４_Ｋの信号によって（必要な場合に）指示
されているか、またはこの共用バッファに空き記憶場所
がないことが、空き記憶場所の数がゼロであるか否かを
指示する信号を供給する装置１２２_Ｋによって指示され
ている場合には、この共用サブバッファの書込みが可能
であってはならない。

【００８０】したがって回路１２６は、それぞれの共用
サブバッファについて、そのサブバッファが書込みの候
補であるか否かを指示する信号（入力１２４_Ｋ）、およ
び空き記憶場所の数を表す信号（入力１３０_Ｋ）を受け
取る。

【００８１】回路１２６は、空き記憶場所の数が最も多
い共用サブバッファであって、当然のことながら書込み
候補でもある共用サブバッファを選択する。最大空き記
憶場所数を有するサブバッファが二つ以上ある場合に
は、それらのうちの一つを任意に、例えば無作為に選択
するか、または所定の順序で選択する。

【００８２】読取り操作が指令されていない場合には、
空き記憶場所を有する任意のサブバッファを選択できる
ので、書込みに選択できるサブバッファの幅が広がる。

【００８３】これまでは、入力と出力の数が同じ交換ユ
ニット１０について説明してきた。しかし、入力の数と
出力の数が異なっていてもよい。この場合、サイクルＴ
は２種類のタイムスロット、すなわち（前述のとおり
に）読取りおよび書込みが同時に可能なタイムスロッ
ト、および読取りまたは書込みのみが可能なタイムスロ
ットを含む。

【００８４】出力の数ｎ_２が入力の数ｎ_１よりも大きい
場合、サイクルＴは、読取りおよび書込みが同時に可能
なｎ_１個のタイムスロット、および読取りのみが可能な
ｎ_２−ｎ_１個のタイムスロットを含む。

【００８５】入力の数ｎ_１が出力の数ｎ_２よりも大きい
場合、サイクルＴは、読取りおよび書込みが同時に可能
なｎ_２個のタイムスロット、および書込みのみが可能な
ｎ_１−ｎ_２個のタイムスロットを含む。

【００８６】単一の共用バッファを有する従来技術の交
換ユニットと比較すると、本発明に基づく交換ユニット
は、読取りに選択された共用サブバッファが空き記憶場
所を有し、その他のアクセス可能な共用サブバッファが
空き記憶場所を持たない場合に起こり得る追加的なブロ
ッキングの危険を有する。この種のブロッキングの危険
は、（それがどれであるかに関係なく最後の空き記憶場
所に常に書き込むことができる）従来の単一共用バッフ
ァの場合には生じない「追加的」なものである。

【００８７】追加的なブロッキングの可能性は、共用サ
ブバッファの数ｐが増加するにつれて低下する。しかし
単純にするため実際には、数ｐを比較的低い値に制限す
ることが好ましい。

【００８８】ブロッキングの危険を小さくするために
は、最も負荷の軽い（すなわち空き記憶場所の数の最も
多い）共用サブバッファに、新規のデータブロックを書
き込むと有利である。しかし厳密に言えばこの改良で
も、この追加的なブロッキングの危険を完全に排除する
ことはできない。この危険を完全に排除するためには、
共用サブバッファの容量、すなわち共用サブバッファあ
たりＳ’個の記憶場所の容量を、Ｓ’が、少なくともＳ
／（ｐ−１）に等しくなるように十分に大きくする必要
がある。ただしＳは、単一の共用バッファを有する従来
技術の交換ユニットの基準容量である。

【００８９】言い換えると、それぞれの共用サブバッフ
ァの容量Ｓ’は、（ｐ−１）個の共用サブバッファが、
容量Ｓの単一共用バッファと同じ輻輳の可能性で書込み
情報の最大スループットを得ることができるような容量
である。

【００９０】したがって単一の共用バッファを有する従
来技術のユニットに比べ本発明に基づくユニットでは、
追加的なブロッキングの危険を完全に排除するために一
つの共用サブバッファに対応する追加の容量Ｓ’を必要
とする。

【００９１】図８に、選択回路３４および４２と共用サ
ブバッファ３０_１〜３０_ｐの間の接続を示す。

【００９２】このように書込みでは回路３４が、ｐ個の
出力３４_１〜３４_ｐ、および選択された共用サブバッフ
ァ中の書込み場所のアドレスを供給する追加の出力３４
_{ｐ＋ １}を有する。

【００９３】それぞれの共用サブバッファは、ＡＮＤゲ
ート１５０_１、１５０_２、．．．、１５０_ｐに割り当て
られる。このＡＮＤゲートは、第一の入力１５２_ｎで書
込み場所のアドレスを受け取り、第二の入力１５４
_ｎで、出力３４_ｉのうちの一つから書込み命令を受け取
る。

【００９４】同様に回路４２は、ＡＮＤゲート１５８_１
〜１５８_ｐの入力１５６_１〜１５６ _ｐに接続されたｐ個
の出力４２_１〜４２_ｐ、およびＡＮＤゲート１５８の第
二の入力１６０に接続された出力４２_ｐ＋１を含む。こ
の出力４２_ｐ＋１は、選択された共用サブバッファ中の
読取り場所のアドレスを供給し、出力４２_１〜４２
_ｐは、読取りに選択する共用サブバッファを決定する。

【００９５】先に説明したように、回路３４によって指
令される書込み操作と回路４２によって指令される読取
り操作とを同時に実行することができる。

【００９６】本発明の制御装置は、スイッチの共用バッ
ファメモリに適用できるだけでなく、共用バッファを有
し、一つまたは複数のスイッチ段から成る交換網の入力
および出力で使用される入力および出力端末モジュール
に適用することもできる。

【００９７】入力（または出力）端末モジュールでは、
共用バッファを従来どおりに使用して、受け取ったデー
タブロック（例えばセル）を一時的に記憶し、次いでそ
れらを一つまたは複数の〔ｎ〕個の入力（または出力）
接続に伝送する。メモリに転送された時分割多重化され
た情報の全体のスループットは、それぞれの接続での情
報スループットと多重化された接続の数〔ｎ〕との積で
あるので、どの実施形態を選択するかは、一つの共用バ
ッファで処理できる最大トラフィックスループットによ
って決まる。

【００９８】一つの共用バッファで処理できる最大トラ
フィックスループットは、一つのセルに対応するそれぞ
れのタイムサイクルに書込み操作および読取り操作を含
むセルの転送に必要な最も短いタイムスロットによって
制限されるので、端末モジュールでの同じ所与のグロ―
バル情報スループットについて考えると、本発明は、バ
ッファ、端末モジュール、および交換ユニット内でのそ
れぞれの書込み操作またはそれぞれの読取り操作を実行
するために割り当てられる時間を大幅に増大させる。逆
に、所与のアクセス時間について見ると、本発明は、端
末モジュールの共用バッファが処理できるグロ―バル情
報スループットを増大させる。すなわち本発明は、より
高いスループットを有する接続またはより多くの接続を
供給する。

【図面の簡単な説明】

【図１】本発明に基づく交換ユニットのブロック図であ
る。

【図１ａ】パケットまたはセルを示す図である。

【図１ｂ】図１に示したユニットの動作を示す図であ
る。

【図２】図１のユニットの共用サブバッファの空き記憶
場所を制御する回路のブロック図である。

【図３】図２の変形形態を示す図である。

【図４】図１のユニットの共用サブバッファの占有記憶
場所を制御する回路を示す図である。

【図５】図４の変形形態を示す図である。

【図６】図１のユニットの共用サブバッファの空き記憶
場所および占有記憶場所の複合制御回路のブロック図で
ある。

【図７】図１のユニットの、書込みを行う共用サブバッ
ファを選択する回路のブロック図である。

【図８】制御回路の変形形態を示す図１のユニットの部
分図である。

【符号の説明】

１０ 交換ユニット １２ シリアル入力 １４ シリアル／パラレル入力レジスタ １６ マルチプレクサ １７、３６ パラレル出力 １８ 仮想共用バッファ ２０、７２、９２、１０４ デマルチプレクサ ２２ パラレル／シリアル出力レジスタ ２４ シリアル出力 ３０ 共用サブバッファ ３２、４３ パラレル入力 ３４ 書込み選択回路 ３８ ＯＲゲートの入力 ４０ ＯＲゲート ４１ ＯＲゲートの出力 ４２ 読取り選択回路 ４４ パケットまたはセル ４６ データブロック ５０、５８ 空き記憶場所連鎖メモリ ５２ 空き記憶場所連鎖リスト開始ポインタ ５４ 空き記憶場所連鎖リスト終了ポインタ ５６、６２、７０、９０、９４、９６ マルチプレクサ ６０ 記憶場所 ６４ 占有記憶場所リスト開始ポインタ ６６ 占有記憶場所リスト終了ポインタ ６８ 占有記憶場所連鎖メモリ ７４ メモリ ８０ 共通メモリ ８２、８６ 連鎖リスト開始ポインタ ８４、８８ 連鎖リスト終了ポインタ １００ 書込み共用サブバッファ選択回路 １０２ 入力 １０６ ＯＲゲートの第一の入力 １０８ ＯＲゲート １１０ カウンタ−ダウンカウンタのカウント入力 １１２ カウンタ−ダウンカウンタ １１４ カウンタ−ダウンカウンタのダウンカウント入
力 １１６ 出力 １１８ カウンタ−ダウンカウンタの出力 １２０ ＯＲゲートの第二の入力 １２２ ゼロ値試験ユニット １２４ 回路１２６の入力 １２６ 最も負荷の軽い共用サブバッファを選択する回
路 １２８ インバータ １３０ 回路１２６の入力 １５０、１５８ ＡＮＤゲート １５２、１５６ ＡＮＤゲートの第一の入力 １５４、１６０ ＡＮＤゲートの第二の入力

Claims (24)

【特許請求の範囲】
1. 【請求項１】 複数の共用サブバッファと、前記共用サ
   ブバッファに、入力からのデータブロックを書き込むた
   めの書込み選択回路と、その後に前記共用サブバッファ
   中の前記データブロックを読み取り、少なくとも一つの
   出力に前記データブロックを送り出すための読取り選択
   回路とを備えた共用バッファ用の制御装置であって、前
   記二つの選択回路が、周期的なサイクルに基づいたデー
   タブロックの書込みと読取りとのアービトレーション手
   段を含み、 それぞれの前記周期的なサイクルがタイムスロットを含
   み、それぞれのタイムスロットの間に、入力で受け取っ
   たデータブロックを前記共用サブバッファのうちの一つ
   に書き込み、以前に書き込んだデータブロックを読み取
   り特定の出力に送ることができ、 少なくとも前記タイムスロットの数スロットの間に、異
   なる共用サブバッファで同時に、入力からのデータブロ
   ックを書き込み、出力に送るデータブロックを読み取
   り、ある共用サブバッファの読取りの選択が、同じ共用
   サブバッファの書込みの選択よりも優先され、前記アー
   ビトレーション手段が、それぞれのタイムスロット中の
   単一の書込みアクセスと単一の読取りアクセスの間のア
   ービトレーションを実施する手段を含むことを特徴とす
   る共用バッファ用の制御装置。
2. 【請求項２】 前記二つの選択回路が、それぞれのタイ
   ムスロットについて、データブロックを書き込む共用サ
   ブバッファの選択が、それぞれの共用サブバッファの充
   填の状態および／または程度によって決まる選択回路で
   あることを特徴とする請求項１に記載の制御装置。
3. 【請求項３】 前記二つの選択回路が、データブロック
   の読取りに選択されていない共用サブバッファのうち、
   最も負荷の軽い共用サブバッファに書込みが実施される
   選択回路であることを特徴とする請求項２に記載の制御
   装置。
4. 【請求項４】 前記二つの選択回路が、空いている記憶
   場所の数をカウントするカウンタを共用サブバッファご
   とに含み、前記カウンタが、対応する共用サブバッファ
   が読取りに選択されたときに増分され、対応する共用サ
   ブバッファが書込みに選択されるごとに減分されること
   を特徴とする請求項２に記載の制御装置。
5. 【請求項５】 前記二つの選択回路が、空いている記憶
   場所の数をカウントするカウンタを共用サブバッファご
   とに含み、前記カウンタが、対応する共用サブバッファ
   が読取りに選択されたときに増分され、対応する共用サ
   ブバッファが書込みに選択されるごとに減分されるこ
   と、および最も負荷の軽い共用サブバッファを選択する
   ための回路であって、共用サブバッファの数と同じ数の
   入力対を有する回路を前記二つの選択回路が含み、それ
   ぞれの対の第一の入力が、対応する共用サブバッファを
   書込みに選択できるか否かを指示する信号を受け取り、
   それぞれの対の第二の入力が、結合した空き記憶場所カ
   ウンタの出力信号を受け取ることを特徴とする請求項３
   に記載の制御装置。
6. 【請求項６】 共用サブバッファへの書込みについて、
   それぞれの共用サブバッファの空き記憶場所のリストを
   管理する共用サブバッファの空き記憶場所制御手段を備
   えることを特徴とする請求項１に記載の制御装置。
7. 【請求項７】 前記空き記憶場所制御手段が、先入れ先
   出し型の待ち行列を記憶するメモリを共用サブバッファ
   ごとに含むことを特徴とする請求項６に記載の制御装
   置。
8. 【請求項８】 前記空き記憶場所制御手段が、空き記憶
   場所リスト開始ポインタおよび空き記憶場所リスト終了
   ポインタに結合された連鎖メモリをそれぞれの共用サブ
   バッファごとに含むことを特徴とする請求項６に記載の
   制御装置。
9. 【請求項９】 前記空き記憶場所制御手段が、共用サブ
   バッファごとに連鎖メモリを含み、連鎖メモリの行数
   が、少なくとも対応する共用サブバッファ中の使用可能
   な記憶場所の数に等しいことを特徴とする請求項８に記
   載の制御装置。
10. 【請求項１０】 前記空き記憶場所制御手段が、前記リ
    ストの全てに共通の連鎖メモリを含み、前記メモリの行
    数が、少なくとも全共用サブバッファ中の使用可能な記
    憶場所の数に等しいことを特徴とする請求項８に記載の
    制御装置。
11. 【請求項１１】 特定の出力に連続的に伝送されるデー
    タブロックを、異なる共用サブバッファに書き込むこと
    ができ、したがって異なる共用サブバッファから読み取
    ることができるように、書込みおよび読取りを制御する
    手段を含むことを特徴とする請求項１に記載の制御装
    置。
12. 【請求項１２】 読取りを制御して、データを特定の出
    力に所定の順序で伝送するための手段を含み、前記読取
    りを制御する手段が、全共用サブバッファに対して出力
    ごとに空き記憶場所の単一の連鎖リストを使用して空き
    記憶場所を制御するための手段を含むことを特徴とする
    請求項１１に記載の制御装置。
13. 【請求項１３】 占有記憶場所制御手段が、読取り用の
    先入れ先出し待ち行列型メモリを含むことを特徴とする
    請求項１２に記載の制御装置。
14. 【請求項１４】 占有記憶場所制御手段が、連鎖リスト
    を含む読取り用の連鎖メモリを含み、連鎖メモリが、リ
    スト開始ポインタおよびリスト終了ポインタに結合され
    ることを特徴とする請求項１３に記載の制御装置。
15. 【請求項１５】 占有記憶場所制御手段が、共用サブバ
    ッファの数に等しい数の読取り用の連鎖メモリを含み、
    それぞれの連鎖メモリの行数が少なくとも対応する共用
    サブバッファの記憶場所の数に等しいことを特徴とする
    請求項１４に記載の制御装置。
16. 【請求項１６】 占有記憶場所制御手段が、占有記憶場
    所リストの全てに共通の連鎖メモリを含み、連鎖メモリ
    の行数が少なくとも全ての共用サブバッファの記憶場所
    の総数に等しいことを特徴とする請求項１４に記載の制
    御装置。
17. 【請求項１７】 空き記憶場所の書込みおよび占有記憶
    場所の読取りをグループ制御するための手段を含み、前
    記グループ制御手段が、共用サブバッファと同じ数の連
    鎖メモリを含み、それぞれの連鎖メモリが、空き記憶場
    所の制御および占有記憶場所の制御に同時に使用され、
    それぞれの前記連鎖メモリの行数が、対応する共用サブ
    バッファ中の使用可能な記憶場所の数に等しいことを特
    徴とする請求項１に記載の制御装置。
18. 【請求項１８】 異なる連鎖メモリ中の空き記憶場所リ
    ストおよび占有記憶場所リストを同時に更新するための
    手段を含むことを特徴とする請求項１７に記載のグルー
    プ制御装置。
19. 【請求項１９】 ｐ個の共用サブバッファがすべて同じ
    容量を有し、前記容量が、書込み情報の最大スループッ
    トをｐ−１個の共用サブバッファが受け取れるように選
    択されることを特徴とする請求項１に記載の制御装置。
20. 【請求項２０】 請求項１に記載の制御装置を含むこと
    を特徴とする交換ユニット。
21. 【請求項２１】 同じ数の入力および出力を有し、それ
    ぞれのタイムスロットの間に、前記制御装置が、データ
    ブロックの書込みおよび読取りを前記バッファに同時に
    実施できることを特徴とする請求項２０に記載の交換ユ
    ニット。
22. 【請求項２２】 異なる数の入力および出力を有し、書
    込み操作および読取り操作を制御装置が同時に実行でき
    る第一のタイムスロットと、読取り操作のみまたは書込
    み操作のみを制御装置が実行できる第二のタイムスロッ
    トとをそれぞれのサイクルが含むことを特徴とする請求
    項２０に記載の交換ユニット。
23. 【請求項２３】 請求項１に記載の制御装置を含むこと
    を特徴とする交換網の入力端末モジュール。
24. 【請求項２４】 請求項１に記載の制御装置を含むこと
    を特徴とする交換網の出力端末モジュール。