JPH09181729A - Ａｔｍ端末用時分割多重通信制御回路 - Google Patents
Ａｔｍ端末用時分割多重通信制御回路Info
- Publication number
- JPH09181729A JPH09181729A JP7334688A JP33468895A JPH09181729A JP H09181729 A JPH09181729 A JP H09181729A JP 7334688 A JP7334688 A JP 7334688A JP 33468895 A JP33468895 A JP 33468895A JP H09181729 A JPH09181729 A JP H09181729A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- vpi
- vci
- transmission
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5679—Arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 既存のＣＡＴＶ網などの回線側に多重化装置
を持たないネットワークを用いてＡＴＭによる時分割多
重通信を行えるようにする。 【解決手段】 自端末で発生した情報はＡＴＭ送信回路
２１０でセルに組み立てられ、送信セル流２１２に挿入
され出力される。送信セル流２１２のうちの実際の送信
したい情報を含まないアンアサインドセルおよびアイド
ルセルは無効セル除去回路１１０で取り除かれ、実際に
送信したい情報を含むセルだけが送信時刻までＦＩＦＯ
メモリ１２０に保持される。基準時刻を示すセルがＡＴ
Ｍ受信回路２２０Ａに受信されたことを受信ＶＰＩ／Ｖ
ＣＩ検出回路１５０Ａにより検出し、その検出した時刻
を基準時刻としてタイマ１６０Ａにより送信セルを回線
上に出力するタイミング１６１を作成し、それを受けて
送信制御回路１３０がＦＩＦＯメモリ１２０に保持され
ていた送信セルを読みだして回線側に送り出す。
を持たないネットワークを用いてＡＴＭによる時分割多
重通信を行えるようにする。 【解決手段】 自端末で発生した情報はＡＴＭ送信回路
２１０でセルに組み立てられ、送信セル流２１２に挿入
され出力される。送信セル流２１２のうちの実際の送信
したい情報を含まないアンアサインドセルおよびアイド
ルセルは無効セル除去回路１１０で取り除かれ、実際に
送信したい情報を含むセルだけが送信時刻までＦＩＦＯ
メモリ１２０に保持される。基準時刻を示すセルがＡＴ
Ｍ受信回路２２０Ａに受信されたことを受信ＶＰＩ／Ｖ
ＣＩ検出回路１５０Ａにより検出し、その検出した時刻
を基準時刻としてタイマ１６０Ａにより送信セルを回線
上に出力するタイミング１６１を作成し、それを受けて
送信制御回路１３０がＦＩＦＯメモリ１２０に保持され
ていた送信セルを読みだして回線側に送り出す。
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ端末用時分割
多重通信制御回路に関し、特に、回線側に多重化装置を
持たないネットワークにおいて時分割多重通信をおこな
うＡＴＭ端末用時分割多重通信制御回路に関する。
多重通信制御回路に関し、特に、回線側に多重化装置を
持たないネットワークにおいて時分割多重通信をおこな
うＡＴＭ端末用時分割多重通信制御回路に関する。
【０００２】
【従来の技術】ＡＴＭを用いたネットワークにおいて、
複数の端末を用いて時分割多重通信をおこなう場合に
は、複数の端末から発生した情報を単一の回線にのせる
ために時分割多重化をおこなう必要がある。
複数の端末を用いて時分割多重通信をおこなう場合に
は、複数の端末から発生した情報を単一の回線にのせる
ために時分割多重化をおこなう必要がある。
【０００３】この種のＡＴＭ端末用時分割多重通信制御
回路は、複数の端末で発生した情報を単一の回線にのせ
ることを目的として用いられているが、従来の回路は回
線側に多重化装置が備えられていることが必要である。
回路は、複数の端末で発生した情報を単一の回線にのせ
ることを目的として用いられているが、従来の回路は回
線側に多重化装置が備えられていることが必要である。
【０００４】たとえば、特開平５−１１４９１２公報に
は、回線側に多重化装置を用いたシステムで、複数のメ
ディアから発生した情報の同期をとる目的の時分割多重
通信制御技術が記載されている。
は、回線側に多重化装置を用いたシステムで、複数のメ
ディアから発生した情報の同期をとる目的の時分割多重
通信制御技術が記載されている。
【０００５】
【発明が解決しようとする課題】上述した従来のＡＴＭ
端末用時分割多重通信制御回路では、回線側に多重化装
置が必要となるため、既存のＣＡＴＶ網などの回線側に
多重化装置を持たないネットワークの回線をそのままＡ
ＴＭ回線として流用、あるいは本来の用途と兼用したり
することができないという欠点があった。
端末用時分割多重通信制御回路では、回線側に多重化装
置が必要となるため、既存のＣＡＴＶ網などの回線側に
多重化装置を持たないネットワークの回線をそのままＡ
ＴＭ回線として流用、あるいは本来の用途と兼用したり
することができないという欠点があった。
【０００６】その理由は、複数の端末がある場合、各端
末はそれぞれ独立して動作しており、それぞれ非同期に
情報が発生するため、各端末で発生した情報には時間的
に重なり合う部分が存在するので、それらの情報を多重
化装置を用いずにそのまま回線にのせると回線上で情報
の衝突がおこるからである。
末はそれぞれ独立して動作しており、それぞれ非同期に
情報が発生するため、各端末で発生した情報には時間的
に重なり合う部分が存在するので、それらの情報を多重
化装置を用いずにそのまま回線にのせると回線上で情報
の衝突がおこるからである。
【０００７】本発明の目的は、既存のＣＡＴＶ網などの
回線側に多重化装置を持たないネットワークを用いてＡ
ＴＭによる時分割多重通信をおこなうためのＡＴＭ端末
用時分割多重通信制御回路を提供することにある。
回線側に多重化装置を持たないネットワークを用いてＡ
ＴＭによる時分割多重通信をおこなうためのＡＴＭ端末
用時分割多重通信制御回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＡＴＭ端末用時
分割多重通信制御回路は、ホスト側からあらかじめ定め
られたある特定のＶＰＩ／ＶＣＩ（Ｖｉｒｔｕａｌ Ｐ
ａｔｈ Ｉｄｅｎｔｉｆｉｅｒ／Ｖｉｒｔｕａｌ Ｃｈ
ａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）のセルが周期的に
受信側回線を通して送られてくる、ＡＴＭを用いたネッ
トワークシステムのＡＴＭ端末用時分割多重通信制御回
路であって、前記セルがＡＴＭ受信回路に受信されたこ
とを検出し、ＶＰＩ／ＶＣＩ検出信号を出力する受信Ｖ
ＰＩ／ＶＣＩ検出手段と、ＶＰＩ／ＶＣＩ検出信号を受
けた時刻を基準時刻として計時をおこない、１つあるい
は複数のあらかじめ定めた時間が経過したときに送信開
始信号を出力するタイマ手段と、ＡＴＭ送信回路が出力
する送信セル流からアンアサインドセルとアイドルセル
を取り除き、有効セルだけを出力する無効セル除去手段
と、前記無効セル除去手段の出力した有効セルを保持す
るＦＩＦＯメモリ手段と、前記送信開始信号を受けて前
記ＦＩＦＯメモリ手段からセルを読み出して送信側回線
に送り出す送信制御手段とを有する。
分割多重通信制御回路は、ホスト側からあらかじめ定め
られたある特定のＶＰＩ／ＶＣＩ（Ｖｉｒｔｕａｌ Ｐ
ａｔｈ Ｉｄｅｎｔｉｆｉｅｒ／Ｖｉｒｔｕａｌ Ｃｈ
ａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）のセルが周期的に
受信側回線を通して送られてくる、ＡＴＭを用いたネッ
トワークシステムのＡＴＭ端末用時分割多重通信制御回
路であって、前記セルがＡＴＭ受信回路に受信されたこ
とを検出し、ＶＰＩ／ＶＣＩ検出信号を出力する受信Ｖ
ＰＩ／ＶＣＩ検出手段と、ＶＰＩ／ＶＣＩ検出信号を受
けた時刻を基準時刻として計時をおこない、１つあるい
は複数のあらかじめ定めた時間が経過したときに送信開
始信号を出力するタイマ手段と、ＡＴＭ送信回路が出力
する送信セル流からアンアサインドセルとアイドルセル
を取り除き、有効セルだけを出力する無効セル除去手段
と、前記無効セル除去手段の出力した有効セルを保持す
るＦＩＦＯメモリ手段と、前記送信開始信号を受けて前
記ＦＩＦＯメモリ手段からセルを読み出して送信側回線
に送り出す送信制御手段とを有する。
【０００９】ホスト側で作られ、周期的に受信側回線を
通り送られてくる、あらかじめ定められたある特定のＶ
ＰＩ／ＶＣＩのセルはＡＴＭ受信回路に受信されたこと
を受信ＶＰＩ／ＶＣＩ検出手段によって検出し、その受
信を検出した時刻を基準時刻として、自端末で発生した
情報をのせた送信セルを送信側回線に出力するタイミン
グをタイマ手段で作成することによって、自端末をホス
ト側に同期して回線上に送信セルを出力するように動作
させることができる。そのため、そのネットワークに接
続されている全ての端末が本発明のＡＴＭ端末用時分割
多重通信制御回路を備えていれば、それぞれの端末が回
線上に送信セルを出力するタイミングを互いに時間的に
重なり合わないように選ぶことにより、既存のＣＡＴＶ
網などのような多重化装置を持たない回線を用いて時分
割多重通信を行うことができる。
通り送られてくる、あらかじめ定められたある特定のＶ
ＰＩ／ＶＣＩのセルはＡＴＭ受信回路に受信されたこと
を受信ＶＰＩ／ＶＣＩ検出手段によって検出し、その受
信を検出した時刻を基準時刻として、自端末で発生した
情報をのせた送信セルを送信側回線に出力するタイミン
グをタイマ手段で作成することによって、自端末をホス
ト側に同期して回線上に送信セルを出力するように動作
させることができる。そのため、そのネットワークに接
続されている全ての端末が本発明のＡＴＭ端末用時分割
多重通信制御回路を備えていれば、それぞれの端末が回
線上に送信セルを出力するタイミングを互いに時間的に
重なり合わないように選ぶことにより、既存のＣＡＴＶ
網などのような多重化装置を持たない回線を用いて時分
割多重通信を行うことができる。
【００１０】前述のように、自端末で発生した情報をの
せた送信セルを回線上に出力するタイミングの基準時刻
とする、ある特定のＶＰＩ／ＶＣＩのセルがＡＴＭ受信
回路に受信されたことの検出をハードウエアによってお
こない、また、その受信されたことを検出した時刻（基
準時刻）から自端末が割り当てられたタイムスロットの
送信時刻までの待ち時間の計時もハードウエアによるタ
イマ手段によっておこなうので、それらをソフトウエア
でおこなった場合に問題となる、そのときのソフトウエ
アの負荷の重さや端末装置のＣＰＵバスの使用率の影響
をほとんど受けない。そのため、基準時刻を示すセルが
受信されたことを検出する周期の変動および待ち時間の
計時の誤差が小さいので、あるタイムスロットと次のタ
イムスロットの送信セルが回線上で衝突しないようにす
るために入れるガードタイム（どの端末も送信していな
い時間）を短くでき、通信の実効速度を上げることがで
きる。
せた送信セルを回線上に出力するタイミングの基準時刻
とする、ある特定のＶＰＩ／ＶＣＩのセルがＡＴＭ受信
回路に受信されたことの検出をハードウエアによってお
こない、また、その受信されたことを検出した時刻（基
準時刻）から自端末が割り当てられたタイムスロットの
送信時刻までの待ち時間の計時もハードウエアによるタ
イマ手段によっておこなうので、それらをソフトウエア
でおこなった場合に問題となる、そのときのソフトウエ
アの負荷の重さや端末装置のＣＰＵバスの使用率の影響
をほとんど受けない。そのため、基準時刻を示すセルが
受信されたことを検出する周期の変動および待ち時間の
計時の誤差が小さいので、あるタイムスロットと次のタ
イムスロットの送信セルが回線上で衝突しないようにす
るために入れるガードタイム（どの端末も送信していな
い時間）を短くでき、通信の実効速度を上げることがで
きる。
【００１１】送信セルを、発生した時刻から実際に送信
する時刻までＦＩＦＯメモリ手段により保持しておくの
で、ソフトウエアは送信する時刻について特に考慮する
必要がなく、情報が発生した時点で送信動作を行うこと
ができる。そのため、ソフトウエアの負荷を軽くでき、
ＣＰＵを効率的に利用できる。
する時刻までＦＩＦＯメモリ手段により保持しておくの
で、ソフトウエアは送信する時刻について特に考慮する
必要がなく、情報が発生した時点で送信動作を行うこと
ができる。そのため、ソフトウエアの負荷を軽くでき、
ＣＰＵを効率的に利用できる。
【００１２】ＡＴＭ送信回路の出力する送信セル流か
ら、実際に送信した情報を含まない無効セル（アンアサ
インドセルおよびアイドルセル）を無効セル除去手段で
取り除き、有効セル（実際に送信した情報を含むセル）
だけをＦＩＦＯメモリ手段に書き込む。そのためＦＩＦ
Ｏメモリ手段の容量を小さくできる。同じ理由で、無効
なセルが回線上に送信されないため、通信の実効速度を
上げることができる。
ら、実際に送信した情報を含まない無効セル（アンアサ
インドセルおよびアイドルセル）を無効セル除去手段で
取り除き、有効セル（実際に送信した情報を含むセル）
だけをＦＩＦＯメモリ手段に書き込む。そのためＦＩＦ
Ｏメモリ手段の容量を小さくできる。同じ理由で、無効
なセルが回線上に送信されないため、通信の実効速度を
上げることができる。
【００１３】本発明の実施態様によれば、受信ＶＰＩ／
ＶＣＩ検出手段は、受信セルのヘッダ中のＶＰＩ／ＶＣ
Ｉ値と、検出するＶＰＩ／ＶＣＩ値を比較し、両者が一
致したときに前記ＶＰＩ／ＶＣＩ検出信号を出力する比
較手段から構成される。
ＶＣＩ検出手段は、受信セルのヘッダ中のＶＰＩ／ＶＣ
Ｉ値と、検出するＶＰＩ／ＶＣＩ値を比較し、両者が一
致したときに前記ＶＰＩ／ＶＣＩ検出信号を出力する比
較手段から構成される。
【００１４】本発明の他の実施態様によれば、ＡＴＭ受
信回路が、受信時に外付けの受信ルックアップテーブル
を参照する構成のものである場合に、受信ＶＰＩ／ＶＣ
Ｉ検出手段が、受信セルのＶＰＩ／ＶＣＩ値に対応した
ＡＴＭ受信回路が出力する受信ルックアップテーブルの
アドレスと、検出するＶＰＩ／ＶＣＩ値に対応した受信
ルックアップテーブルのアドレスを比較し、両者が一致
したときに前記ＶＰＩ／ＶＣＩ検出信号を出力する比較
手段から構成される。
信回路が、受信時に外付けの受信ルックアップテーブル
を参照する構成のものである場合に、受信ＶＰＩ／ＶＣ
Ｉ検出手段が、受信セルのＶＰＩ／ＶＣＩ値に対応した
ＡＴＭ受信回路が出力する受信ルックアップテーブルの
アドレスと、検出するＶＰＩ／ＶＣＩ値に対応した受信
ルックアップテーブルのアドレスを比較し、両者が一致
したときに前記ＶＰＩ／ＶＣＩ検出信号を出力する比較
手段から構成される。
【００１５】本発明のさらに他の実施態様によれば、受
信ＶＰＩ／ＶＣＩ検出手段が検出するＶＰＩ／ＶＣＩ値
と、タイマ手段がＶＰＩ／ＶＣＩ信号を受けて送信開始
信号を出力するまでの待ち時間が、ＣＰＵインターフェ
ースを介してＣＰＵからソフトウエアで設定される。
信ＶＰＩ／ＶＣＩ検出手段が検出するＶＰＩ／ＶＣＩ値
と、タイマ手段がＶＰＩ／ＶＣＩ信号を受けて送信開始
信号を出力するまでの待ち時間が、ＣＰＵインターフェ
ースを介してＣＰＵからソフトウエアで設定される。
【００１６】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１７】図１は本発明の第１の実施形態を示すブロ
ック図である。
ック図である。
【００１８】ＡＴＭ端末用時分割多重通信制御回路１０
０Ａは、無効セル除去手段である無効セル除去回路１１
０と、ＦＩＦＯメモリ手段であるＦＩＦＯメモリ１２０
と、送信制御手段である送信制御回路１３０と、ＣＰＵ
インターフェース１４０と、受信ＶＰＩ／ＶＣＩ検出手
段である受信ＶＰＩ／ＶＣＩ検出回路１５０Ａと、タイ
マ手段であるタイマ１６０Ａで構成されている。
０Ａは、無効セル除去手段である無効セル除去回路１１
０と、ＦＩＦＯメモリ手段であるＦＩＦＯメモリ１２０
と、送信制御手段である送信制御回路１３０と、ＣＰＵ
インターフェース１４０と、受信ＶＰＩ／ＶＣＩ検出手
段である受信ＶＰＩ／ＶＣＩ検出回路１５０Ａと、タイ
マ手段であるタイマ１６０Ａで構成されている。
【００１９】無効セル除去回路１１０はＡＴＭ送信回路
２１０に接続され、送信セル流２１２のうち有効セル１
１１だけを出力する。
２１０に接続され、送信セル流２１２のうち有効セル１
１１だけを出力する。
【００２０】ＦＩＦＯメモリ１２０は無効セル除去回路
１１０に接続され、有効セル１１１を送信すべき時刻ま
で保持する。
１１０に接続され、有効セル１１１を送信すべき時刻ま
で保持する。
【００２１】受信ＶＰＩ／ＶＣＩ検出回路１５０ＡはＡ
ＴＭ受信回路２２０ＡおよびＣＰＵインターフェース１
４０に接続され、ＡＴＭ受信回路２２０Ａがあらかじめ
設定された特定のＶＰＩ／ＶＣＩのセルを受信したこと
を検出し、ＶＰＩ／ＶＣＩ検出信号１５１を出力する。
ＴＭ受信回路２２０ＡおよびＣＰＵインターフェース１
４０に接続され、ＡＴＭ受信回路２２０Ａがあらかじめ
設定された特定のＶＰＩ／ＶＣＩのセルを受信したこと
を検出し、ＶＰＩ／ＶＣＩ検出信号１５１を出力する。
【００２２】タイマ１６０Ａは受信ＶＰＩ／ＶＣＩ検出
回路１５０ＡおよびＣＰＵインターフェース１４０に接
続され、ＶＰＩ／ＶＣＩ検出信号１５１が入力される
と、あらかじめ設定された時間が経過した後、送信開始
信号１６１を出力する。
回路１５０ＡおよびＣＰＵインターフェース１４０に接
続され、ＶＰＩ／ＶＣＩ検出信号１５１が入力される
と、あらかじめ設定された時間が経過した後、送信開始
信号１６１を出力する。
【００２３】送信制御回路１３０はＦＩＦＯメモリ１２
０、タイマ１６０ＡおよびＣＰＵインターフェース１４
０に接続され、タイマ１６０Ａから送信開始信号１６１
が入力されたときにＦＩＦＯメモリ１２０にセルが存在
し、かつ、送信が許可に設定されている場合に限りＦＩ
ＦＯメモリ１２０から送信セル１２１を読みだして送信
側回線４０１へ出力する。
０、タイマ１６０ＡおよびＣＰＵインターフェース１４
０に接続され、タイマ１６０Ａから送信開始信号１６１
が入力されたときにＦＩＦＯメモリ１２０にセルが存在
し、かつ、送信が許可に設定されている場合に限りＦＩ
ＦＯメモリ１２０から送信セル１２１を読みだして送信
側回線４０１へ出力する。
【００２４】ＣＰＵインターフェース１４０は、ＣＰＵ
３１０とメモリ３２０とＡＴＭ送信回路２１０とＡＴＭ
受信回路２２０ＡとＣＰＵバス３０１からなる端末装置
のＣＰＵバス３０１に接続され、端末装置のＣＰＵ３１
０からの各設定値１４１，１４２，１４３を、受信ＶＰ
Ｉ／ＶＣＩ検出回路１５０Ａ、タイマ１６０Ａ、および
送信制御回路１３０にそれぞれ設定する。
３１０とメモリ３２０とＡＴＭ送信回路２１０とＡＴＭ
受信回路２２０ＡとＣＰＵバス３０１からなる端末装置
のＣＰＵバス３０１に接続され、端末装置のＣＰＵ３１
０からの各設定値１４１，１４２，１４３を、受信ＶＰ
Ｉ／ＶＣＩ検出回路１５０Ａ、タイマ１６０Ａ、および
送信制御回路１３０にそれぞれ設定する。
【００２５】次に、本実施形態の動作について説明す
る。
る。
【００２６】本実施形態では、ネットワークのホスト側
から、時分割多重をおこなうための基準時刻として、あ
らかじめ定めたある複数のタイムスロットを１フレーム
としたときの毎フレームの先頭で、あらかじめ定めたあ
る特定のＶＰＩ／ＶＣＩのセル（以下、フレーム同期用
セルと呼ぶ）が受信側回線４０２を通して送られてくる
ものとする。
から、時分割多重をおこなうための基準時刻として、あ
らかじめ定めたある複数のタイムスロットを１フレーム
としたときの毎フレームの先頭で、あらかじめ定めたあ
る特定のＶＰＩ／ＶＣＩのセル（以下、フレーム同期用
セルと呼ぶ）が受信側回線４０２を通して送られてくる
ものとする。
【００２７】まず、あらかじめ、端末装置のＣＰＵ３１
０は、ＣＰＵインターフェース１４０を介して、受信Ｖ
ＰＩ／ＶＣＩ検出回路１５０Ａにフレーム同期用セルの
ＶＰＩ／ＶＣＩ（検出する受信セルのＶＰＩ／ＶＣＩ）
１４１を、タイマ１６０Ａに基準時刻（フレーム同期用
セルがＡＴＭ受信回路２２０Ａに受信されたことを検出
した時刻）から自端末に割り当てられたタイムスロット
の送信時刻までの待ち時間１４２を、送信制御回路１３
０に送信の許可／禁止の設定１４３を、それぞれ設定し
ておく。
０は、ＣＰＵインターフェース１４０を介して、受信Ｖ
ＰＩ／ＶＣＩ検出回路１５０Ａにフレーム同期用セルの
ＶＰＩ／ＶＣＩ（検出する受信セルのＶＰＩ／ＶＣＩ）
１４１を、タイマ１６０Ａに基準時刻（フレーム同期用
セルがＡＴＭ受信回路２２０Ａに受信されたことを検出
した時刻）から自端末に割り当てられたタイムスロット
の送信時刻までの待ち時間１４２を、送信制御回路１３
０に送信の許可／禁止の設定１４３を、それぞれ設定し
ておく。
【００２８】自端末で発生した情報は端末装置のＣＰＵ
バス３０１を介してＡＴＭ送信回路２１０へ送られ、そ
こでセルに組み立てられ送信セル流２１２に挿入され出
力される。
バス３０１を介してＡＴＭ送信回路２１０へ送られ、そ
こでセルに組み立てられ送信セル流２１２に挿入され出
力される。
【００２９】ＡＴＭ送信回路２１０から出力された送信
セル流２１２および実際に送信したい情報を含んだ有効
セルと実際に送信したい情報を含まない無効セル（アン
アサインドセルおよびアイドルセル）のどちらが現在出
力されているかを示す送信セル識別信号２１１は無効セ
ル除去回路１１０に入力される。
セル流２１２および実際に送信したい情報を含んだ有効
セルと実際に送信したい情報を含まない無効セル（アン
アサインドセルおよびアイドルセル）のどちらが現在出
力されているかを示す送信セル識別信号２１１は無効セ
ル除去回路１１０に入力される。
【００３０】無効セル除去回路１１０は、送信セル識別
信号２１１がＡＴＭ送信回路２１０から有効セルが出力
されていることを示している期間だけ、入力された送信
セル流２１２を有効セル１１１としてＦＩＦＯメモリ１
２０に書き込む。この無効セル除去回路１１０は、例え
ばゲート回路を用いてＦＩＦＯメモリ１２０の書き込み
クロックとして使用する送信データクロックを送信セル
識別信号でマスクすることで実現できる。
信号２１１がＡＴＭ送信回路２１０から有効セルが出力
されていることを示している期間だけ、入力された送信
セル流２１２を有効セル１１１としてＦＩＦＯメモリ１
２０に書き込む。この無効セル除去回路１１０は、例え
ばゲート回路を用いてＦＩＦＯメモリ１２０の書き込み
クロックとして使用する送信データクロックを送信セル
識別信号でマスクすることで実現できる。
【００３１】ＦＩＦＯメモリ１２０は、書き込まれた有
効セルを自端末が割り当てられたタイムスロットの送信
時刻に読みだされるまで保持しておく。
効セルを自端末が割り当てられたタイムスロットの送信
時刻に読みだされるまで保持しておく。
【００３２】一方、受信ＶＰＩ／ＶＣＩ検出回路１５０
Ａは、ＡＴＭ受信回路２２０Ａの受信セルのＶＰＩ／Ｖ
ＣＩ２２１をあらかじめ設定されているフレーム同期用
セルのＶＰＩ／ＶＣＩ１４１とを比較し、両者が一致し
たときにＶＰＩ／ＶＣＩ検出信号１５１を出力する。こ
の受信ＶＰＩ／ＶＣＩ検出回路１５０Ａは、例えば比較
器で実現できる。
Ａは、ＡＴＭ受信回路２２０Ａの受信セルのＶＰＩ／Ｖ
ＣＩ２２１をあらかじめ設定されているフレーム同期用
セルのＶＰＩ／ＶＣＩ１４１とを比較し、両者が一致し
たときにＶＰＩ／ＶＣＩ検出信号１５１を出力する。こ
の受信ＶＰＩ／ＶＣＩ検出回路１５０Ａは、例えば比較
器で実現できる。
【００３３】タイマ１６０Ａは、はじめは停止してお
り、ＶＰＩ／ＶＣＩ検出信号１５１が入力されると計時
を始め、あらかじめ設定されている待ち時間１４２に等
しい時間が経過したとき送信開始信号１６１を出力する
とともに、初期状態に戻り次のＶＰＩ／ＶＣＩ検出信号
１５１が入力されるまで停止している。このタイマ１６
０Ａは、例えば発振器とカウンタと比較器とフリップフ
ロップの組み合わせで実現できる。
り、ＶＰＩ／ＶＣＩ検出信号１５１が入力されると計時
を始め、あらかじめ設定されている待ち時間１４２に等
しい時間が経過したとき送信開始信号１６１を出力する
とともに、初期状態に戻り次のＶＰＩ／ＶＣＩ検出信号
１５１が入力されるまで停止している。このタイマ１６
０Ａは、例えば発振器とカウンタと比較器とフリップフ
ロップの組み合わせで実現できる。
【００３４】送信制御回路１３０は、送信開始信号１６
１が入力されたときにＦＩＦＯメモリ１２０内にセルが
存在し、なおかつ、送信の許可／禁止の設定１４３が許
可に設定されている場合は、ＦＩＦＯメモリ１２０から
１タイムスロット分だけ送信セル１２１を読みだして送
信側回線４０１に出力する。また、ＦＩＦＯメモリ１２
０にセルが存在しないか、送信の許可／禁止の設定１４
３が禁止に設定されている場合には何もおこなわない。
１が入力されたときにＦＩＦＯメモリ１２０内にセルが
存在し、なおかつ、送信の許可／禁止の設定１４３が許
可に設定されている場合は、ＦＩＦＯメモリ１２０から
１タイムスロット分だけ送信セル１２１を読みだして送
信側回線４０１に出力する。また、ＦＩＦＯメモリ１２
０にセルが存在しないか、送信の許可／禁止の設定１４
３が禁止に設定されている場合には何もおこなわない。
【００３５】図２は、本発明の第２の実施形態を示すブ
ロック図である。
ロック図である。
【００３６】本実施形態のＡＴＭ端末用時分割多重通信
制御回路１００Ｂは、図１に示す第１の実施形態と、受
信ＶＰＩ／ＶＣＩ検出回路１５０Ｂへの入力信号が異な
っており、ＡＴＭ受信回路２２０Ａが、受信時に外付け
の受信ルックアップテーブル２３０を受信ＶＰＩ／ＶＣ
Ｉに対応する値をアドレスとして参照する構成のもので
ある場合に可能な構成である。
制御回路１００Ｂは、図１に示す第１の実施形態と、受
信ＶＰＩ／ＶＣＩ検出回路１５０Ｂへの入力信号が異な
っており、ＡＴＭ受信回路２２０Ａが、受信時に外付け
の受信ルックアップテーブル２３０を受信ＶＰＩ／ＶＣ
Ｉに対応する値をアドレスとして参照する構成のもので
ある場合に可能な構成である。
【００３７】受信ＶＰＩ／ＶＣＩ検出回路１５０Ｂは、
ＡＴＭ受信回路２２０Ｂの受信ルックアップテーブルの
アドレスバス２２２とＣＰＵインターフェース１４０に
接続される。
ＡＴＭ受信回路２２０Ｂの受信ルックアップテーブルの
アドレスバス２２２とＣＰＵインターフェース１４０に
接続される。
【００３８】次に、本実施形態の動作について説明す
る。
る。
【００３９】あらかじめ、端末装置のＣＰＵ３１０は、
第１の実施形態のフレーム同期用セルのＶＰＩ／ＶＣＩ
１４１の代わりに、フレーム同期用セルのＶＰＩ／ＶＣ
Ｉに対応する受信ルックアップテーブル２３０のアドレ
ス１４４をＣＰＵインターフェース１４０を介して、受
信ＶＰＩ／ＶＣＩ検出回路１５０Ｂに設定しておく。
第１の実施形態のフレーム同期用セルのＶＰＩ／ＶＣＩ
１４１の代わりに、フレーム同期用セルのＶＰＩ／ＶＣ
Ｉに対応する受信ルックアップテーブル２３０のアドレ
ス１４４をＣＰＵインターフェース１４０を介して、受
信ＶＰＩ／ＶＣＩ検出回路１５０Ｂに設定しておく。
【００４０】ＡＴＭ受信回路２２０Ｂは、セルを受信し
たときに必ず一度だけ、受信ルックアップテーブル２３
０の受信ＶＰＩ／ＶＣＩに対応したアドレスをアクセス
する。受信ＶＰＩ／ＶＣＩ検出回路１５０Ｂは、ＡＴＭ
受信回路２２０Ｂが受信ルックアップテーブルのアドレ
スバス２２２に出力した受信セルのＶＰＩ／ＶＣＩに対
応した受信ルックアップテーブル２３０のアドレスと、
あらかじめ設定されているフレーム同期用セルのＶＰＩ
／ＶＣＩに対応した受信ルックアップテーブル２３０の
アドレスを比較し、両者が一致したときにＶＰＩ／ＶＣ
Ｉ検出信号１５１を出力する。例えば、この受信ＶＰＩ
／ＶＣＩ検出回路１５０Ｂは比較器で構成できる。
たときに必ず一度だけ、受信ルックアップテーブル２３
０の受信ＶＰＩ／ＶＣＩに対応したアドレスをアクセス
する。受信ＶＰＩ／ＶＣＩ検出回路１５０Ｂは、ＡＴＭ
受信回路２２０Ｂが受信ルックアップテーブルのアドレ
スバス２２２に出力した受信セルのＶＰＩ／ＶＣＩに対
応した受信ルックアップテーブル２３０のアドレスと、
あらかじめ設定されているフレーム同期用セルのＶＰＩ
／ＶＣＩに対応した受信ルックアップテーブル２３０の
アドレスを比較し、両者が一致したときにＶＰＩ／ＶＣ
Ｉ検出信号１５１を出力する。例えば、この受信ＶＰＩ
／ＶＣＩ検出回路１５０Ｂは比較器で構成できる。
【００４１】この構成では、受信セルのヘッダ中のＶＰ
Ｉ／ＶＣＩの値そのものを直接検出する代わりに、受信
ルックアップテーブル２３０のそのＶＰＩ／ＶＣＩに対
応したアドレスがアクセスされたことを検出すること
で、間接的にある特定のＶＰＩ／ＶＣＩのセルが受信さ
れたことを検出する。
Ｉ／ＶＣＩの値そのものを直接検出する代わりに、受信
ルックアップテーブル２３０のそのＶＰＩ／ＶＣＩに対
応したアドレスがアクセスされたことを検出すること
で、間接的にある特定のＶＰＩ／ＶＣＩのセルが受信さ
れたことを検出する。
【００４２】この構成は、ＡＴＭ受信回路２２０Ｂが受
信したセルのＶＰＩ／ＶＣＩの値そのものを外部に出力
していないものである場合に受信ＶＰＩ／ＶＣＩ検出を
実現するために有効な構成である。
信したセルのＶＰＩ／ＶＣＩの値そのものを外部に出力
していないものである場合に受信ＶＰＩ／ＶＣＩ検出を
実現するために有効な構成である。
【００４３】図３は、本発明の第３の実施形態を示すブ
ロック図である。
ロック図である。
【００４４】本実施形態のＡＴＭ端末用時分割多重通信
制御回路１００Ｃは、図１に示す第１の実施形態とタイ
マ１６０Ｂが異なっており、１フレーム中に３つのタイ
ムスロットを使用できるようにした構成である。
制御回路１００Ｃは、図１に示す第１の実施形態とタイ
マ１６０Ｂが異なっており、１フレーム中に３つのタイ
ムスロットを使用できるようにした構成である。
【００４５】タイマ１６０Ｂは送信制御回路１３０と受
信ＶＰＩ／ＶＣＩ検出回路１５０とＣＰＵインターフェ
ース１４０に接続される。
信ＶＰＩ／ＶＣＩ検出回路１５０とＣＰＵインターフェ
ース１４０に接続される。
【００４６】次に、この回路の動作について説明する。
【００４７】あらかじめ、端末装置のＣＰＵ３１０は、
タイマ１６０Ｂに、第１の実施形態の基準時刻から自端
末に割り当てられたタイムスロットの送信時刻までの待
ち時間１４２の代わりに、基準時刻から自端末に割り当
てられた第１のタイムスロットの送信時刻までの待ち時
間１４２ａ、第２のタイムスロットの送信時刻までの待
ち時間１４２ｂ、第３のタイムスロットの送信時刻まで
の待ち時間１４２ｃをＣＰＵインターフェース１４０を
介して設定しておく。
タイマ１６０Ｂに、第１の実施形態の基準時刻から自端
末に割り当てられたタイムスロットの送信時刻までの待
ち時間１４２の代わりに、基準時刻から自端末に割り当
てられた第１のタイムスロットの送信時刻までの待ち時
間１４２ａ、第２のタイムスロットの送信時刻までの待
ち時間１４２ｂ、第３のタイムスロットの送信時刻まで
の待ち時間１４２ｃをＣＰＵインターフェース１４０を
介して設定しておく。
【００４８】タイマ１６０Ｂは、はじめは停止してお
り、ＶＰＩ／ＶＣＩ検出信号１５１が入力されると計時
を始め、あらかじめ設定されている第１のタイムスロッ
トの送信時刻までの待ち時間１４２ａに等しい時間が経
過したとき送信開始信号１６１を出力し、さらに第２の
タイムスロットの送信時刻までの待ち時間１４２ｂに等
しい時間が経過したときに送信開始信号１６１を出力
し、第３のタイムスロットの送信時刻までの待ち時間１
４２ｃに等しい時間が経過したときに送信開始信号１６
１を出力するとともに初期状態に戻り、次のＶＰＩ／Ｖ
ＣＩ検出信号１５１が入力されるまで停止している。た
だし、待ち時間１４２ａおよび１４２ｂについてはその
値が０のときには送信開始信号１６１を出力しない。そ
のため、例えば必要とする通信速度がタイムスロット１
つ分で足りるときには待ち時間１４２ａおよび１４２ｂ
には０を設定することで、それら２つのタイムスロット
では送信をおこなわないので、それらのタイムスロット
を他の端末に割り当てることができる。従って、無駄に
タイムスロットを消費しない。
り、ＶＰＩ／ＶＣＩ検出信号１５１が入力されると計時
を始め、あらかじめ設定されている第１のタイムスロッ
トの送信時刻までの待ち時間１４２ａに等しい時間が経
過したとき送信開始信号１６１を出力し、さらに第２の
タイムスロットの送信時刻までの待ち時間１４２ｂに等
しい時間が経過したときに送信開始信号１６１を出力
し、第３のタイムスロットの送信時刻までの待ち時間１
４２ｃに等しい時間が経過したときに送信開始信号１６
１を出力するとともに初期状態に戻り、次のＶＰＩ／Ｖ
ＣＩ検出信号１５１が入力されるまで停止している。た
だし、待ち時間１４２ａおよび１４２ｂについてはその
値が０のときには送信開始信号１６１を出力しない。そ
のため、例えば必要とする通信速度がタイムスロット１
つ分で足りるときには待ち時間１４２ａおよび１４２ｂ
には０を設定することで、それら２つのタイムスロット
では送信をおこなわないので、それらのタイムスロット
を他の端末に割り当てることができる。従って、無駄に
タイムスロットを消費しない。
【００４９】このタイマ１６０Ｂは、例えば発振器とカ
ウンタと３つの比較器とフリップフロップの組み合わせ
で実現できる。
ウンタと３つの比較器とフリップフロップの組み合わせ
で実現できる。
【００５０】この構成では、ホスト側と通信しながら、
必要な通信速度に応じて使用するタイムスロットの数を
動的に変化させることによって、回線を効率よく使用す
ることが出来る。
必要な通信速度に応じて使用するタイムスロットの数を
動的に変化させることによって、回線を効率よく使用す
ることが出来る。
【００５１】
【発明の効果】以上説明したように、本発明は下記のよ
うな効果がある。 （１）回線側に多重化装置を持たないネットワークを用
いてＡＴＭによる時分割多重通信が行える。そのため、
既存のＣＡＴＶ網などをそのまま流用したり、あるいは
本来の用途と兼用したりすることが可能となる。
うな効果がある。 （１）回線側に多重化装置を持たないネットワークを用
いてＡＴＭによる時分割多重通信が行える。そのため、
既存のＣＡＴＶ網などをそのまま流用したり、あるいは
本来の用途と兼用したりすることが可能となる。
【００５２】その理由は、そのネットワークに接続され
た全ての端末が、ホスト側から送られてくるフレーム同
期用のセルを受信したことを検出した時刻を基準にして
回線上に送信セルを出力するタイミングを作成するの
で、回線側からみれば全ての端末がホスト側に同期して
回線上にセルを送信していることになり、そのため、そ
れぞれの端末から送信されるセルが回線上で互いに衝突
しないように各端末の送信タイミングを制御することが
可能なので、回線側に多重化装置が必要でなくなるから
である。 （２）自端末に割り当てられたタイムスロットの送信時
刻と実際に送信する時刻の誤差が小さいので、あるタイ
ムスロットと次のタイムスロットの間で送信時刻の誤差
による回線上での送信セルの衝突を起こさないために必
要なガードタイムを短くすることができ、そのため、通
信の実効速度を上げることができるようになる。
た全ての端末が、ホスト側から送られてくるフレーム同
期用のセルを受信したことを検出した時刻を基準にして
回線上に送信セルを出力するタイミングを作成するの
で、回線側からみれば全ての端末がホスト側に同期して
回線上にセルを送信していることになり、そのため、そ
れぞれの端末から送信されるセルが回線上で互いに衝突
しないように各端末の送信タイミングを制御することが
可能なので、回線側に多重化装置が必要でなくなるから
である。 （２）自端末に割り当てられたタイムスロットの送信時
刻と実際に送信する時刻の誤差が小さいので、あるタイ
ムスロットと次のタイムスロットの間で送信時刻の誤差
による回線上での送信セルの衝突を起こさないために必
要なガードタイムを短くすることができ、そのため、通
信の実効速度を上げることができるようになる。
【００５３】その理由は、ホスト側から送られてくるフ
レーム同期用のセルが受信されたことの検出およびその
検出した時刻から自端末に割り当てられたタイムスロッ
トの送信時刻までの計時および回線上に送信する処理を
ハードウエアで行うので、同様の処理をソフトウエアで
行った場合に問題となる端末上で動作しているソフトウ
エアの負荷の重さや端末装置のＣＰＵバスの使用率の影
響をほとんど受けず、フレーム同期用セルの受信を検出
する周期の変動および送信時刻までの計時の誤差が小さ
いからである。 （３）送信したい情報を含まないセル（アンアサインド
セルおよびアイドルセル）が送信されないため、通信の
実効速度を上げることができるようになる。
レーム同期用のセルが受信されたことの検出およびその
検出した時刻から自端末に割り当てられたタイムスロッ
トの送信時刻までの計時および回線上に送信する処理を
ハードウエアで行うので、同様の処理をソフトウエアで
行った場合に問題となる端末上で動作しているソフトウ
エアの負荷の重さや端末装置のＣＰＵバスの使用率の影
響をほとんど受けず、フレーム同期用セルの受信を検出
する周期の変動および送信時刻までの計時の誤差が小さ
いからである。 （３）送信したい情報を含まないセル（アンアサインド
セルおよびアイドルセル）が送信されないため、通信の
実効速度を上げることができるようになる。
【００５４】その理由は、ＡＴＭ送信回路の送信セル流
中に含まれる、送信したい情報を含まないセル（アンア
サインドセルおよびアイドルセル）を除去しているから
である。
中に含まれる、送信したい情報を含まないセル（アンア
サインドセルおよびアイドルセル）を除去しているから
である。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図３】本発明の第３の実施形態を示すブロック図であ
る。
る。
１００Ａ，１００Ｂ，１００Ｃ ＡＴＭ端末用時分割
多重通信制御回路 １１０ 無効セル除去回路 １１１ 有効セル １２０ ＦＩＦＯメモリ １２１ 送信セル１３０ 送信制御回路 １４０ ＣＰＵインターフェース １４１ フレーム同期用セルのＶＰＩ／ＶＣＩ １４２ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられたタイムスロットの送信時刻までの待ち時間 １４２ａ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられた第１のタイムスロットの送信時刻までの待ち時
間 １４２ｂ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられた第２のタイムスロットの送信時刻までの待ち時
間 １４２ｃ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられた第３のタイムスロットの送信時刻までの待ち時
間 １４３ 送信の許可／禁止の設定 １４４ フレーム同期用セルのＶＰＩ／ＶＣＩに対応
する受信ルックアップテーブル２３０のアドレス １５０Ａ，１５０Ｂ 受信ＶＰＩ／ＶＣＩ検出回路 １５１ ＶＰＩ／ＶＣＩ検出信号 １６０Ａ，１６０Ｂ タイマ １６１ 送信開始信号 ２１０ ＡＴＭ送信回路 ２１１ 送信セル識別信号 ２１２ 送信セル流 ２２０Ａ、２２０Ｂ ＡＴＭ受信回路 ２２１ 受信セルのＶＰＩ／ＶＣＩ ２２２ 受信ルックアップテーブル２３０のアドレス
バス ２３０ 受信ルックアップテーブル ２３１ 受信ルックアップテーブル２３０のデータバ
ス ３０１ 端末装置のＣＰＵバス ３１０ 端末装置のＣＰＵ ３２０ 端末装置のメモリ ４０１ 送信側回線 ４０２ 受信側回線
多重通信制御回路 １１０ 無効セル除去回路 １１１ 有効セル １２０ ＦＩＦＯメモリ １２１ 送信セル１３０ 送信制御回路 １４０ ＣＰＵインターフェース １４１ フレーム同期用セルのＶＰＩ／ＶＣＩ １４２ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられたタイムスロットの送信時刻までの待ち時間 １４２ａ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられた第１のタイムスロットの送信時刻までの待ち時
間 １４２ｂ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられた第２のタイムスロットの送信時刻までの待ち時
間 １４２ｃ フレーム同期用セルがＡＴＭ受信回路２２０
Ａに受信されたことを検出した時刻から自端末に割り当
てられた第３のタイムスロットの送信時刻までの待ち時
間 １４３ 送信の許可／禁止の設定 １４４ フレーム同期用セルのＶＰＩ／ＶＣＩに対応
する受信ルックアップテーブル２３０のアドレス １５０Ａ，１５０Ｂ 受信ＶＰＩ／ＶＣＩ検出回路 １５１ ＶＰＩ／ＶＣＩ検出信号 １６０Ａ，１６０Ｂ タイマ １６１ 送信開始信号 ２１０ ＡＴＭ送信回路 ２１１ 送信セル識別信号 ２１２ 送信セル流 ２２０Ａ、２２０Ｂ ＡＴＭ受信回路 ２２１ 受信セルのＶＰＩ／ＶＣＩ ２２２ 受信ルックアップテーブル２３０のアドレス
バス ２３０ 受信ルックアップテーブル ２３１ 受信ルックアップテーブル２３０のデータバ
ス ３０１ 端末装置のＣＰＵバス ３１０ 端末装置のＣＰＵ ３２０ 端末装置のメモリ ４０１ 送信側回線 ４０２ 受信側回線
Claims (4)
- 【請求項１】 ホスト側からあらかじめ定められたある
特定のＶＰＩ／ＶＣＩのセルが周期的に受信側回線を通
して送られてくる、ＡＴＭを用いたネットワークシステ
ムのＡＴＭ端末用時分割多重通信制御回路であって、 前記セルがＡＴＭ受信回路に受信されたことを検出し、
ＶＰＩ／ＶＣＩ検出信号を出力する受信ＶＰＩ／ＶＣＩ
検出手段と、 前記ＶＰＩ／ＶＣＩ検出信号を受けた時刻を基準時刻と
して計時をおこない、１つあるいは複数のあらかじめ定
めた時間が経過したときに送信開始信号を出力するタイ
マ手段と、 前記ＡＴＭ送信回路が出力する送信セル流からアンアサ
インドセルとアイドルセルを取り除き、有効セルだけを
出力する無効セル除去手段と、 前記無効セル除去手段の出力した前記有効セルを保持す
るＦＩＦＯメモリ手段と、 前記送信開始信号を受けて前記ＦＩＦＯメモリ手段から
セルを読み出して送信側回線に送り出す送信制御手段と
を有するＡＴＭ端末用時分割多重通信制御回路。 - 【請求項２】 前記受信ＶＰＩ／ＶＣＩ検出手段が、受
信セルのヘッダ中のＶＰＩ／ＶＣＩ値と、検出するＶＰ
Ｉ／ＶＣＩ値を比較し、両者が一致したときに前記ＶＰ
Ｉ／ＶＣＩ検出信号を出力する比較手段から構成され
る、請求項１記載のＡＴＭ端末用時分割多重通信制御回
路。 - 【請求項３】 前記ＡＴＭ受信回路が、受信時に外付け
の受信ルックアップテーブルを参照する構成のものであ
る場合に、前記受信ＶＰＩ／ＶＣＩ検出手段が、受信セ
ルのＶＰＩ／ＶＣＩ値に対応した、前記ＡＴＭ受信回路
が出力する受信ルックアップテーブルのアドレスと、検
出するＶＰＩ／ＶＣＩ値に対応した受信ルックアップテ
ーブルのアドレスを比較し、両者が一致したときに前記
ＶＰＩ／ＶＣＩ検出信号を出力する比較手段から構成さ
れる、請求項１記載のＡＴＭ端末用時分割多重通信制御
回路。 - 【請求項４】 前記受信ＶＰＩ／ＶＣＩ検出手段が検出
するＶＰＩ／ＶＣＩ値と、前記タイマ手段が前記ＶＰＩ
／ＶＣＩ信号を受けて前記送信開始信号を出力するまで
の待ち時間が、ＣＰＵインターフェースを介してＣＰＵ
からソフトウエアで設定される、請求項１記載のＡＴＭ
端末用時分割多重通信制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334688A JPH09181729A (ja) | 1995-12-22 | 1995-12-22 | Ａｔｍ端末用時分割多重通信制御回路 |
| US08/771,381 US5875174A (en) | 1995-12-22 | 1996-12-16 | Time-division multiplex communication control circuit for ATM terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334688A JPH09181729A (ja) | 1995-12-22 | 1995-12-22 | Ａｔｍ端末用時分割多重通信制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181729A true JPH09181729A (ja) | 1997-07-11 |
Family
ID=18280123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7334688A Pending JPH09181729A (ja) | 1995-12-22 | 1995-12-22 | Ａｔｍ端末用時分割多重通信制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5875174A (ja) |
| JP (1) | JPH09181729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015033057A (ja) * | 2013-08-05 | 2015-02-16 | 沖電気工業株式会社 | ゲートウェイ装置及びプログラム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3290541B2 (ja) * | 1994-05-31 | 2002-06-10 | 富士通株式会社 | セル送出制御方法及びセル送出制御装置 |
| JPH1023037A (ja) * | 1996-07-05 | 1998-01-23 | Nec Corp | トラヒックシェーピング方式 |
| US6128659A (en) * | 1998-02-24 | 2000-10-03 | Nokia Telecommunications, Oy | Method and apparatus for resolving dynamic channel assignment conflict in AAL2 negotiation procedure |
| JP3204247B2 (ja) * | 1999-05-26 | 2001-09-04 | 日本電気株式会社 | 固定ビットレートデータセル送出装置およびその方法 |
| US7251752B2 (en) | 2001-10-01 | 2007-07-31 | Adams Phillip M | Computerized product improvement apparatus and method |
| EA201590740A1 (ru) | 2012-10-17 | 2015-09-30 | Трансоушен Инновейшнз Лабс Лтд. | Системы и способы связи для подводных процессоров |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104451A (ja) * | 1989-09-19 | 1991-05-01 | Fujitsu Ltd | 多段リンク交換システムのルート切替え方式 |
| US5050161A (en) * | 1989-12-04 | 1991-09-17 | Bell Communications Research, Inc. | Congestion management based on multiple framing strategy |
| JPH03198449A (ja) * | 1989-12-27 | 1991-08-29 | Toshiba Corp | パケット交換網のパケット廃棄制御方式 |
| JPH04100342A (ja) * | 1990-08-20 | 1992-04-02 | Toshiba Corp | トラヒック制御方式 |
| JPH0514399A (ja) * | 1991-07-03 | 1993-01-22 | Oki Electric Ind Co Ltd | 画像パケツト通信システム |
| JP2758750B2 (ja) * | 1991-10-02 | 1998-05-28 | 日本電気株式会社 | セル多重バス通信制御システム |
| US5509001A (en) * | 1991-10-18 | 1996-04-16 | Fujitsu Limited | Apparatus and method for controlling cells input to ATM network |
| JPH05114912A (ja) * | 1991-10-21 | 1993-05-07 | Nec Corp | メデイア間同期方式 |
| JPH05252176A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | ディジタル交換の入出力情報制御方式 |
| US5323389A (en) * | 1992-08-14 | 1994-06-21 | Fore Systems, Inc. | ATM cell interface and method for dispatching an ATM cell |
| JPH0744545B2 (ja) * | 1993-01-21 | 1995-05-15 | 日本電気株式会社 | Ａｔｍセル分解／組立てシステム |
| JP2999342B2 (ja) * | 1993-03-19 | 2000-01-17 | 富士通株式会社 | Ａｔｍ伝送システムにおけるパスルート試験方式 |
| US5467349A (en) * | 1993-12-21 | 1995-11-14 | Trw Inc. | Address handler for an asynchronous transfer mode switch |
| KR0161613B1 (ko) * | 1994-09-02 | 1998-12-01 | 가나이 쓰토무 | Atm 인터페이스 및 섀핑 방법 |
| US5583863A (en) * | 1995-01-31 | 1996-12-10 | Bell Atlantic Network Services, Inc. | Full service network using asynchronous transfer mode multiplexing |
-
1995
- 1995-12-22 JP JP7334688A patent/JPH09181729A/ja active Pending
-
1996
- 1996-12-16 US US08/771,381 patent/US5875174A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015033057A (ja) * | 2013-08-05 | 2015-02-16 | 沖電気工業株式会社 | ゲートウェイ装置及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5875174A (en) | 1999-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4896316A (en) | Method and system of control of flow of data packets | |
| US6345310B1 (en) | Architecture for a multiple port adapter having a single media access control (MAC) with a single I/O port | |
| US6061348A (en) | Method and apparatus for dynamically allocating bandwidth for a time division multiplexed data bus | |
| US5602850A (en) | High-speed packet bus | |
| JPS62146041A (ja) | 時分割多重通信方式 | |
| US6687255B1 (en) | Data communication circuit having FIFO buffer with frame-in-FIFO generator | |
| US6347372B1 (en) | Multiprocessor control system, and a boot device and a boot control device used therein | |
| US20040062258A1 (en) | Communication system and method for communicating frames of management information in a multi-station network | |
| WO2000022784A1 (en) | Hot insertable utopia interface with automatic protection switching for backplane applications | |
| JPH09181729A (ja) | Ａｔｍ端末用時分割多重通信制御回路 | |
| US7006498B2 (en) | System for transmitting local area network (LAN) data frames through an asynchronous transfer mode (ATM) crossbar switch | |
| KR100236948B1 (ko) | 셀 버스 조정 장치 및 방법 | |
| JP2568458B2 (ja) | データ長さ検出装置 | |
| JP3832733B2 (ja) | ポーリング装置および通信装置 | |
| KR100383897B1 (ko) | 클럭신호공급장치 | |
| KR20000046107A (ko) | 이동통신 시스템의 기지국내 hdlc 통신장치 및 그 통신방법 | |
| CN100574288C (zh) | 用于串行通信总线的数据链路层设备 | |
| JP2541747B2 (ja) | 通信用スイッチングシステム | |
| JP2972659B2 (ja) | Ｕｔｏｐｉａレベル２ポーリング制御方式 | |
| JP3613203B2 (ja) | セル送信制御回路及びその方法 | |
| JP3641371B2 (ja) | バッファメモリ回路 | |
| KR950000671B1 (ko) | Atm 방식에서의 셀 다중화 장치 | |
| JPH08316964A (ja) | パケット処理装置 | |
| JPH1132016A (ja) | パケット通信装置 | |
| KR100267535B1 (ko) | 에이티엠단말정합장치의에프아이에프오관리시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20080815 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |