JP2541747B2 - 通信用スイッチングシステム - Google Patents
通信用スイッチングシステムInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
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- Computer Networks & Wireless Communication (AREA)
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- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の回線用の通信を
提供するスイッチングシステムに関し、特に、データ・
音声の両者を取り扱うことができるスイッチングシステ
ムに関する。
提供するスイッチングシステムに関し、特に、データ・
音声の両者を取り扱うことができるスイッチングシステ
ムに関する。
【０００２】
【従来の技術】複数回線間でのディジタル信号のスイッ
チングを行なうために種々のスイッチングシステムが提
案されている。この種のスイッチングシステムの代表的
なものとして、特公平０２−０３０２３９号公報記載の
システムが知られている。このシステムでは、通信を行
う２つのポートに、それぞれ通信および受信タイムスロ
ットを割当て、割当てられたタイムスロットを介して通
信を行っている。
チングを行なうために種々のスイッチングシステムが提
案されている。この種のスイッチングシステムの代表的
なものとして、特公平０２−０３０２３９号公報記載の
システムが知られている。このシステムでは、通信を行
う２つのポートに、それぞれ通信および受信タイムスロ
ットを割当て、割当てられたタイムスロットを介して通
信を行っている。
【０００３】
【発明が解決しようとする課題】上述した従来のスイッ
チングシステムでは、相互通信において、送信バス上の
２つのタイムスロットと受信バス上の２つのタイムスロ
ットを必要とするためバス使用効率が悪いという問題が
ある。例えば１フレーム２４タイムスロットの送信およ
び受信バスを有するシステムにおいて、同時相互通信可
能なポート数は１２組となり、使用効率が高くない。
チングシステムでは、相互通信において、送信バス上の
２つのタイムスロットと受信バス上の２つのタイムスロ
ットを必要とするためバス使用効率が悪いという問題が
ある。例えば１フレーム２４タイムスロットの送信およ
び受信バスを有するシステムにおいて、同時相互通信可
能なポート数は１２組となり、使用効率が高くない。
【０００４】また音声データ以外の低速データを交換で
きないという問題点があった。
きないという問題点があった。
【０００５】本発明の目的は上述の問題を解散し、バス
使用効率の高いスイッチングシステムを提供することに
ある。
使用効率の高いスイッチングシステムを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明の通信用スイッチ
ングシステムは、複数の回線に対して選択的に相互接続
するための通信用スイッチングシステムにおいて、前記
回線からのデータを伝送する複数の双方向バスと、前記
双方向バス毎に接続され、前記双方向バスへの回線デー
タの送出および前記双方向バスからの前記回線データの
受信を行う少なくとも１つのインタフェイス回路と、前
記各双方向バス毎に接続され前記双方向バスの回線デー
タを交換するバススイッチング装置と、前記バススイッ
チング装置をループ状に接続する単方向バスと、前記ル
ープ様に接続され前記ループ上の回線データの遅延を調
整する遅延装置と、前記インタフェイス回路に伝送上使
用可能なタイムスロットを割当てる制御回路とから構成
されている。
ングシステムは、複数の回線に対して選択的に相互接続
するための通信用スイッチングシステムにおいて、前記
回線からのデータを伝送する複数の双方向バスと、前記
双方向バス毎に接続され、前記双方向バスへの回線デー
タの送出および前記双方向バスからの前記回線データの
受信を行う少なくとも１つのインタフェイス回路と、前
記各双方向バス毎に接続され前記双方向バスの回線デー
タを交換するバススイッチング装置と、前記バススイッ
チング装置をループ状に接続する単方向バスと、前記ル
ープ様に接続され前記ループ上の回線データの遅延を調
整する遅延装置と、前記インタフェイス回路に伝送上使
用可能なタイムスロットを割当てる制御回路とから構成
されている。
【０００７】
【実施例】次に、本発明の一実施例を図面を参照して詳
細に説明する。
細に説明する。
【０００８】図１は本発明の一実施例を示すブロック図
である。
である。
【０００９】図を参照すると、本発明のスイッチングシ
ステムは、単方向の基幹バス１００によりループ状に接
続された遅延装置１１と複数のバススイッチング装置２
０〜４０を有している。バススイッチング装置２０には
回線インタフェイス回路（ＬＩＦ回路）２１が双方向バ
ス２００を介して接続されている。同様に、バス切換装
置３０および４０には、ＬＩＦ回路３１と３２および４
１および４２が双方向バス３００および４００を介して
各々接続されている。基幹バス１００は、データ伝送用
の主データバス（ＭＤバス）１０２と、ＭＤバス１０２
の所定タイムスロットの使用の有無を示す信号が供給さ
れる基幹バス使用表示バス１０３（ＭＤバス）と、タイ
ミング信号を供給する主タイミング信号バス１０１（Ｍ
Ｔバス）とから構成されている。
ステムは、単方向の基幹バス１００によりループ状に接
続された遅延装置１１と複数のバススイッチング装置２
０〜４０を有している。バススイッチング装置２０には
回線インタフェイス回路（ＬＩＦ回路）２１が双方向バ
ス２００を介して接続されている。同様に、バス切換装
置３０および４０には、ＬＩＦ回路３１と３２および４
１および４２が双方向バス３００および４００を介して
各々接続されている。基幹バス１００は、データ伝送用
の主データバス（ＭＤバス）１０２と、ＭＤバス１０２
の所定タイムスロットの使用の有無を示す信号が供給さ
れる基幹バス使用表示バス１０３（ＭＤバス）と、タイ
ミング信号を供給する主タイミング信号バス１０１（Ｍ
Ｔバス）とから構成されている。
【００１０】一方、双方向２００バスは、ディジタル信
号伝送用の共通データバス２１２（ＣＤバス）と、共通
バスの所定のタイムスロットの使用の有無を示す信号の
ための共通バス使用表示信号バス（ＣＤＵバス）と、バ
スの使用状態を表わす状態表示信号バス２１１と，タイ
ミング信号用の共通タイミング信号バス２１３（ＣＴバ
ス）とから構成されている。バススイッチング装置３０
は、下流のバス切換装置２０からのディジタル信号を上
流のバススイッチング装置４０またはＬＩＦ回路３１な
いしは３２に供給する。またバススイッチング装置３０
は、ＬＩＦ回路３１または３２から供給されるディジタ
ル信号を上流のバススイッチング装置４０に供給する。
他のバススイッチング装置も同様である。
号伝送用の共通データバス２１２（ＣＤバス）と、共通
バスの所定のタイムスロットの使用の有無を示す信号の
ための共通バス使用表示信号バス（ＣＤＵバス）と、バ
スの使用状態を表わす状態表示信号バス２１１と，タイ
ミング信号用の共通タイミング信号バス２１３（ＣＴバ
ス）とから構成されている。バススイッチング装置３０
は、下流のバス切換装置２０からのディジタル信号を上
流のバススイッチング装置４０またはＬＩＦ回路３１な
いしは３２に供給する。またバススイッチング装置３０
は、ＬＩＦ回路３１または３２から供給されるディジタ
ル信号を上流のバススイッチング装置４０に供給する。
他のバススイッチング装置も同様である。
【００１１】スイッチングシステムは、また、ループ内
の遅延を調整する遅延装置１１およびＬＩＦ回路２１，
３１，３２，４１および４２をバス５００を介して制御
するＣＰＵ１と、システムで使用するクロックおよび８
ＫＨｚのフレーム信号を発生するタイミング回路１０を
有している。
の遅延を調整する遅延装置１１およびＬＩＦ回路２１，
３１，３２，４１および４２をバス５００を介して制御
するＣＰＵ１と、システムで使用するクロックおよび８
ＫＨｚのフレーム信号を発生するタイミング回路１０を
有している。
【００１２】次に、図１のバススイッチング装置，ＬＩ
Ｆ回路，遅延装置についてさらに詳細に説明する。
Ｆ回路，遅延装置についてさらに詳細に説明する。
【００１３】図２は、バススイッチング装置の具体的回
路を示すブロック図である。バススイッチング装置２０
〜４０は同一構成を有するため、ここでは、装置２０を
例にとり説明する。
路を示すブロック図である。バススイッチング装置２０
〜４０は同一構成を有するため、ここでは、装置２０を
例にとり説明する。
【００１４】図２を参照すると、タイミング制御回路５
２は、ＭＴバス１０１からのタイミング信号（クロッ
ク，フレーム信号）に応答してクロックおよびフレーム
信号を発生し、これらをＣＴバス２１３を介してＬＩＦ
回路に送出するとともにＭＴバス２０１を介して上位の
バス切替装置に送出する。また、これらクロックおよび
フレーム信号はスイッチング装置２０１の各構成要素に
も供給される。
２は、ＭＴバス１０１からのタイミング信号（クロッ
ク，フレーム信号）に応答してクロックおよびフレーム
信号を発生し、これらをＣＴバス２１３を介してＬＩＦ
回路に送出するとともにＭＴバス２０１を介して上位の
バス切替装置に送出する。また、これらクロックおよび
フレーム信号はスイッチング装置２０１の各構成要素に
も供給される。
【００１５】データ制御回路５１は、状態表示信号２１
１が有効を表わしているとき、ＣＤバス２１２及びＣＤ
Ｕバス（以下使用中バス）２１４の回線データ信号およ
びＣＤＵバス信号を取り込み、多重回路５４へ有効回線
データ信号５０７として送出するとともに分離回路５３
に中断指示信号５０３を送出する。一方、状態表示信号
２１１が無効を表わしているときは、制御回路５１は、
分離回路５３からの分離データ信号５０５を受信して回
線データ信号及びＣＤＵバス信号をバス２１２および２
１４に出力する。制御回路５７は、さらに、後述するカ
ウンタデータ制御回路５０が送出するカウンタデータ有
効信号５０１が有効を示すときは、無条件に分離データ
５０５のカウンタデータを共通バス２１２に送出する。
カウンタデータ制御回路５０はあらかじめ定められたタ
イミングのときカウンタデータ有効信号５０１を送出す
る。
１が有効を表わしているとき、ＣＤバス２１２及びＣＤ
Ｕバス（以下使用中バス）２１４の回線データ信号およ
びＣＤＵバス信号を取り込み、多重回路５４へ有効回線
データ信号５０７として送出するとともに分離回路５３
に中断指示信号５０３を送出する。一方、状態表示信号
２１１が無効を表わしているときは、制御回路５１は、
分離回路５３からの分離データ信号５０５を受信して回
線データ信号及びＣＤＵバス信号をバス２１２および２
１４に出力する。制御回路５７は、さらに、後述するカ
ウンタデータ制御回路５０が送出するカウンタデータ有
効信号５０１が有効を示すときは、無条件に分離データ
５０５のカウンタデータを共通バス２１２に送出する。
カウンタデータ制御回路５０はあらかじめ定められたタ
イミングのときカウンタデータ有効信号５０１を送出す
る。
【００１６】分離回路５３は、ＭＤバス１０２とＭＤＵ
バス１０３上の基幹データを分離データ信号５０５と多
重用データ信号５０６に各々分離する。分離回路５３は
中断指示信号５０３が有効なとき、その分離動作を中断
する。多重回路５４は、多重用データ信号５０６を、制
御回路５１からの有効回線データ信号５０７を多重し、
多重化データ信号およびＭＤＵ使用信号をバス２０３お
よび２０２に各々出力する。
バス１０３上の基幹データを分離データ信号５０５と多
重用データ信号５０６に各々分離する。分離回路５３は
中断指示信号５０３が有効なとき、その分離動作を中断
する。多重回路５４は、多重用データ信号５０６を、制
御回路５１からの有効回線データ信号５０７を多重し、
多重化データ信号およびＭＤＵ使用信号をバス２０３お
よび２０２に各々出力する。
【００１７】図３はＬＩＦ回路２１，３１，３２，４１
および４２の一実施例を示すブロック図である。
および４２の一実施例を示すブロック図である。
【００１８】図において、ライン終端回路２９は、図示
しない端末から回線５０を介して送出される端末データ
信号の終端を行うとともにデータ組立分離回路２８との
端末データ信号の送受を行う。データ組立て分離回路２
８は、ライン終端回路２９からの回線情報データ信号と
制御データを分離又は多重する。情報データ信号はデー
タ送受信回路２７で送受が行われ、制御データは回線制
御データ検出回路２４とで送受が行われる。
しない端末から回線５０を介して送出される端末データ
信号の終端を行うとともにデータ組立分離回路２８との
端末データ信号の送受を行う。データ組立て分離回路２
８は、ライン終端回路２９からの回線情報データ信号と
制御データを分離又は多重する。情報データ信号はデー
タ送受信回路２７で送受が行われ、制御データは回線制
御データ検出回路２４とで送受が行われる。
【００１９】回線制御データ検出回路２４は、データ送
受信回路２７からの送受信指示を基に制御データをデー
タ送受信回路２７とやり取りを行う。
受信回路２７からの送受信指示を基に制御データをデー
タ送受信回路２７とやり取りを行う。
【００２０】データ送受信回路２７は送出時制御データ
又は、回線情報データ信号をあらかじめ定められた送信
フレーム位置とタイムスロット位置に送出する。具体的
には、送受信回路２７は、制御データと回線情報データ
信号を回線データとしてデータゲート回路２５に送出さ
れる。その際、回線データを送出したという有効信号を
状態表示ゲート回路２６に送信し、共通バスを使用して
いることを示す使用中信号を使用信号ゲート回路２３に
送出する。また、送受信回路２７は、共通データバスの
使用するタイムスロット分のみ回線データが送出される
ように各ゲート回路２３，２５および２６のゲート制御
信号も同時に送出する。一方、受信時には送受信回路２
７はあらかじめ求められた受信フレーム位置とタイムス
ロット位置にある回線データを受信する。
又は、回線情報データ信号をあらかじめ定められた送信
フレーム位置とタイムスロット位置に送出する。具体的
には、送受信回路２７は、制御データと回線情報データ
信号を回線データとしてデータゲート回路２５に送出さ
れる。その際、回線データを送出したという有効信号を
状態表示ゲート回路２６に送信し、共通バスを使用して
いることを示す使用中信号を使用信号ゲート回路２３に
送出する。また、送受信回路２７は、共通データバスの
使用するタイムスロット分のみ回線データが送出される
ように各ゲート回路２３，２５および２６のゲート制御
信号も同時に送出する。一方、受信時には送受信回路２
７はあらかじめ求められた受信フレーム位置とタイムス
ロット位置にある回線データを受信する。
【００２１】さらに送受信回路２７は、回線データ送出
前にそのタイムスロット位置の使用中バス信号が有効な
とき、データの送出動作を中断する機能と回線データ受
信時にその回線データの有効データ分のみを受信する機
能を有する。
前にそのタイムスロット位置の使用中バス信号が有効な
とき、データの送出動作を中断する機能と回線データ受
信時にその回線データの有効データ分のみを受信する機
能を有する。
【００２２】図４は遅延装置１１の一実施例を示すブロ
ック図である。図を参照すると、遅延制御回路１５は書
き込み回路１６の制御とカウンタデータのバッファ１７
への設定及び読み出し回路１８へのタイミング制御を行
う。書き込み回路１６は、基幹バス４０２と基幹使用バ
ス４０３の基幹データをバスクロックおよびフレーム信
号４０１を基にバッファ１７に書き込む。また、遅延制
御回路１５より書き込み禁止指示がきた場合には、書き
込み動作を中断する。中断動作時にはカウンタデータ制
御回路１９からのカウンタデータがバッファ１７に書き
込まれる。
ック図である。図を参照すると、遅延制御回路１５は書
き込み回路１６の制御とカウンタデータのバッファ１７
への設定及び読み出し回路１８へのタイミング制御を行
う。書き込み回路１６は、基幹バス４０２と基幹使用バ
ス４０３の基幹データをバスクロックおよびフレーム信
号４０１を基にバッファ１７に書き込む。また、遅延制
御回路１５より書き込み禁止指示がきた場合には、書き
込み動作を中断する。中断動作時にはカウンタデータ制
御回路１９からのカウンタデータがバッファ１７に書き
込まれる。
【００２３】バッファ回路１７はＦＩＦＯメモリから構
成され書き込み回路１６からの基幹データを保持し読み
出し回路１８の制御で読み出される。保持量は１フレー
ム分の回線データが基準であるが、遅延制御回路１５の
制御により保持量が変えられる。
成され書き込み回路１６からの基幹データを保持し読み
出し回路１８の制御で読み出される。保持量は１フレー
ム分の回線データが基準であるが、遅延制御回路１５の
制御により保持量が変えられる。
【００２４】また遅延制御回路１５からのカウンタデー
タも同様に保持される。
タも同様に保持される。
【００２５】読み出し回路１８は遅延制御回路１５から
のタイミング信号に応答じてバッファ回路１７からデー
タを読出してＣＤバス１０２及びＣＤＵバス１０３にそ
のデータを送信する。カウンタデータ制御回路１９はＣ
ＰＵ１より設定されたカウンタデータの上限値を基に初
期値０により上限値まで１づつカウントアップし、上限
値に等しくなると０になる周期動作を繰り返し、カウン
タデータを遅延制御回路１５に送出する。
のタイミング信号に応答じてバッファ回路１７からデー
タを読出してＣＤバス１０２及びＣＤＵバス１０３にそ
のデータを送信する。カウンタデータ制御回路１９はＣ
ＰＵ１より設定されたカウンタデータの上限値を基に初
期値０により上限値まで１づつカウントアップし、上限
値に等しくなると０になる周期動作を繰り返し、カウン
タデータを遅延制御回路１５に送出する。
【００２６】以上より基幹バスデータは１フレーム分遅
延してバススイッチング装置に送出される。
延してバススイッチング装置に送出される。
【００２７】次に図５および６を参照してＬＩＦ回路２
１とＬＩＦ回路３１との間の回線データの交換動作を説
明する。
１とＬＩＦ回路３１との間の回線データの交換動作を説
明する。
【００２８】今、ＣＰＵ１がＬＩＦ回路２１にはＣＤバ
スの通信タイムスロットＴＳ１と、受信タイムスロット
ＴＳ３を設定しＬＩＦ回路３１にはＣＰバス送信タイム
スロットＴＳ３と受信タイムスロットＴＳ１を設定した
ものとするＬＩＦ回路１は、ＴＳ１に、回線データ送出
時、状態表示バス２１１に「０」と使用中バス２１４に
「０」を同一ＴＳに送出する。この動作は回線データが
終了するまで繰り返される。
スの通信タイムスロットＴＳ１と、受信タイムスロット
ＴＳ３を設定しＬＩＦ回路３１にはＣＰバス送信タイム
スロットＴＳ３と受信タイムスロットＴＳ１を設定した
ものとするＬＩＦ回路１は、ＴＳ１に、回線データ送出
時、状態表示バス２１１に「０」と使用中バス２１４に
「０」を同一ＴＳに送出する。この動作は回線データが
終了するまで繰り返される。
【００２９】バススイッチング装置２０は、状態表示バ
ス２１１をモニタしており、「０」の場合、その時のＬ
ＩＦ回路３１行き回線データと使用中バスデータ（以下
ＬＩＦ３１行きの全回線データと略す）をＣＤバス２０
２上とＣＰＵバス２０３上に送出する。バススイッチン
グ装置３０は、ＬＩＦ回路３１行きの全回線データを受
信すると状態表示バス３１１上の同一ＴＳが「１」であ
ることを確認して、全回線データをＣＤバス３１２上と
使用バス３１４上に送出する。
ス２１１をモニタしており、「０」の場合、その時のＬ
ＩＦ回路３１行き回線データと使用中バスデータ（以下
ＬＩＦ３１行きの全回線データと略す）をＣＤバス２０
２上とＣＰＵバス２０３上に送出する。バススイッチン
グ装置３０は、ＬＩＦ回路３１行きの全回線データを受
信すると状態表示バス３１１上の同一ＴＳが「１」であ
ることを確認して、全回線データをＣＤバス３１２上と
使用バス３１４上に送出する。
【００３０】ＬＩＦ回路１は受信ＴＳ１を確認しＬＩＦ
３１行きの回線データを受信する。
３１行きの回線データを受信する。
【００３１】また、ＬＩＦ回路３１からＬＩＦ回路２１
行きへの回線データは送信ＴＳ３に送出され、上述した
バススイッチング装置２０と同様の動作でバススイッチ
ング装置３０によりスイッチングされＣＤバス３０２と
ＣＰＵバス３０３上に送出される。
行きへの回線データは送信ＴＳ３に送出され、上述した
バススイッチング装置２０と同様の動作でバススイッチ
ング装置３０によりスイッチングされＣＤバス３０２と
ＣＰＵバス３０３上に送出される。
【００３２】ＬＩＦ回路２１行きの全回線データはバス
スイッチング装置４０を介して遅延装置１１に送られ
る。遅延装置１１では１フレーム分の遅延ががけられＬ
ＩＦ回路３１が送出したフレームの位置の次のフレーム
位置の同一ＴＳ上にＬＩＦ回路２１行きの全回線データ
がのせられる。
スイッチング装置４０を介して遅延装置１１に送られ
る。遅延装置１１では１フレーム分の遅延ががけられＬ
ＩＦ回路３１が送出したフレームの位置の次のフレーム
位置の同一ＴＳ上にＬＩＦ回路２１行きの全回線データ
がのせられる。
【００３３】バススイッチング装置２０は、ＬＩＦ回路
２１行きの全回線データを受信すると状態表示バス２１
１上の同一ＴＳが「１」であることを確認して、全回線
データをＣＤバス２１２上とＣＰＵバス２１４上に送出
する。
２１行きの全回線データを受信すると状態表示バス２１
１上の同一ＴＳが「１」であることを確認して、全回線
データをＣＤバス２１２上とＣＰＵバス２１４上に送出
する。
【００３４】ＬＩＦ回路２１は受信ＴＳ３を確認しＬＩ
Ｆ回路２１行きの回線データを受信する。なおＣＤバス
上の回線データは、ＣＤバス上を周回するが、その回線
データを送出したバス装置上で新たな回線データに上書
きされる。
Ｆ回路２１行きの回線データを受信する。なおＣＤバス
上の回線データは、ＣＤバス上を周回するが、その回線
データを送出したバス装置上で新たな回線データに上書
きされる。
【００３５】以上が基本動作である。
【００３６】次にカウンタデータ制御について図５を参
照して説明する。
照して説明する。
【００３７】カウンタデータは前述したように遅延装置
１１より固定ＴＳに送出される。ここではゼロ番目のタ
イムスロットにカウンタデータがあるとする。
１１より固定ＴＳに送出される。ここではゼロ番目のタ
イムスロットにカウンタデータがあるとする。
【００３８】ＬＩＦ回線２１とＬＩＦ回路３１にはあら
かじめ、カウンタデータが示す送受信フレーム位置とＴ
Ｓ位置が設定されている。
かじめ、カウンタデータが示す送受信フレーム位置とＴ
Ｓ位置が設定されている。
【００３９】回線データ送受信動作は前述した基本動作
と同様である。これによりフレーム位置を決めること
で、例えば６４ｋｂｐｓ単位の基本データ信号の交換以
外に６４ｋｂｐｓ未満の低速データを交換することが可
能となる。
と同様である。これによりフレーム位置を決めること
で、例えば６４ｋｂｐｓ単位の基本データ信号の交換以
外に６４ｋｂｐｓ未満の低速データを交換することが可
能となる。
【００４０】例えば３２ｋｂｐｓのデータ信号を交換す
る場合、カウンタデータ値を０，１が繰り返すデータと
する。ＬＩＦ回路２１には、送信フレーム位置を０と送
信ＴＳを１として、受信フレーム位置を１と受信ＴＳを
３として、ＬＩＦ回路３１には送信フレーム位置を０と
して送信ＴＳを３として、受信フレーム位置を０と受信
ＴＳを１とする。
る場合、カウンタデータ値を０，１が繰り返すデータと
する。ＬＩＦ回路２１には、送信フレーム位置を０と送
信ＴＳを１として、受信フレーム位置を１と受信ＴＳを
３として、ＬＩＦ回路３１には送信フレーム位置を０と
して送信ＴＳを３として、受信フレーム位置を０と受信
ＴＳを１とする。
【００４１】これにより各ＬＩＦ回路の送出間隔は２フ
レームに１回送出されるため、３２ｋｂｐｓのデータ信
号の交換が行われることになる。
レームに１回送出されるため、３２ｋｂｐｓのデータ信
号の交換が行われることになる。
【００４２】次に、遅延量制御動作について説明する。
【００４３】前述したように遅延装置の遅延量はＣＰＵ
の制御により、バッファ回路１７へのデータの書込み読
出しを制御することにより可変できる。これによりバス
装置間を周回するデータの遅延量が１フレーム分以上で
も遅延量を大きくすることで対応することが出来る。
の制御により、バッファ回路１７へのデータの書込み読
出しを制御することにより可変できる。これによりバス
装置間を周回するデータの遅延量が１フレーム分以上で
も遅延量を大きくすることで対応することが出来る。
【００４４】使用バスデータの制御方法は次のようにし
て行なわれる。
て行なわれる。
【００４５】前述したように使用中信号は回線データと
同様に全ＬＩＦ回路に送出される。
同様に全ＬＩＦ回路に送出される。
【００４６】回線データを送信しようとするＬＩＦ回路
では、回線データを送出する際、そのＴＳ上の使用バス
信号が「０」のとき、回線データの送出中断機能を持
ち、使用バス信号が「１」になるまで待つ。又受信する
場合回線データの有効分のみ受信出来る機能も持つ。こ
れによりＣＰＵが各ＬＩＦ回路の送出ＴＳの解除と設定
時間と周回する回線データの遅延によるレーシングを防
ぐことが出来る。制御用データ交換動作について説明す
る。前述したように、ＬＩＦ回路は回線情報データ信号
と制御データ信号を回線データ信号として送出出来る。
では、回線データを送出する際、そのＴＳ上の使用バス
信号が「０」のとき、回線データの送出中断機能を持
ち、使用バス信号が「１」になるまで待つ。又受信する
場合回線データの有効分のみ受信出来る機能も持つ。こ
れによりＣＰＵが各ＬＩＦ回路の送出ＴＳの解除と設定
時間と周回する回線データの遅延によるレーシングを防
ぐことが出来る。制御用データ交換動作について説明す
る。前述したように、ＬＩＦ回路は回線情報データ信号
と制御データ信号を回線データ信号として送出出来る。
【００４７】例えば制御データ信号を有音，無音情報デ
ータ信号として音声データの状態を表示するとする。音
声データは３２ｋｂｐｓとして、遅延量は２フレーム分
とする。さらにカウンタデータは０，１の繰り返しとす
る。ＬＩＦ回路２１には制御データ送信フレーム０，送
信ＴＳ１，音声データ送信フレーム１，送信ＴＳ１及び
制御データ受信フレーム０，受信ＴＳ３，音声データ受
信フレーム１，受信ＴＳ３を設定する。
ータ信号として音声データの状態を表示するとする。音
声データは３２ｋｂｐｓとして、遅延量は２フレーム分
とする。さらにカウンタデータは０，１の繰り返しとす
る。ＬＩＦ回路２１には制御データ送信フレーム０，送
信ＴＳ１，音声データ送信フレーム１，送信ＴＳ１及び
制御データ受信フレーム０，受信ＴＳ３，音声データ受
信フレーム１，受信ＴＳ３を設定する。
【００４８】ＬＩＦ回路３１には制御データ送信フレー
ム０，送信ＴＳ３，音声データ送信フレーム１，送信Ｔ
Ｓ３及び制御データ受信フレーム０，受信ＴＳ１，音声
データ受信フレーム１，受信ＴＳ１を設定する。
ム０，送信ＴＳ３，音声データ送信フレーム１，送信Ｔ
Ｓ３及び制御データ受信フレーム０，受信ＴＳ１，音声
データ受信フレーム１，受信ＴＳ１を設定する。
【００４９】これにより、基本動作を同様に交換するこ
とで、制御データと音声データが交互に送受信出来る。
とで、制御データと音声データが交互に送受信出来る。
【００５０】
【発明の効果】以上説明したように、本発明の回線デー
タ入出力制御装置は、双方向共通バスと単方向基幹バス
をバススイッチング装置で結合し遅延装置による位相補
正制御を有することにより、１つのタイムスロットを送
受信で共用できるため送信および受信バスを使用する従
来装置にくらべバス使用効率を２倍にできる。つまり送
受信バスを有するシステムの片方のバス能力分で同一の
能力を出すことが出来る。
タ入出力制御装置は、双方向共通バスと単方向基幹バス
をバススイッチング装置で結合し遅延装置による位相補
正制御を有することにより、１つのタイムスロットを送
受信で共用できるため送信および受信バスを使用する従
来装置にくらべバス使用効率を２倍にできる。つまり送
受信バスを有するシステムの片方のバス能力分で同一の
能力を出すことが出来る。
【００５１】また、タイムスロット使用信号制御を用い
ることにより交換バス上でのデータ衝突をなくすことが
出来るという結果を有する。
ることにより交換バス上でのデータ衝突をなくすことが
出来るという結果を有する。
【図１】本発明の一実施例を示すブロック図。
【図２】図１のバススイッチング装置の一例を示す回路
図。
図。
【図３】図１の回線インタフェース装置の一例を示す回
路図。
路図。
【図４】図１の遅延装置の一例を示す回路図。
【図５】本発明の双方向共通バス上でのデータ交換動作
を説明するタイムチャート。
を説明するタイムチャート。
【図６】本発明のバススイッチング装置上での交換動作
を説明するタイムチャート。
を説明するタイムチャート。
１０ 発振装置 １１ 遅延装置 ２０，３０，４０ バススイッチング装置 ２１，３１，３２ 回線インタフェース回路 １ ＣＰＵ ２１１，３１１，４１１ 状態表示信号バス ２１２，３１２，４１２ 双方向共通バス ５００ プロセッサバス ２１４，３１４，４１４ 基幹タイムスロット使用表
示バス ５０ カウンタデータ制御回路 ５０１ カウンタデータ有効信号 ５１ データ制御回路 ５２ タイミング制御回路 ５３ 分離回路 ５４ 多重回路 ５０３ 中断指示信号 ５０５ 分離データ信号 ５０６ 多重用データ信号 ５０７ 有効回線データ信号 ２４ 回線制御データ検出回路 ２５ データゲート回路 ２３ 使用信号ゲート回路 ２６ 状態表示ゲート回路 ２７ データ送受信回路 ２８ データ組立て分解回路 ２９ ライン終端回路 １５ 遅延制御回路 １６ 書き込み回路 １７ バッファリング回路 １８ 読み出し回路 １９ カウンタデータ制御回路
示バス ５０ カウンタデータ制御回路 ５０１ カウンタデータ有効信号 ５１ データ制御回路 ５２ タイミング制御回路 ５３ 分離回路 ５４ 多重回路 ５０３ 中断指示信号 ５０５ 分離データ信号 ５０６ 多重用データ信号 ５０７ 有効回線データ信号 ２４ 回線制御データ検出回路 ２５ データゲート回路 ２３ 使用信号ゲート回路 ２６ 状態表示ゲート回路 ２７ データ送受信回路 ２８ データ組立て分解回路 ２９ ライン終端回路 １５ 遅延制御回路 １６ 書き込み回路 １７ バッファリング回路 １８ 読み出し回路 １９ カウンタデータ制御回路
フロントページの続き (56)参考文献 特開 平３−141746（ＪＰ，Ａ) 特開 昭63−99644（ＪＰ，Ａ) 特開 昭63−119342（ＪＰ，Ａ) 特開 昭63−50225（ＪＰ，Ａ) 特開 昭63−93235（ＪＰ，Ａ) 特開 昭63−93236（ＪＰ，Ａ) 特開 昭64−68095（ＪＰ，Ａ) 特開 平２−1645（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数の回線に対して選択的に相互接続する
ための通信用スイツチングシステムにおいて、 前記回線からのデ−タをタイムスロット方式で伝送する
複数の双方向バスと、 前記双方向バス毎に接続され前記双方向バスへの回線デ
−タの送出および前記双方向バスからの前記回線デ−タ
の受信を行う少なくとも１つのインタフエイス回路と、 前記各双方向バス毎に接続され前記双方向バスの回線デ
−タをタイムスロット方式で交換するバススイツチング
装置と、 前記バススイツチング装置をル−プ状に接続する単方向
バスと、 前記ル−プ上に接続され前記ル−プ上の遅延を調整する
遅延装置と、 前記インタフエイス回路に伝送上使用可能なタイムスロ
ツトを割当てる制御回路とから構成され、 前記インタフエイス回路は前記制御回路から割り当てら
れたタイムスロットを使用してデータの送信および受信
を行うことを特徴とするスイツチングシステム。 - 【請求項２】 前記インタフェース回路は、前記回線デ
ータを終端して、前記双方向バス上の決められた送信タ
イムスロットに前記回線データを送出する手段と、前記
双方向バス上の決められた受信タイムスロットの回線デ
ータを取り込む手段を有する請求項第１項記載のスイッ
チングシステム。 - 【請求項３】 前記遅延装置は遅延量の制御手段を有す
ることを特徴とする請求項第１項記載のスイッチングシ
ステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329893A JP2541747B2 (ja) | 1993-03-31 | 1993-03-31 | 通信用スイッチングシステム |
| US08/221,396 US5422886A (en) | 1993-03-31 | 1994-03-31 | System which achieves efficient utilization of buses for selectively interconnecting communication lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7329893A JP2541747B2 (ja) | 1993-03-31 | 1993-03-31 | 通信用スイッチングシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226743A JPH07226743A (ja) | 1995-08-22 |
| JP2541747B2 true JP2541747B2 (ja) | 1996-10-09 |
Family
ID=13514122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329893A Expired - Fee Related JP2541747B2 (ja) | 1993-03-31 | 1993-03-31 | 通信用スイッチングシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5422886A (ja) |
| JP (1) | JP2541747B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3628847B2 (ja) * | 1997-08-18 | 2005-03-16 | 株式会社日立製作所 | バス切り換え装置、コンピュータ、および情報処理装置 |
| US5839241A (en) * | 1996-08-21 | 1998-11-24 | Cacossa; Frank G. | Reinforced wall patch |
| US6490277B1 (en) * | 2001-06-04 | 2002-12-03 | Adc Telecommunications, Inc. | Digital cross-connect system employing patch access locking and redundant supply power |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445213A (en) * | 1979-07-31 | 1984-04-24 | Bell Telephone Laboratories, Incorporated | Communication line interface for controlling data information having differing transmission characteristics |
| US4393497A (en) * | 1981-04-20 | 1983-07-12 | Bell Telephone Laboratories, Incorporated | Loop switching system |
| US4536873A (en) * | 1984-03-19 | 1985-08-20 | Honeywell Inc. | Data transmission system |
| US4601029A (en) * | 1984-09-21 | 1986-07-15 | Itt Corporation | Communication switching system |
| JPS6399644A (ja) * | 1986-10-15 | 1988-04-30 | Nec Corp | Ｌａｎシステム |
| JPS63119342A (ja) * | 1986-11-07 | 1988-05-24 | Hitachi Ltd | ル−プ１巡遅延制御方式 |
| FR2650412B1 (fr) * | 1989-07-27 | 1991-10-11 | Bull Sa | Dispositif passerelle de connexion d'un bus d'ordinateur a un reseau fibre optique en forme d'anneau |
-
1993
- 1993-03-31 JP JP7329893A patent/JP2541747B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-31 US US08/221,396 patent/US5422886A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5422886A (en) | 1995-06-06 |
| JPH07226743A (ja) | 1995-08-22 |
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Legal Events
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