JP2833910B2 - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JP2833910B2 JP2833910B2 JP4050260A JP5026092A JP2833910B2 JP 2833910 B2 JP2833910 B2 JP 2833910B2 JP 4050260 A JP4050260 A JP 4050260A JP 5026092 A JP5026092 A JP 5026092A JP 2833910 B2 JP2833910 B2 JP 2833910B2
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- JP
- Japan
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- transmission
- data
- channel
- reception
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- Computer And Data Communications (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信制御装置に関し、特
に多重回線の折返し試験方式に関する。
に多重回線の折返し試験方式に関する。
【０００２】
【従来の技術】従来の通信制御装置における多重回線の
折返し試験は、送信回線を介して１つの被試験対象の回
線アダプタから１チャネル分のデータを送信し、伝送フ
レーム制御部でフレームの組立、分解を行い、受信回線
を介して同じ回線アダプタに折返す自回線折返しを行っ
ていた。
折返し試験は、送信回線を介して１つの被試験対象の回
線アダプタから１チャネル分のデータを送信し、伝送フ
レーム制御部でフレームの組立、分解を行い、受信回線
を介して同じ回線アダプタに折返す自回線折返しを行っ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来の通信制
御装置の多重回線の折返し試験は、１チャネルの回線ア
ダプタからのデータでフレームの組立、分離を行うた
め、伝送フレーム制御部の全チャネル（例えば２４チャ
ネル）分の伝送フレーム組立、分離の試験ができない。
従って、チャネルごとに自回線折返し試験を実施しなけ
ればならず、試験時間がかかり、効率や保守性が悪いと
いう欠点があった。
御装置の多重回線の折返し試験は、１チャネルの回線ア
ダプタからのデータでフレームの組立、分離を行うた
め、伝送フレーム制御部の全チャネル（例えば２４チャ
ネル）分の伝送フレーム組立、分離の試験ができない。
従って、チャネルごとに自回線折返し試験を実施しなけ
ればならず、試験時間がかかり、効率や保守性が悪いと
いう欠点があった。
【０００４】
【課題を解決するための手段】第１の発明は、複数の回
線アダプタからシリアルに送られるチャネルデータを多
重化して送信伝送フレームに組立て相手装置に送信しま
た前記相手装置から受信した受信伝送フレームを前記複
数の各回線アダプタにシリアルな受信チャネルデータと
して分離出力する多重分離制御機能及び上位装置からの
折返し指示を受けると前記送信伝送フレームを前記受信
伝送フレームとして折返す折返し機能を有する通信制御
装置において、前記回線アダプタからの送信データを１
チャネル分記憶する読み出し書き込み可能な記憶装置
と、前記記憶装置に記憶されている前記１チャネル分の
送信データと前記受信チャネルデータを比較する送受信
データ比較回路とを備え、前記上位装置からの折返し指
示を受けた場合に、前記チャネルデータの送信順番の一
番早い第一の回線アダプタからの第一のチャネルデータ
を前記記憶装置に格納する記憶装置格納手段と、前記第
一のチャネルデータをフレーム内チャネル０データとし
フレーム内チャネル１以降のデータとして前記記憶装置
に格納されたチャネルデータを用いて第一の送信伝送フ
レームを組立てる多重化手段と、前記折返し機能により
折返される前記第一の送信伝送フレームと内容の等しい
前記受信伝送フレームにおける前記フレーム内チャネル
１以降の前記受信チャネルデータについては前記記憶装
置の前記チャネルデータと前記送受信データ比較回路に
て比較させ前記比較結果を前記上位装置に出力する比較
出力手段とを含むことを特徴とする。
線アダプタからシリアルに送られるチャネルデータを多
重化して送信伝送フレームに組立て相手装置に送信しま
た前記相手装置から受信した受信伝送フレームを前記複
数の各回線アダプタにシリアルな受信チャネルデータと
して分離出力する多重分離制御機能及び上位装置からの
折返し指示を受けると前記送信伝送フレームを前記受信
伝送フレームとして折返す折返し機能を有する通信制御
装置において、前記回線アダプタからの送信データを１
チャネル分記憶する読み出し書き込み可能な記憶装置
と、前記記憶装置に記憶されている前記１チャネル分の
送信データと前記受信チャネルデータを比較する送受信
データ比較回路とを備え、前記上位装置からの折返し指
示を受けた場合に、前記チャネルデータの送信順番の一
番早い第一の回線アダプタからの第一のチャネルデータ
を前記記憶装置に格納する記憶装置格納手段と、前記第
一のチャネルデータをフレーム内チャネル０データとし
フレーム内チャネル１以降のデータとして前記記憶装置
に格納されたチャネルデータを用いて第一の送信伝送フ
レームを組立てる多重化手段と、前記折返し機能により
折返される前記第一の送信伝送フレームと内容の等しい
前記受信伝送フレームにおける前記フレーム内チャネル
１以降の前記受信チャネルデータについては前記記憶装
置の前記チャネルデータと前記送受信データ比較回路に
て比較させ前記比較結果を前記上位装置に出力する比較
出力手段とを含むことを特徴とする。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図１において、参照番号１から４は回線ア
ダプタ、参照番号５は回線アダプタからの送信データを
１チャネル分記憶する読み出し書き込み可能な記憶装置
である。参照番号６は記憶装置５に記憶されている１チ
ャネル分の送信データを読み出すためのカウンタであ
る。参照番号７は折返し試験の場合にチャネルごとの送
信イネーブル信号を制御して、フレームの複数チャネル
にシリアレデータを入力し、チャネルごとの受信イネー
ブル信号を出力する送受信フレーム制御回路、参照番号
８は送信側と受信側のデータ移送のずれを調整する回線
同期制御回路と送受信シリアルデータを伝送フレームに
組立、分解する多重分離制御回路と送受信折返し回路を
有する伝送フレーム制御部である。参照番号９は、受信
イネーブル信号を表示する受信イネーブル表示レジスタ
であり、参照番号１０は記憶装置５に記憶されている１
チャネル分の送信データと受信データを比較する送受信
データ比較回路である。参照番号１１は、回線アダプタ
１〜４から出力される送信シリアルデータを転送する信
号線、参照番号１２はチャネルごとに分離された受信シ
リアルデータを転送する信号線である。参照番号１３は
回線アダプタ１〜４に対して送受信の許可をする送受信
チャネルイネーブル信号線であり、参照番号１４は記憶
装置５を制御するための信号線、参照番号１５は上位装
置からの折返し指示信号線である。さらに、参照番号１
６は伝送フレーム制御部８からのクロック信号線、参照
番号１７はチャネルごとに出力される送受信フレームイ
ネーブル信号線である。最後に、参照番号１８は比較回
路１０の比較結果や、受信イネーブル表示レジスタ９の
信号状態を読み出すための信号線である。
ダプタ、参照番号５は回線アダプタからの送信データを
１チャネル分記憶する読み出し書き込み可能な記憶装置
である。参照番号６は記憶装置５に記憶されている１チ
ャネル分の送信データを読み出すためのカウンタであ
る。参照番号７は折返し試験の場合にチャネルごとの送
信イネーブル信号を制御して、フレームの複数チャネル
にシリアレデータを入力し、チャネルごとの受信イネー
ブル信号を出力する送受信フレーム制御回路、参照番号
８は送信側と受信側のデータ移送のずれを調整する回線
同期制御回路と送受信シリアルデータを伝送フレームに
組立、分解する多重分離制御回路と送受信折返し回路を
有する伝送フレーム制御部である。参照番号９は、受信
イネーブル信号を表示する受信イネーブル表示レジスタ
であり、参照番号１０は記憶装置５に記憶されている１
チャネル分の送信データと受信データを比較する送受信
データ比較回路である。参照番号１１は、回線アダプタ
１〜４から出力される送信シリアルデータを転送する信
号線、参照番号１２はチャネルごとに分離された受信シ
リアルデータを転送する信号線である。参照番号１３は
回線アダプタ１〜４に対して送受信の許可をする送受信
チャネルイネーブル信号線であり、参照番号１４は記憶
装置５を制御するための信号線、参照番号１５は上位装
置からの折返し指示信号線である。さらに、参照番号１
６は伝送フレーム制御部８からのクロック信号線、参照
番号１７はチャネルごとに出力される送受信フレームイ
ネーブル信号線である。最後に、参照番号１８は比較回
路１０の比較結果や、受信イネーブル表示レジスタ９の
信号状態を読み出すための信号線である。
【０００８】次に、動作について説明する。
【０００９】まず、上位装置は、信号線１５を介して折
返し指示信号を出力して伝送フレーム制御部８における
折返し回路により送信側と受信側を接続して折返しモー
ドにする。次に、上位装置は被試験対象の回線アダプタ
（この場合回線アダプタ１とする）に対して送信イネー
ブルコマンドおよび受信イネーブルコマンドを出力して
被試験チャネルを送受信可能状態にしておく。この状態
で、上位装置から送られてきたデータは回線アダプタ１
によってパラレルからシリアルデータに変換され、信号
線１１を介して送信シリアルデータとして伝送フレーム
制御部８に送られ、伝送フレーム制御部８の回線同期制
御回路で同期化され伝送フレームに組立てられる（即ち
チャネル１のデータとなる）。同時に、信号線１１を介
して伝送フレーム制御部８に送られるこの送信シリアル
データは、伝送フレーム制御部８からのクロック信号に
より動作するカウンタ６からのアドレスに基き記憶装置
５に格納される。
返し指示信号を出力して伝送フレーム制御部８における
折返し回路により送信側と受信側を接続して折返しモー
ドにする。次に、上位装置は被試験対象の回線アダプタ
（この場合回線アダプタ１とする）に対して送信イネー
ブルコマンドおよび受信イネーブルコマンドを出力して
被試験チャネルを送受信可能状態にしておく。この状態
で、上位装置から送られてきたデータは回線アダプタ１
によってパラレルからシリアルデータに変換され、信号
線１１を介して送信シリアルデータとして伝送フレーム
制御部８に送られ、伝送フレーム制御部８の回線同期制
御回路で同期化され伝送フレームに組立てられる（即ち
チャネル１のデータとなる）。同時に、信号線１１を介
して伝送フレーム制御部８に送られるこの送信シリアル
データは、伝送フレーム制御部８からのクロック信号に
より動作するカウンタ６からのアドレスに基き記憶装置
５に格納される。
【００１０】続く回線アダプタ２のデータ（即ちチャネ
ル２のデータ）としては、伝送フレーム制御部８から出
力される送信フレームイネーブル信号を信号線１７を介
して受けとった送受信フレーム制御回路７からの信号線
１４を介した制御信号によって、カウンタ６により示さ
れるところの先に記憶された記憶装置５のチャネル１の
データが信号線１１を介して読み出されて用いられる。
ル２のデータ）としては、伝送フレーム制御部８から出
力される送信フレームイネーブル信号を信号線１７を介
して受けとった送受信フレーム制御回路７からの信号線
１４を介した制御信号によって、カウンタ６により示さ
れるところの先に記憶された記憶装置５のチャネル１の
データが信号線１１を介して読み出されて用いられる。
【００１１】この動作を、最終チャネル分（回線アダプ
タ２４）まで繰返す。
タ２４）まで繰返す。
【００１２】送信終了は、送受信フレーム制御回路７が
回線アダプタ１（被試験チャネル）からの転送要求を信
号線１３を介して受信し、伝送フレーム終了信号を回線
アダプタ１に信号線１３を介して返送することによって
行われる。
回線アダプタ１（被試験チャネル）からの転送要求を信
号線１３を介して受信し、伝送フレーム終了信号を回線
アダプタ１に信号線１３を介して返送することによって
行われる。
【００１３】伝送フレーム終了信号を検出した回線アダ
プタ１では、上位装置へ次のフレームのデータを要求す
る。一方、伝送フレームに組立てられた送信データは、
伝送フレーム制御部にある折返し回路によって受信側に
折返され受信シリアルデータに変換されて出力されると
ともに、チャネルごとの受信フレームイネーブル信号が
信号線１７に出力される。チャネルごとの受信フレーム
イネーブル信号は、送受信フレーム制御回路７で変換さ
れて受信チャネルイネーブル信号として信号線１３を介
して各回線アダプタに送られる。
プタ１では、上位装置へ次のフレームのデータを要求す
る。一方、伝送フレームに組立てられた送信データは、
伝送フレーム制御部にある折返し回路によって受信側に
折返され受信シリアルデータに変換されて出力されると
ともに、チャネルごとの受信フレームイネーブル信号が
信号線１７に出力される。チャネルごとの受信フレーム
イネーブル信号は、送受信フレーム制御回路７で変換さ
れて受信チャネルイネーブル信号として信号線１３を介
して各回線アダプタに送られる。
【００１４】受信チャネルイネーブル信号を受け取った
回線アダプタ１は、受信可能になり、信号線１２を介し
て受信シリアルデータを受信し、上位装置へ転送し、チ
ャネル１分のデータ転送を終了する。後続の他チャネル
の受信データは、記憶装置５に格納された送信データと
比較回路１０で比較され、その結果が信号線１８を介し
て上位装置に通知される。また、この時、回線アダプタ
２から回線アダプタ２４の他チャネルの受信フレームイ
ネーブル信号が信号線１７を介して受信イネーブル表示
レジスタにセットされ、どのチャネルでエラーが発生し
たかを判別できるように、同じく信号線１８により上位
装置に通知される。
回線アダプタ１は、受信可能になり、信号線１２を介し
て受信シリアルデータを受信し、上位装置へ転送し、チ
ャネル１分のデータ転送を終了する。後続の他チャネル
の受信データは、記憶装置５に格納された送信データと
比較回路１０で比較され、その結果が信号線１８を介し
て上位装置に通知される。また、この時、回線アダプタ
２から回線アダプタ２４の他チャネルの受信フレームイ
ネーブル信号が信号線１７を介して受信イネーブル表示
レジスタにセットされ、どのチャネルでエラーが発生し
たかを判別できるように、同じく信号線１８により上位
装置に通知される。
【００１５】このようにして、１チャネルを使用した自
回線折返し試験により、伝送フレーム制御部の多重分離
回路の試験が可能になる。
回線折返し試験により、伝送フレーム制御部の多重分離
回路の試験が可能になる。
【００１６】
【発明の効果】以上説明したように、本発明の通信制御
装置は、折返し試験時に、最初の回線アダプタからの送
信データを記憶装置に格納しておき、送信伝送フレーム
は０チャネルは最初の回線アダプタからの送信データを
用い、他のチャネルは記憶装置内のデータを埋めて構成
し、折返された受信伝送フレームの０チャネル以外は、
記憶装置内のデータと比較するようにしたことにより、
１チャネルを使用した自回線折返し試験により、全チャ
ネル共通な伝送フレーム制御部の多重分離回路の試験が
可能になり、試験の短縮、効率化が図れる効果がある。
装置は、折返し試験時に、最初の回線アダプタからの送
信データを記憶装置に格納しておき、送信伝送フレーム
は０チャネルは最初の回線アダプタからの送信データを
用い、他のチャネルは記憶装置内のデータを埋めて構成
し、折返された受信伝送フレームの０チャネル以外は、
記憶装置内のデータと比較するようにしたことにより、
１チャネルを使用した自回線折返し試験により、全チャ
ネル共通な伝送フレーム制御部の多重分離回路の試験が
可能になり、試験の短縮、効率化が図れる効果がある。
【図１】本発明の通信制御装置の一実施例を示すブロッ
ク図である。
ク図である。
１〜４ 回線アダプタ ５ 記憶装置 ６ カウンタ ７ 送受信フレーム制御回路 ８ 伝送フレーム制御部 ９ 受信イネーブル表示レジスタ １０ 比較回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−188722（ＪＰ，Ａ) 特開 平２−104039（ＪＰ，Ａ) 実開 平２−66051（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/14
Claims (1)
- 【請求項１】複数の回線アダプタからシリアルに送られ
るチャネルデータを多重化して送信伝送フレームに組立
て相手装置に送信しまた前記相手装置から受信した受信
伝送フレームを前記複数の各回線アダプタにシリアルな
受信チャネルデータとして分離出力する多重分離制御機
能及び上位装置からの折返し指示を受けると前記送信伝
送フレームを前記受信伝送フレームとして折返す折返し
機能を有する通信制御装置において、前記回線アダプタ
からの送信データを１チャネル分記憶する読み出し書き
込み可能な記憶装置と、前記記憶装置に記憶されている
前記１チャネル分の送信データと前記受信チャネルデー
タを比較する送受信データ比較回路とを備え、前記上位
装置からの折返し指示を受けた場合に、前記チャネルデ
ータの送信順番の一番早い第一の回線アダプタからの第
一のチャネルデータを前記記憶装置に格納する記憶装置
格納手段と、前記第一のチャネルデータをフレーム内チ
ャネル０データとしフレーム内チャネル１以降のデータ
として前記記憶装置に格納されたチャネルデータを用い
て第一の送信伝送フレームを組立てる多重化手段と、前
記折返し機能により折返される前記第一の送信伝送フレ
ームと内容の等しい前記受信伝送フレームにおける前記
フレーム内チャネル１以降の前記受信チャネルデータに
ついては前記記憶装置の前記チャネルデータと前記送受
信データ比較回路にて比較させ前記比較結果を前記上位
装置に出力する比較出力手段とを含むことを特徴とする
通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050260A JP2833910B2 (ja) | 1992-03-09 | 1992-03-09 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050260A JP2833910B2 (ja) | 1992-03-09 | 1992-03-09 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268186A JPH05268186A (ja) | 1993-10-15 |
| JP2833910B2 true JP2833910B2 (ja) | 1998-12-09 |
Family
ID=12854012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050260A Expired - Lifetime JP2833910B2 (ja) | 1992-03-09 | 1992-03-09 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833910B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2975705A4 (en) * | 2013-03-15 | 2016-11-16 | Nec Corp | OPTICAL AMPLIFIER AND METHOD FOR CONTROLLING THEREOF |
-
1992
- 1992-03-09 JP JP4050260A patent/JP2833910B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268186A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |