JPH077970B2 - ハイレベル・データ・リンク制御手順における多重送受信装置 - Google Patents
ハイレベル・データ・リンク制御手順における多重送受信装置Info
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- JPH077970B2 JPH077970B2 JP63179090A JP17909088A JPH077970B2 JP H077970 B2 JPH077970 B2 JP H077970B2 JP 63179090 A JP63179090 A JP 63179090A JP 17909088 A JP17909088 A JP 17909088A JP H077970 B2 JPH077970 B2 JP H077970B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、ハイレベル・データ・リンク制御手順（HD
LC）による送受信装置において多重処理を行なうHDLC送
受信方式に関する。
LC）による送受信装置において多重処理を行なうHDLC送
受信方式に関する。
（従来の技術） HDLCにおける伝送単位のフレームは、第２図に示す構成
を有するものであり、例えば昭和62年２月25日、オーム
社発行、第79頁〜第81頁に詳細に記載されている。第２
図を参照して説明すると、データの送受信は、全て８ビ
ットのフラグシーケンス（開始フラグ:F）から始まり、
８ビットのフラグシーケンス（終結フラグ:F）で終るフ
レームを単位として行なわれる。開始フラグと終結フラ
グとの間には、任意長ビットの情報部（送受信されるべ
きデータ:I）と、受信されたフレームが正常か否かをチ
ェックするために用いられる16ビットのフレーム検査シ
ーケンス（FCS）とが含まれている。データが開始フラ
グと同一パターンを有する場合に、受信側でこのデータ
をフラグシーケンスであると誤る恐れがあるので、これ
を回避するためのルールとして開始フラグの次のデータ
から終結フラグの前のフレーム検査シーケンス（FCS）
において、“1"ビットが５回連続したときは、その次に
“0"ビットを挿入する処理を行なう。従って、受信側に
おいてもとのデータを再構築するためには、付加的に挿
入された“0"ビットを削除することが必要となる。
を有するものであり、例えば昭和62年２月25日、オーム
社発行、第79頁〜第81頁に詳細に記載されている。第２
図を参照して説明すると、データの送受信は、全て８ビ
ットのフラグシーケンス（開始フラグ:F）から始まり、
８ビットのフラグシーケンス（終結フラグ:F）で終るフ
レームを単位として行なわれる。開始フラグと終結フラ
グとの間には、任意長ビットの情報部（送受信されるべ
きデータ:I）と、受信されたフレームが正常か否かをチ
ェックするために用いられる16ビットのフレーム検査シ
ーケンス（FCS）とが含まれている。データが開始フラ
グと同一パターンを有する場合に、受信側でこのデータ
をフラグシーケンスであると誤る恐れがあるので、これ
を回避するためのルールとして開始フラグの次のデータ
から終結フラグの前のフレーム検査シーケンス（FCS）
において、“1"ビットが５回連続したときは、その次に
“0"ビットを挿入する処理を行なう。従って、受信側に
おいてもとのデータを再構築するためには、付加的に挿
入された“0"ビットを削除することが必要となる。
データ伝送処理として、データを１ビット単位又は数ビ
ット（例えば、８ビット）からなる１ワード単位で構築
することができるが、前者は、送受信に必要とする種々
の処理が比較的簡単であるが、データの１ビットを送受
信するために、このような処理を伝送の１ビット時間内
で完了することが要求されるので、この点からデータの
伝送速度が制限されるという問題がある。
ット（例えば、８ビット）からなる１ワード単位で構築
することができるが、前者は、送受信に必要とする種々
の処理が比較的簡単であるが、データの１ビットを送受
信するために、このような処理を伝送の１ビット時間内
で完了することが要求されるので、この点からデータの
伝送速度が制限されるという問題がある。
これに対して後者は、送受信のデータ・ビットをバッフ
ァに蓄積して１ワード単位で処理することができるの
で、送受信に必要とする種々の処理がデータの伝送速度
により直接制限されることはないが、データの転送処理
にデータ転送エリアの認識処理等、比較的に時間が掛か
るものも含んでいる。
ァに蓄積して１ワード単位で処理することができるの
で、送受信に必要とする種々の処理がデータの伝送速度
により直接制限されることはないが、データの転送処理
にデータ転送エリアの認識処理等、比較的に時間が掛か
るものも含んでいる。
通常、データ伝送では、１ビット単位で送受信の時間的
な同期を取ることができる。しかし、HDLCによるデータ
の送受信では、送信側における“0"ビットの挿入及び受
信側における０ビットの削除（０削除）の処理があるの
で、受信側で単純に８ビットを単位として同期を取るこ
とはできない。
な同期を取ることができる。しかし、HDLCによるデータ
の送受信では、送信側における“0"ビットの挿入及び受
信側における０ビットの削除（０削除）の処理があるの
で、受信側で単純に８ビットを単位として同期を取るこ
とはできない。
HDLCによる従来のHDLC送受信装置として、第３図に示す
ものがあった。第３図において、RXDは受信信号線であ
り、データを受信回路１に導く。受信回路１は受信した
データについて以下で説明する処理機能を有し、処理し
たデータをデータ・バスDBを介して送受信の制御を行な
うコントローラ（CPU）２、送受信のデータを蓄積する
メモリ（DMD）３及び送信回路４に接続されている。送
信回路４はデータを送信信号線TXDに送出するために、
受信回路１と逆処理に対応する機能を有する。
ものがあった。第３図において、RXDは受信信号線であ
り、データを受信回路１に導く。受信回路１は受信した
データについて以下で説明する処理機能を有し、処理し
たデータをデータ・バスDBを介して送受信の制御を行な
うコントローラ（CPU）２、送受信のデータを蓄積する
メモリ（DMD）３及び送信回路４に接続されている。送
信回路４はデータを送信信号線TXDに送出するために、
受信回路１と逆処理に対応する機能を有する。
次に、受信回路１による受信動作を説明する。受信信号
線RXDを介するデータ伝送がビット直列に行なわれると
きは、受信信号線RXDからデータを１ビットづつ取り込
み、開始フラグが検出されるか否かを常時監視する。開
始フラグが検出されると、それ以後に検出するデータの
各ビットについて１ビット単位毎に０削除するか否かを
判定し、削除する必要のあるときは、削除を実行し、削
除した結果のデータが一定のビット長である１ワード単
位になると、これをメモリ３に転送する。この場合に、
フレーム検査シーケンスの演算は、当該装置の処理がビ
ット直列である場合はビット単位で行なわれ、並列処理
の場合は１ワード単位で行なわれる。また、“1"が７ビ
ット以上連続するか否かも１ビット単位で並行する処理
によりチェックする。以下、前述の動作が反復される。
線RXDを介するデータ伝送がビット直列に行なわれると
きは、受信信号線RXDからデータを１ビットづつ取り込
み、開始フラグが検出されるか否かを常時監視する。開
始フラグが検出されると、それ以後に検出するデータの
各ビットについて１ビット単位毎に０削除するか否かを
判定し、削除する必要のあるときは、削除を実行し、削
除した結果のデータが一定のビット長である１ワード単
位になると、これをメモリ３に転送する。この場合に、
フレーム検査シーケンスの演算は、当該装置の処理がビ
ット直列である場合はビット単位で行なわれ、並列処理
の場合は１ワード単位で行なわれる。また、“1"が７ビ
ット以上連続するか否かも１ビット単位で並行する処理
によりチェックする。以下、前述の動作が反復される。
開始フラグと終結フラグとの間のデータに０が挿入され
ていないときは、データが８ビットの倍数ビットと定め
られているので、端数ビットのチェックが必要となる。
ていないときは、データが８ビットの倍数ビットと定め
られているので、端数ビットのチェックが必要となる。
終結フラグを検出したときは、端数ビットのチェックを
行ない、全てのチェックが正常となったときに、正常な
１フレームを受信したことをコントローラ２に通知す
る。
行ない、全てのチェックが正常となったときに、正常な
１フレームを受信したことをコントローラ２に通知す
る。
以上は１チャネルの場合を説明したが、多重チャネル、
例えば２チャネルの場合を第４図を参照して説明する
と、CH0はチャネル０のデータ（１ビット）、CH1はチャ
ネル１のデータ（１ビット）を示し、Ｔは１ビットが伝
送される時間を示す。
例えば２チャネルの場合を第４図を参照して説明する
と、CH0はチャネル０のデータ（１ビット）、CH1はチャ
ネル１のデータ（１ビット）を示し、Ｔは１ビットが伝
送される時間を示す。
第５図はこのように多重化されたチャネルのデータを伝
送する従来のHDLC送受信装置のブロック図である。第５
図において、受信回路１及び送信回路４はそれぞれ受信
信号線RXD及び送信信号線TXD上を伝送するデータの１ビ
ットを単位として送受信に必要な種々の処理を行なう。
TIMは現在の処理がどのチャネルのデータについて実行
されているのかを示す回路、SLMは送信回路４からのデ
ータを回路TIMからのアドレスにより退避させる退避用
のメモリ、RLMTは受信回路１からのデータを回路TIMか
らのアドレスにより退避させる退避用のメモリである。
コントローラ（CPU）２及びメモリ（DMD）３は、第３図
により説明したものと同一である。
送する従来のHDLC送受信装置のブロック図である。第５
図において、受信回路１及び送信回路４はそれぞれ受信
信号線RXD及び送信信号線TXD上を伝送するデータの１ビ
ットを単位として送受信に必要な種々の処理を行なう。
TIMは現在の処理がどのチャネルのデータについて実行
されているのかを示す回路、SLMは送信回路４からのデ
ータを回路TIMからのアドレスにより退避させる退避用
のメモリ、RLMTは受信回路１からのデータを回路TIMか
らのアドレスにより退避させる退避用のメモリである。
コントローラ（CPU）２及びメモリ（DMD）３は、第３図
により説明したものと同一である。
次に、第５図に示すHDLC送受信装置の受信動作を説明す
る。受信信号線RXDを介して受信回路１に入力さたHDLC
の信号は、前記のフラグ検出、データの直並列変換、フ
レーム検査シーケンスの演算、０削除、端数ビットのチ
ェックを時間Ｔ内に全て完了する。このようにメモリ３
の書き込み等を含め、種々の処理を時間Ｔ内で完了しな
ければならない。
る。受信信号線RXDを介して受信回路１に入力さたHDLC
の信号は、前記のフラグ検出、データの直並列変換、フ
レーム検査シーケンスの演算、０削除、端数ビットのチ
ェックを時間Ｔ内に全て完了する。このようにメモリ３
の書き込み等を含め、種々の処理を時間Ｔ内で完了しな
ければならない。
回路TIMから退避用のメモリSLMへのアドレスは通常、チ
ャネルと同一のものを用いる。この場合に、回路TIMは
時間Ｔ毎にカウントを進め、受信信号線RXDで多重化さ
れているチャネル数と等しくなる数までカウントする
と、カウントを０に戻す。つまり、回路TIMのカウント
は0,1,0,1・・・というように反復をしている。
ャネルと同一のものを用いる。この場合に、回路TIMは
時間Ｔ毎にカウントを進め、受信信号線RXDで多重化さ
れているチャネル数と等しくなる数までカウントする
と、カウントを０に戻す。つまり、回路TIMのカウント
は0,1,0,1・・・というように反復をしている。
受信回路１において、時間Ｔ内で受信したビットの処理
を完了するが、１フレームのデータを処理するために
は、複数のビットを連続的に処理しなければならない。
従って、１ビットの処理が完了すると、次のサイクルで
自分のチャネルのビットの処理に必要な情報は、次のサ
イクルまでメモリ３に保持されなければならない。つま
り、時間Ｔ内の処理には、このような退避用のメモリRL
Mへ情報を退避させる処理、及びその読み出し処理も含
まれる。
を完了するが、１フレームのデータを処理するために
は、複数のビットを連続的に処理しなければならない。
従って、１ビットの処理が完了すると、次のサイクルで
自分のチャネルのビットの処理に必要な情報は、次のサ
イクルまでメモリ３に保持されなければならない。つま
り、時間Ｔ内の処理には、このような退避用のメモリRL
Mへ情報を退避させる処理、及びその読み出し処理も含
まれる。
送信の動作は、以上説明した受信の動作の逆処理とな
り、以上の説明から明らかなので、その説明を省略す
る。
り、以上の説明から明らかなので、その説明を省略す
る。
（発明が解決しようとする課題） 従来の多重送受信装置は、送受信に関連する全ての処理
を１ビットの時間内に全て完了しなければならないの
で、これらの処理によって送受信の最高速度が制限され
ていまうという問題点があった。
を１ビットの時間内に全て完了しなければならないの
で、これらの処理によって送受信の最高速度が制限され
ていまうという問題点があった。
この発明は、送受信に伴なう種々の処理を１ビットの時
間によって制限されることなく、伝送の高速化が容易な
HDLC送受信装置を提供することを目的とする。
間によって制限されることなく、伝送の高速化が容易な
HDLC送受信装置を提供することを目的とする。
（課題を解決するための手段） この発明の多重送受信装置は、ハイレベル・データ・リ
ンク制御手順においてデータを伝送するものであって、
前記ハイレベル・データ・リンク制御手順により伝送す
べきデータを所定数ビット単位に送信のための処理をす
る送信処理回路と、前記送信回路から出力される前記デ
ータの各ビットをビット単位にそれぞれ送信のための処
理をする複数の送信回路と、ハイレベル・データ・リン
ク制御手順によりデータを伝送する回線毎に設けられ、
前記各回線を介してそれぞれ受信されるビットについて
受信のための処理をする複数の受信回路と、前記各受信
回路から出力される所定数ビットを単位として受信のた
めの処理をしてデータを再構築するする受信処理回路と
を備えたものである。
ンク制御手順においてデータを伝送するものであって、
前記ハイレベル・データ・リンク制御手順により伝送す
べきデータを所定数ビット単位に送信のための処理をす
る送信処理回路と、前記送信回路から出力される前記デ
ータの各ビットをビット単位にそれぞれ送信のための処
理をする複数の送信回路と、ハイレベル・データ・リン
ク制御手順によりデータを伝送する回線毎に設けられ、
前記各回線を介してそれぞれ受信されるビットについて
受信のための処理をする複数の受信回路と、前記各受信
回路から出力される所定数ビットを単位として受信のた
めの処理をしてデータを再構築するする受信処理回路と
を備えたものである。
（作用） 前記のように構成された多重送受信装置によれば、前記
回線とデータの授受をする前記各送信回路及び受信回路
は前記回線毎に前記データを形成するビットについてビ
ット単位に処理をし、一方前記各送信処理回路及び受信
処理回路は前記コントローラとの間でのデータの授受に
対応して所定ビット単位に前記データを処理することに
より、HDLCによるデータ伝送を高いビット速度で、かつ
効率よく行なう。
回線とデータの授受をする前記各送信回路及び受信回路
は前記回線毎に前記データを形成するビットについてビ
ット単位に処理をし、一方前記各送信処理回路及び受信
処理回路は前記コントローラとの間でのデータの授受に
対応して所定ビット単位に前記データを処理することに
より、HDLCによるデータ伝送を高いビット速度で、かつ
効率よく行なう。
（実施例） 第１図は、この発明の一実施例のHDLCによるHDLC送受信
装置のブロック図である。第１図において、従来技術と
して前記で説明したものと同一部分は、同一符号により
示されており、それらの説明は前記説明を参照するもの
とする。
装置のブロック図である。第１図において、従来技術と
して前記で説明したものと同一部分は、同一符号により
示されており、それらの説明は前記説明を参照するもの
とする。
送信処理回路SPRは、メモリ３に蓄積されている送信デ
ータを読み出して送信回路SSP0及びSSP1に転送する処
理、及び送信回路SSP0及びSSP1に対して送信状態の情報
を転送する機能を有する。
ータを読み出して送信回路SSP0及びSSP1に転送する処
理、及び送信回路SSP0及びSSP1に対して送信状態の情報
を転送する機能を有する。
送信回路SSP0及びSSP1は、送信処理回路SPRより受信し
た送信データをSPRよりの指示に従い、フラグ付加、フ
レーム検査シーケンス演算、及び０挿入の処理を１ビッ
ト単位で行ない、更に直列データに変換してマルチプレ
クサMUXに転送する機能を有する。
た送信データをSPRよりの指示に従い、フラグ付加、フ
レーム検査シーケンス演算、及び０挿入の処理を１ビッ
ト単位で行ない、更に直列データに変換してマルチプレ
クサMUXに転送する機能を有する。
MUXは送信回路SSP0及びSSP1からのビットを多重化して
送信信号線TXDに送出するマルチプレクサMUXである。
送信信号線TXDに送出するマルチプレクサMUXである。
DEMUXは多重化された受信信号線RXD上の信号からチャネ
ル０及び１のビットを抽出するデマルチプレクサであ
り、抽出したビットを対応する受信回路RSP0及びRSP1に
送出する。
ル０及び１のビットを抽出するデマルチプレクサであ
り、抽出したビットを対応する受信回路RSP0及びRSP1に
送出する。
受信回路RSP0及びRSP1は、受信処理回路RPRからの信号
を１ビット単位でフラグ検出、フレーム検査シーケンス
の演算、０削除、端数ビットのチェック及びデータの直
並列変換を行なう機能を有し、受信処理回路RPRに接続
されている。
を１ビット単位でフラグ検出、フレーム検査シーケンス
の演算、０削除、端数ビットのチェック及びデータの直
並列変換を行なう機能を有し、受信処理回路RPRに接続
されている。
受信処理回路RPRは、受信回路RSP0及びRSP1から入力さ
れる受信データをメモリ３に転送する制御、受信回路RS
P0及びRSP1により検出されたデータ・エラーについての
処理を行なう機能を有し、データ・バスDBを介してメモ
リ３及びコントローラ２に接続されている。
れる受信データをメモリ３に転送する制御、受信回路RS
P0及びRSP1により検出されたデータ・エラーについての
処理を行なう機能を有し、データ・バスDBを介してメモ
リ３及びコントローラ２に接続されている。
TIM0はマルチプレクサMUX及びデマルチプレクサDEMUXが
第４図に示すビット直列のデータに同期して各ビット毎
にチャネル０及び１の切換をするように、受信回路RSP0
及びRSP1、送信回路SSP0及びSSP1のいずれを選択して接
続するのかを通知するタイミング回路TIM0である。
第４図に示すビット直列のデータに同期して各ビット毎
にチャネル０及び１の切換をするように、受信回路RSP0
及びRSP1、送信回路SSP0及びSSP1のいずれを選択して接
続するのかを通知するタイミング回路TIM0である。
TIM1は受信処理回路RPR及び送信処理回路SPRに対し、１
ワード単位で受信回路RSP0及びRSP1、送信回路SSP0及び
SSP1の出力のいずれを選択するのかを通知し、また退避
用のメモリSLM及びRLMに対し、そのチャネルに対応さ、
退避用のデータを読み込み／書き込むためのアドレスを
供給する機能を有する。
ワード単位で受信回路RSP0及びRSP1、送信回路SSP0及び
SSP1の出力のいずれを選択するのかを通知し、また退避
用のメモリSLM及びRLMに対し、そのチャネルに対応さ、
退避用のデータを読み込み／書き込むためのアドレスを
供給する機能を有する。
次に、このような構成の受信動作を説明する。デマルチ
プレクサDEMUXは、受信信号線RXDから第４図に示すよう
なビット直列のデータが入力されると、このデータをタ
イミング回路TIM0に従ってチャネルCH0及びCH1に分岐
し、それぞれ対応する送信回路RSP0及びRSP1に送出す
る。これに対して、受信回路RSP0及びRSP1は、それぞれ
入力されたデータについて１ビット単位でフラグ検出、
アボート・エラー・チェックを行ないながら８ビット並
列（１ワード）のデータに変換し、受信処理回路RPRの
送出する。処理回路RPRは、タイミング回路TIM1に従っ
てそのチャネルのデータについて以下を処理を行なう。
即ち、チャネル毎の処理（１ワード単位の処理）では、
チャネルが切換わると、まず退避用のメモリRLMより前
回の自チャネルの処理後に退避した状態情報を読み出
し、実質的に前回の処理を連続させる。
プレクサDEMUXは、受信信号線RXDから第４図に示すよう
なビット直列のデータが入力されると、このデータをタ
イミング回路TIM0に従ってチャネルCH0及びCH1に分岐
し、それぞれ対応する送信回路RSP0及びRSP1に送出す
る。これに対して、受信回路RSP0及びRSP1は、それぞれ
入力されたデータについて１ビット単位でフラグ検出、
アボート・エラー・チェックを行ないながら８ビット並
列（１ワード）のデータに変換し、受信処理回路RPRの
送出する。処理回路RPRは、タイミング回路TIM1に従っ
てそのチャネルのデータについて以下を処理を行なう。
即ち、チャネル毎の処理（１ワード単位の処理）では、
チャネルが切換わると、まず退避用のメモリRLMより前
回の自チャネルの処理後に退避した状態情報を読み出
し、実質的に前回の処理を連続させる。
次に、受信処理回路RPRは、受信回路RSP0及びRSP1の出
力によりフラグ検出、アボート・エラー、フレーム検査
シーケンスの演算、オクテット・エラー、並列データが
１ワード単位整ったことによる転送要求等の処理要求イ
ベントが発生していないかをチェックし、発生していれ
ば、発生している処理要求イベントの処理を行なう。従
って、受信処理回路RPRは、受信状態を管理しながら受
信回路RSP0及びRSP1で発生した処理要求イベントの処理
を行なう。
力によりフラグ検出、アボート・エラー、フレーム検査
シーケンスの演算、オクテット・エラー、並列データが
１ワード単位整ったことによる転送要求等の処理要求イ
ベントが発生していないかをチェックし、発生していれ
ば、発生している処理要求イベントの処理を行なう。従
って、受信処理回路RPRは、受信状態を管理しながら受
信回路RSP0及びRSP1で発生した処理要求イベントの処理
を行なう。
しかし、受信処理回路RPRは、非受信状態ではフラグ検
出の処理要求イベントのみに応答し、他の処理要求イベ
ントは無意味なので、全て無視する。受信処理回路RPR
は、非受信状態においてフラグ検出が発生したときは受
信状態となり、更に受信状態中にフラグを検出したとき
は受信完了となり、受信完了後は非受信状態となる。ま
た、受信処理回路RPRは、非受信状態となると共に、FCS
チェック及びオクテット・エラーの処理要求イベントの
発生の有無をチェックする。その結果、受信処理回路RP
Rは、そのいずれの処理要求イベントも発生していない
ときは正常受信と判定し、そのいずれか又は両方の処理
要求イベントが発生したときはエラー処理を開始する。
出の処理要求イベントのみに応答し、他の処理要求イベ
ントは無意味なので、全て無視する。受信処理回路RPR
は、非受信状態においてフラグ検出が発生したときは受
信状態となり、更に受信状態中にフラグを検出したとき
は受信完了となり、受信完了後は非受信状態となる。ま
た、受信処理回路RPRは、非受信状態となると共に、FCS
チェック及びオクテット・エラーの処理要求イベントの
発生の有無をチェックする。その結果、受信処理回路RP
Rは、そのいずれの処理要求イベントも発生していない
ときは正常受信と判定し、そのいずれか又は両方の処理
要求イベントが発生したときはエラー処理を開始する。
また、受信処理回路RPRは、受信状態において転送要求
イベントが発生したときは、受信回路RSP0及びRSP1の出
力から構築した１ワード単位のデータをメモリ３に転送
する。しかし、受信処理回路RPRは、受信状態において
アボートが発生したときは、アボート・エラー処理を実
行し、非受信状態になる。
イベントが発生したときは、受信回路RSP0及びRSP1の出
力から構築した１ワード単位のデータをメモリ３に転送
する。しかし、受信処理回路RPRは、受信状態において
アボートが発生したときは、アボート・エラー処理を実
行し、非受信状態になる。
送信動作は、前述の受信動作とほぼ同様で逆の動作シー
ケンスとなる。即ち１ビット単位の送信処理を行ない、
この中で発生する送信処理要求イベントを送信処理回路
SPRにより処理する。
ケンスとなる。即ち１ビット単位の送信処理を行ない、
この中で発生する送信処理要求イベントを送信処理回路
SPRにより処理する。
なお、チャネルの多重化数がｎのときは、タイミング回
路TIM0は、第１図の形式による場合は、送信処理及び受
信処理のいずれも単純にチャネルCH0,CH1,……CHn,CH0,
CH1……の繰り返しとなるようにタイミングの制御をす
る。受信回路RSP0〜RSPn、送信回路SSP0〜SSPnも各チャ
ネル対向で総計ｎ＋１個あり、自チャネル（例えばチャ
ネルCH0）から次のサイクルの自チャネル（チャネルCH
0）までの時間は、自チャネルの１ワード単位のビット
数内に納まらなくてはならない。つまり、１チャネルの
１ワード単位のビット数内に必ず１度以上、受信処理回
路RPR、送信処理回路SPRによる自チャネルの処理時間が
なければならない。
路TIM0は、第１図の形式による場合は、送信処理及び受
信処理のいずれも単純にチャネルCH0,CH1,……CHn,CH0,
CH1……の繰り返しとなるようにタイミングの制御をす
る。受信回路RSP0〜RSPn、送信回路SSP0〜SSPnも各チャ
ネル対向で総計ｎ＋１個あり、自チャネル（例えばチャ
ネルCH0）から次のサイクルの自チャネル（チャネルCH
0）までの時間は、自チャネルの１ワード単位のビット
数内に納まらなくてはならない。つまり、１チャネルの
１ワード単位のビット数内に必ず１度以上、受信処理回
路RPR、送信処理回路SPRによる自チャネルの処理時間が
なければならない。
第１図の受信回路RSP0及びRSP1、送信回路SSP0及びSSP1
のインターフェイスは、簡単な構成のものが可能であ
り、受信処理回路RPR及び送信処理回路SPRの多重化方法
も単純である。
のインターフェイスは、簡単な構成のものが可能であ
り、受信処理回路RPR及び送信処理回路SPRの多重化方法
も単純である。
しかしながら、この多重化方法は、全てのチャネルに同
様の処理時間を無条件に割り付けているために、実際に
処理要求イベントが発生していないチャネルに割り付け
た処理時間は無駄となる。
様の処理時間を無条件に割り付けているために、実際に
処理要求イベントが発生していないチャネルに割り付け
た処理時間は無駄となる。
第６図はこのような無駄な処理時間をなくすために、集
線構成のインターフェイスとした他の実施例のブロック
図である。この場合に、各送信回路RSP0〜RSPnで発生し
た処理要求イベントはその発生順に組み込まれ、また処
理要求イベントの内容及び自チャネル番号の情報は１つ
の受信処理要求イベントとして処理要求イベント・キュ
ーに組み込まれる。処理イベント・キューに組み込まれ
た各処理要求イベントは、そのキュー順に処理される。
また、退避用のメモリ３に対するアドレスは、その処理
イベント内の自チャネル番号となる。
線構成のインターフェイスとした他の実施例のブロック
図である。この場合に、各送信回路RSP0〜RSPnで発生し
た処理要求イベントはその発生順に組み込まれ、また処
理要求イベントの内容及び自チャネル番号の情報は１つ
の受信処理要求イベントとして処理要求イベント・キュ
ーに組み込まれる。処理イベント・キューに組み込まれ
た各処理要求イベントは、そのキュー順に処理される。
また、退避用のメモリ３に対するアドレスは、その処理
イベント内の自チャネル番号となる。
送信シーケンスの動作説明も同様の説明となる。この場
合に、受信処理回路RPR、送信処理回路SPRは、その処理
が時間的に無駄がなく行なうことができる。
合に、受信処理回路RPR、送信処理回路SPRは、その処理
が時間的に無駄がなく行なうことができる。
以上の説明では、フレーム検査シーケンス演算は直列処
理であり、１ビット単位の処理に含まれるものとしてい
るが、フレーム検査シーケンス演算が並列処理される場
合は、１ワード単位の処理となる。又マルチプレクサMU
X,デマルチプレクサDEMUXは入出力データが直接回線対
応となる場合は不必要である。
理であり、１ビット単位の処理に含まれるものとしてい
るが、フレーム検査シーケンス演算が並列処理される場
合は、１ワード単位の処理となる。又マルチプレクサMU
X,デマルチプレクサDEMUXは入出力データが直接回線対
応となる場合は不必要である。
（発明の効果） この発明は、以上詳細に説明したように、１ビット単位
の処理を各チャネル毎に１ビット単位に同期した処理タ
イミングにより実行するので、高速処理が可能となり、
また効率よく、高ビット速度のHDLCフレームの送受信の
多重処理が可能となる。
の処理を各チャネル毎に１ビット単位に同期した処理タ
イミングにより実行するので、高速処理が可能となり、
また効率よく、高ビット速度のHDLCフレームの送受信の
多重処理が可能となる。
第１図はこの発明の一実施例を示すHDLC送受信装置のブ
ロック図、 第２図はHDLCフレームの構成を示すフォーマット図、 第３図は従来のHDLC送受信装置のブロック図、 第４図は受信信号線及び送信信号線上の信号の発生タイ
ミング図、 第５図は従来の多重チャネルHDLC受信装置のブロック
図、 第６図はこの発明の他の実施例によるHDLC送受信装置の
ブロック図である。 RSP0、RSP1……受信回路、 SSP0、SSP1……送信回路、 RPR……受信処理回路、 SPR……送信処理回路、 CPU……コントローラ。
ロック図、 第２図はHDLCフレームの構成を示すフォーマット図、 第３図は従来のHDLC送受信装置のブロック図、 第４図は受信信号線及び送信信号線上の信号の発生タイ
ミング図、 第５図は従来の多重チャネルHDLC受信装置のブロック
図、 第６図はこの発明の他の実施例によるHDLC送受信装置の
ブロック図である。 RSP0、RSP1……受信回路、 SSP0、SSP1……送信回路、 RPR……受信処理回路、 SPR……送信処理回路、 CPU……コントローラ。
Claims (2)
- 【請求項１】ハイレベル・データ・リンク制御手順によ
りデータを伝送する多重送受信方式において、 前記ハイレベル・データ・リンク制御手順により伝送す
べきデータを所定数ビット単位に送信のための処理をす
る送信処理回路と、 前記送信回路から出力される前記データの各ビットをビ
ット単位にそれぞれ送信のための処理をする複数の送信
回路と、 ハイレベル・データ・リンク制御手順によりデータを受
信する回線毎に設けられ、前記各回線を介してそれぞれ
受信されるビットについて受信のための処理をする複数
の受信回路と、 前記各受信回路から出力される所定数ビットを単位とし
て受信のための処理をしてデータを再構築する受信処理
回路と、 前記送信処理回路及び前記受信処理回路の要求により送
受信の制御をするコントローラとを備えていることを特
徴とするハイレベル・データ・リンク制御手順における
多重送受信装置。 - 【請求項２】コントローラは、各送信処理回路及び受信
処理回路から生起される送信及び受信についての処理要
求をイベント・キューに登録し、前記イベント・キュー
の登録に従って前記処理要求を進める ことを特徴とする請求項１記載のハイレベル・データ・
リンク制御手順における多重送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179090A JPH077970B2 (ja) | 1988-07-20 | 1988-07-20 | ハイレベル・データ・リンク制御手順における多重送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179090A JPH077970B2 (ja) | 1988-07-20 | 1988-07-20 | ハイレベル・データ・リンク制御手順における多重送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0230254A JPH0230254A (ja) | 1990-01-31 |
| JPH077970B2 true JPH077970B2 (ja) | 1995-01-30 |
Family
ID=16059894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179090A Expired - Fee Related JPH077970B2 (ja) | 1988-07-20 | 1988-07-20 | ハイレベル・データ・リンク制御手順における多重送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077970B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3894853B2 (ja) | 2002-07-11 | 2007-03-22 | 株式会社日本自動車部品総合研究所 | 回転機 |
-
1988
- 1988-07-20 JP JP63179090A patent/JPH077970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230254A (ja) | 1990-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |