JPH03255558A - 通信処理装置制御方式 - Google Patents
通信処理装置制御方式Info
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- JPH03255558A JPH03255558A JP2055463A JP5546390A JPH03255558A JP H03255558 A JPH03255558 A JP H03255558A JP 2055463 A JP2055463 A JP 2055463A JP 5546390 A JP5546390 A JP 5546390A JP H03255558 A JPH03255558 A JP H03255558A
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- JP
- Japan
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- communication processing
- storage device
- channel buffer
- communication processor
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- Pending
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- 238000004891 communication Methods 0.000 title claims abstract description 44
- 238000012545 processing Methods 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000012546 transfer Methods 0.000 abstract description 13
- 230000006866 deterioration Effects 0.000 abstract 2
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信処理装置の制御方式に関し、特に超高速
で大容量のデータ転送を行なうシステムの通信処理装置
制御方式に適する。
で大容量のデータ転送を行なうシステムの通信処理装置
制御方式に適する。
従−来、この種の通信処理装置制御方式では、通信処理
装置内に独自のバッファを持ち、主記憶装置との間をシ
ステムバスを用いて、データ転送を行っていた。
装置内に独自のバッファを持ち、主記憶装置との間をシ
ステムバスを用いて、データ転送を行っていた。
上述した従来の通信処理装置制御方式は次の欠点を有し
ている。
ている。
＊データ転送を行う度に、主記憶装置と通信処理装置間
でＤＭＡ転送が起動され、また通信処理装置内のバッフ
ァに一旦データが格納されるため、遅延か発生し、高速
なネットワークの特徴を生かす事が出来ない。
でＤＭＡ転送が起動され、また通信処理装置内のバッフ
ァに一旦データが格納されるため、遅延か発生し、高速
なネットワークの特徴を生かす事が出来ない。
＊大容量のデータ転送では、ＤＭＡ転送によりシステム
バスを占有する期間が増加し、入出力処理を中心とした
システム全体の処理能力の低下をきたす。
バスを占有する期間が増加し、入出力処理を中心とした
システム全体の処理能力の低下をきたす。
＊大容量、高速データ転送に対応するため、通信処理装
置が持つバッファの容量が膨大になり、装置が大型化す
る。
置が持つバッファの容量が膨大になり、装置が大型化す
る。
本発明の通信処理装置制御方式は、中央処理装置と通信
処理装置から同時に参照および更新が可能て、通信処理
装置単位に独立な、チャネルバ・ソファを有す主記憶装
置と、 高速なローカルバスを経由し、前記主記憶装置のチャネ
ルバッファと前記通信処理装置間て直接入出力データの
転送をおこなうチャネルバッファ制御手段を含む通信制
御装置を有している。
処理装置から同時に参照および更新が可能て、通信処理
装置単位に独立な、チャネルバ・ソファを有す主記憶装
置と、 高速なローカルバスを経由し、前記主記憶装置のチャネ
ルバッファと前記通信処理装置間て直接入出力データの
転送をおこなうチャネルバッファ制御手段を含む通信制
御装置を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の通信処理装置制御方式の一実施例の
構成を表すブロック図である。
構成を表すブロック図である。
この通信処理装置制御方式は、中央処理装置１００、主
記憶装置１１０．複数の通信処理装置１２０ システ
ムバス１３０．ローカルバス１４０、高速ネットワーク
１５０を備える。
記憶装置１１０．複数の通信処理装置１２０ システ
ムバス１３０．ローカルバス１４０、高速ネットワーク
１５０を備える。
主記憶装置１１０は、通信処理装置単位に独立なチャネ
ルバッファ１１１を含む。
ルバッファ１１１を含む。
通信処理装置１２０は、チャネルバッファ制御手段１２
１を含む。
１を含む。
次に本実施例の全体的な動作について説明する。
送信データが発生すると、中央処理装置１００は、シス
テムバス１３０を経由し通信処理装置１２０にデータ送
信命令を発行する。通信処理袋Ｗ １２０は、この命令
を解析し、チャネルバッファ制御手段１２１を起動する
。
テムバス１３０を経由し通信処理装置１２０にデータ送
信命令を発行する。通信処理袋Ｗ １２０は、この命令
を解析し、チャネルバッファ制御手段１２１を起動する
。
チャネルバッファ制御手段１２１は、中央処理装置１０
０から通知されたチャネルバッファのアドレスをもとに
、ローカルバス１４０を経由し、送信データを高速ネッ
トワーク１５０に転送する。
０から通知されたチャネルバッファのアドレスをもとに
、ローカルバス１４０を経由し、送信データを高速ネッ
トワーク１５０に転送する。
従来方式によれば、通信処理装置１２０は、中央処理装
置１００から、データ送信命令を受は付けると、主記憶
装置１１０から、システムバッファ１３０を経由し、−
旦通信処理装置１２０のバッファにデータを読み込む。
置１００から、データ送信命令を受は付けると、主記憶
装置１１０から、システムバッファ１３０を経由し、−
旦通信処理装置１２０のバッファにデータを読み込む。
この時、システムバス１３０が使用中であれば、待ち合
わせが発生する。また大容量のデータ転送では、システ
ムバス１３０を長く占有するため、他の入出力処理を圧
迫することとなる。
わせが発生する。また大容量のデータ転送では、システ
ムバス１３０を長く占有するため、他の入出力処理を圧
迫することとなる。
高速ネットワーク１５０からデータ受信が通知されると
通信処理装置１２０は、チャネルバッファ制御手段１２
１を起動する。チャネルバッファ制御手段１２１は、ロ
ーカルバス１４０を経由し、チャネルバッファ１１１に
直接受信データを転送する。受信データの転送が完了す
ると、通信処理装置１２０は、システムバス１３０を経
由し中央処理装置１００を起動し、受信データの発生を
通知する。
通信処理装置１２０は、チャネルバッファ制御手段１２
１を起動する。チャネルバッファ制御手段１２１は、ロ
ーカルバス１４０を経由し、チャネルバッファ１１１に
直接受信データを転送する。受信データの転送が完了す
ると、通信処理装置１２０は、システムバス１３０を経
由し中央処理装置１００を起動し、受信データの発生を
通知する。
起動された中央処理装置１００は、主記憶装置１１０内
の受信データを処理する。
の受信データを処理する。
従来方式による受信処理は、高速ネットワーク１５０か
ら通知された受信データを、−旦通信処理装置１２０内
のバッファに格納し、これをシステムバス１３０を経由
して主記憶装置１１０に転送する。このため送信処理で
発生したと同様に、システムバスの待ち合わせおよび、
処理能力の低下を招く事になる。
ら通知された受信データを、−旦通信処理装置１２０内
のバッファに格納し、これをシステムバス１３０を経由
して主記憶装置１１０に転送する。このため送信処理で
発生したと同様に、システムバスの待ち合わせおよび、
処理能力の低下を招く事になる。
第２図は、第１図における主記憶装置１１０の具体例を
示したものである。主記憶装置２００は、バッファ２１
０、チャネルバ・ソファ２２０によってｔ？Ｒｒ＆、さ
れる。
示したものである。主記憶装置２００は、バッファ２１
０、チャネルバ・ソファ２２０によってｔ？Ｒｒ＆、さ
れる。
データ送信処理ては、−旦バツファ２１０に作成された
データが、チャネルバッファ２２０に主記憶的転送され
るか、或は直接チャネルバ・ソファ２２０に作成される
。
データが、チャネルバッファ２２０に主記憶的転送され
るか、或は直接チャネルバ・ソファ２２０に作成される
。
データ受信処理では、チャネルバッファ２２０に格納さ
れた受信データは、チャネルバッファ上で直接処理され
るか、バッファ２１０に転送されたのち処理される。デ
ータ受信時空きバッファが存在しない場合、受信データ
は廃棄される。
れた受信データは、チャネルバッファ上で直接処理され
るか、バッファ２１０に転送されたのち処理される。デ
ータ受信時空きバッファが存在しない場合、受信データ
は廃棄される。
〔発明の効果〕
以上説明したように、本発明によれば、通信処理装置の
バッファを取り除き、主記憶装置にチャネルバッファを
設け、通信処理装置とチャネルバッファをローカルバッ
ファにより接続することで、ＤＭＡ転送の待ち合わせ、
通信処理装置内での遅延、システムバスの占有によるシ
ステム全体の処理能力の低下、を防ぐことができる。こ
のため高速で、大容量のデータ転送をめざす高速ネット
ワークの特徴を生かせ、効率のよい通信が行えるなどの
効果がある。
バッファを取り除き、主記憶装置にチャネルバッファを
設け、通信処理装置とチャネルバッファをローカルバッ
ファにより接続することで、ＤＭＡ転送の待ち合わせ、
通信処理装置内での遅延、システムバスの占有によるシ
ステム全体の処理能力の低下、を防ぐことができる。こ
のため高速で、大容量のデータ転送をめざす高速ネット
ワークの特徴を生かせ、効率のよい通信が行えるなどの
効果がある。
第１図は、本発明実施例通信処理装置制御方式の構成を
示すブロック図、第２図は、第１図における主記憶装置
の具体例を示す図である。 １００・・・中央処理装置、１１０・・・主記憶処理装
置、１１１・・・チャネルバッファ、１２０・・・通信
処理装置、１２１・・・チャネルバッファ制御手段、１
３０・・・システムバス、１４０・・・ローカルバス、
１５０・・・高速ネットワーク。
示すブロック図、第２図は、第１図における主記憶装置
の具体例を示す図である。 １００・・・中央処理装置、１１０・・・主記憶処理装
置、１１１・・・チャネルバッファ、１２０・・・通信
処理装置、１２１・・・チャネルバッファ制御手段、１
３０・・・システムバス、１４０・・・ローカルバス、
１５０・・・高速ネットワーク。
Claims (1)
- 【特許請求の範囲】 中央処理装置と通信処理装置から同時に参照および更新
が可能で、通信処理装置単位に独立な、チャネルバッフ
ァを有す主記憶装置と、 高速なローカルバスを経由し、前記主記憶装置のチャネ
ルバッファと前記通信処理装置間で直接入出力データの
転送をおこなうチャネルバッファ制御手段を含む通信制
御装置とを備えた事を特徴とする通信処理装置制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055463A JPH03255558A (ja) | 1990-03-06 | 1990-03-06 | 通信処理装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055463A JPH03255558A (ja) | 1990-03-06 | 1990-03-06 | 通信処理装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255558A true JPH03255558A (ja) | 1991-11-14 |
Family
ID=12999301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055463A Pending JPH03255558A (ja) | 1990-03-06 | 1990-03-06 | 通信処理装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141284A (ja) * | 1993-11-15 | 1995-06-02 | Nec Corp | データ処理装置 |
| US5940091A (en) * | 1992-05-15 | 1999-08-17 | Fujitsu Ltd. | Three-dimensional graphic drawing apparatus wherein the CPU and the three-dimensional drawing mechanism access memory via a memory control unit |
-
1990
- 1990-03-06 JP JP2055463A patent/JPH03255558A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940091A (en) * | 1992-05-15 | 1999-08-17 | Fujitsu Ltd. | Three-dimensional graphic drawing apparatus wherein the CPU and the three-dimensional drawing mechanism access memory via a memory control unit |
| US6052126A (en) * | 1992-05-15 | 2000-04-18 | Fujitsu Limited | Parallel processing three-dimensional drawing apparatus for simultaneously mapping a plurality of texture patterns |
| JPH07141284A (ja) * | 1993-11-15 | 1995-06-02 | Nec Corp | データ処理装置 |
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