JPS60559A - バツフア制御方式 - Google Patents
バツフア制御方式Info
- Publication number
- JPS60559A JPS60559A JP10864783A JP10864783A JPS60559A JP S60559 A JPS60559 A JP S60559A JP 10864783 A JP10864783 A JP 10864783A JP 10864783 A JP10864783 A JP 10864783A JP S60559 A JPS60559 A JP S60559A
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- JP
- Japan
- Prior art keywords
- address
- buffer
- data
- counter
- register
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、高速転送を行うバッファの制御方式に関する
。
。
従来技術と問題点
回線、入出力装置（ｉｌｏ）などが接続されるチャネル
装置には、第１図に示すようにバッファ１等を備えるも
のがある。同図において、２はファーストイン・ファー
ストアウト（Ｆ ｉ Ｆ ｏ）型のレジスタ、３は回線
等とのインターフェイス部、４はバッファ制御部、５は
アドレスチェック部である。インターフェイス部３を通
ったデータ（詳しくはフレームとでも呼ぶべきもので宛
先アドレス部とデータ部からなる）は全てレジスタ２へ
受渡されるが、そのとき該データの一部（先頭部分）に
挿入された宛先を示すアドレスがアドレスチェック部５
でチェックされ、自己宛てであればアドレス部６にの信
号がバッファ制御部４に送られ、そのバッファ制御信号
ＣＴＬをオンにしてレジスタ２内のデータをバッファ１
に取込む。しかし、アドレスチェック部５がアドレスエ
ラーＥＲＲを送出するとレジスタ２内のデータが自己宛
てのものではないので、該データをバッファ１へ取込む
動作は行わない。
装置には、第１図に示すようにバッファ１等を備えるも
のがある。同図において、２はファーストイン・ファー
ストアウト（Ｆ ｉ Ｆ ｏ）型のレジスタ、３は回線
等とのインターフェイス部、４はバッファ制御部、５は
アドレスチェック部である。インターフェイス部３を通
ったデータ（詳しくはフレームとでも呼ぶべきもので宛
先アドレス部とデータ部からなる）は全てレジスタ２へ
受渡されるが、そのとき該データの一部（先頭部分）に
挿入された宛先を示すアドレスがアドレスチェック部５
でチェックされ、自己宛てであればアドレス部６にの信
号がバッファ制御部４に送られ、そのバッファ制御信号
ＣＴＬをオンにしてレジスタ２内のデータをバッファ１
に取込む。しかし、アドレスチェック部５がアドレスエ
ラーＥＲＲを送出するとレジスタ２内のデータが自己宛
てのものではないので、該データをバッファ１へ取込む
動作は行わない。
このようにしてバッファ１には自己宛てのデータだけが
取込まれるが、このバッファ制御方式では第１図上段に
そのタイムチャートを示すようにデータ転送（バッファ
１へのデータ取込み）に先立つ形でアドレスチェック用
の時間が必要となる。
取込まれるが、このバッファ制御方式では第１図上段に
そのタイムチャートを示すようにデータ転送（バッファ
１へのデータ取込み）に先立つ形でアドレスチェック用
の時間が必要となる。
従って複数フレームのデータ転送に際してはこのアドレ
スチェックとデータ転送が交互に（シリーズに）繰り返
されるので高速化の妨げになる。
スチェックとデータ転送が交互に（シリーズに）繰り返
されるので高速化の妨げになる。
発明の目的
本発明は、バッファへ転送するデータに含まれた宛先ア
ドレスのチェックを、該データの転送と同時に行うこと
によりデータ転送の高速化を図ろうとするものである。
ドレスのチェックを、該データの転送と同時に行うこと
によりデータ転送の高速化を図ろうとするものである。
発明の構成
本発明のバッファ制御方式は、転送データを取込むバッ
ファと、該バッファのデータ格納アドレスを指定するカ
ウンタと、該バッファにデータを取込む毎にその゛デー
タ格納アドレスをセーブするバッファアドレス復元用レ
ジスタと、該バッファ、カウンタおよびレジスタを制御
するバッファ制御部と、該バッファに取込まれるデータ
に含まれる宛先アドレスをチェックするアドレスチェッ
ク部とを備え、該アドレスチェック部がアドレスエラー
を検出したときは該制御部は該レジスタにセーブされた
バッファアドレスを該カウンタに戻して該バッファの該
当するデータをクリアし、審時は該アドレスチェック部
の判定結果を待たずに該バッファに連続してデータを取
込むことを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
ファと、該バッファのデータ格納アドレスを指定するカ
ウンタと、該バッファにデータを取込む毎にその゛デー
タ格納アドレスをセーブするバッファアドレス復元用レ
ジスタと、該バッファ、カウンタおよびレジスタを制御
するバッファ制御部と、該バッファに取込まれるデータ
に含まれる宛先アドレスをチェックするアドレスチェッ
ク部とを備え、該アドレスチェック部がアドレスエラー
を検出したときは該制御部は該レジスタにセーブされた
バッファアドレスを該カウンタに戻して該バッファの該
当するデータをクリアし、審時は該アドレスチェック部
の判定結果を待たずに該バッファに連続してデータを取
込むことを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例
第２図は本発明の一実施例を示すブロック図で、第１図
と同一部分には同一符号が付しである。本発明ではその
制御方式の性質上第１図のＦｉＦ。
と同一部分には同一符号が付しである。本発明ではその
制御方式の性質上第１図のＦｉＦ。
レジスタ２は必要としない。６はバッファ１のデータ格
納アドレスを指定するパンファアドレスカウンタ、７は
そのバッファアドレス（カウンタ値）を一時的にセーブ
く退避）するためのレジスタである。インターフェイス
部３を通ったデータは直接バッファ１に転送される。こ
のデータには、前述したようにデータ部の先頭宛先を示
すアドレスエラー）宛のものか否かを判断する。
納アドレスを指定するパンファアドレスカウンタ、７は
そのバッファアドレス（カウンタ値）を一時的にセーブ
く退避）するためのレジスタである。インターフェイス
部３を通ったデータは直接バッファ１に転送される。こ
のデータには、前述したようにデータ部の先頭宛先を示
すアドレスエラー）宛のものか否かを判断する。
本発明ではこのアドレスチェック部５の判断結果を待た
ずにデータをバッファ１へ転送する。その代りに、１フ
レームを受信する毎にバッファ制御部４はそのときのカ
ウンタ６の値（バッファアドレス）をレジスタ７に退避
させる。アドレスチェック部５はアドレスエラーＥＲＲ
だけを制御部４へ送るので、各フレームの宛先アドレス
が自己宛てである限りレジスタ７の値はカウンタ６の値
によって更新される。しかし、アドレスエラーＥＲＲが
生じたら制御部４はデータ転送を中止すると共に、レジ
スタ７の値をカウンタ６に戻し、該当するバッファアド
レスのデータ（アドレスエラーＥＲＲを生じた自己宛て
でないデータフレーム）をクリアする。第３図はこの説
明図である。データ転送詳しくは宛先アドレスとデータ
からなるフレームのバッファ１への転送ばＦｉＦｏなど
を介することなくインターフェイス３から直ちに行なわ
れ、これと同時に宛先アドレスのチェックが行なわれ、
これはデータ転送が完了する前に終り、アドレスＯＫな
らそのま一データ転送が続けられるがアドレスエラーな
ら直ちにデータ転送は中止され、バッファはクリヤされ
、次のフレームの格納姿勢に入る。
ずにデータをバッファ１へ転送する。その代りに、１フ
レームを受信する毎にバッファ制御部４はそのときのカ
ウンタ６の値（バッファアドレス）をレジスタ７に退避
させる。アドレスチェック部５はアドレスエラーＥＲＲ
だけを制御部４へ送るので、各フレームの宛先アドレス
が自己宛てである限りレジスタ７の値はカウンタ６の値
によって更新される。しかし、アドレスエラーＥＲＲが
生じたら制御部４はデータ転送を中止すると共に、レジ
スタ７の値をカウンタ６に戻し、該当するバッファアド
レスのデータ（アドレスエラーＥＲＲを生じた自己宛て
でないデータフレーム）をクリアする。第３図はこの説
明図である。データ転送詳しくは宛先アドレスとデータ
からなるフレームのバッファ１への転送ばＦｉＦｏなど
を介することなくインターフェイス３から直ちに行なわ
れ、これと同時に宛先アドレスのチェックが行なわれ、
これはデータ転送が完了する前に終り、アドレスＯＫな
らそのま一データ転送が続けられるがアドレスエラーな
ら直ちにデータ転送は中止され、バッファはクリヤされ
、次のフレームの格納姿勢に入る。
こうして、結果的にはバッファ１の内容は第１図と同様
に自己宛てのデータだけになるが、第３図に示すように
アドレスチェックとデータ転送が同時に行われるので、
アドレスチェックによるデータ転送の遅延が生じない。
に自己宛てのデータだけになるが、第３図に示すように
アドレスチェックとデータ転送が同時に行われるので、
アドレスチェックによるデータ転送の遅延が生じない。
またアドレスエラ一時の対応が迅速に行えるので、次フ
レームの処理体勢に直ちに入れる利点がある。
レームの処理体勢に直ちに入れる利点がある。
発明の効果
以上述べたように本発明によれば、データに含まれる宛
先アドレスのチェックを該データのバッファへの取込み
と同時に行い、アドレスエラーの発見されたデータだけ
を該バッファ上でクリアするようにしたので、チャネル
等におけるデータ転送の高速化を図ることができる。
先アドレスのチェックを該データのバッファへの取込み
と同時に行い、アドレスエラーの発見されたデータだけ
を該バッファ上でクリアするようにしたので、チャネル
等におけるデータ転送の高速化を図ることができる。
第１図は従来のバッファ制御方式の一例を示すブロック
図、第２図は本発明の一実施例を示すブロック図、第３
図はその動作を示すタイムチャートである。 図中、１はバンファ、４はバッファ制御部、５はアドレ
スチェック部、６はバンファアドレスカウンタ、７はバ
ッファアドレス復元用レジスタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
図、第２図は本発明の一実施例を示すブロック図、第３
図はその動作を示すタイムチャートである。 図中、１はバンファ、４はバッファ制御部、５はアドレ
スチェック部、６はバンファアドレスカウンタ、７はバ
ッファアドレス復元用レジスタである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 転送データを取込むバッファと、該バッファのデータ格
納アドレスを指定するカウンタと、該バッファにデータ
を取込む毎にそのデータ格納アドレスをセーブするバッ
ファアドレス復元用レジスタと、該バッファ、カウンタ
およびレジスタを制御するバッファ制御部と、該バッフ
ァに取込まれるデータに含まれる宛先アドレスをチェッ
クするアドレスチェック部とを備え、該アドレスチェッ
ク部がアドレスエラーを検出したとき該バッファ制御部
は該レジスタにセーブされたバッファアドレスを該カウ
ンタに戻して該バッファの該当するデータを破棄し、常
時は該アドレスチェック部の判定結果を待たずに該バッ
フ１に連続してデータを取込むことを特徴とするバッフ
ァ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864783A JPS60559A (ja) | 1983-06-17 | 1983-06-17 | バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10864783A JPS60559A (ja) | 1983-06-17 | 1983-06-17 | バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60559A true JPS60559A (ja) | 1985-01-05 |
Family
ID=14490102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10864783A Pending JPS60559A (ja) | 1983-06-17 | 1983-06-17 | バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737522A (en) * | 1996-06-17 | 1998-04-07 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Serial input/output circuit with an automatic transfer function |
-
1983
- 1983-06-17 JP JP10864783A patent/JPS60559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737522A (en) * | 1996-06-17 | 1998-04-07 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Serial input/output circuit with an automatic transfer function |
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