JPS62286340A - 回線トレ−ス制御方式 - Google Patents
回線トレ−ス制御方式Info
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- JPS62286340A JPS62286340A JP61129746A JP12974686A JPS62286340A JP S62286340 A JPS62286340 A JP S62286340A JP 61129746 A JP61129746 A JP 61129746A JP 12974686 A JP12974686 A JP 12974686A JP S62286340 A JPS62286340 A JP S62286340A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Debugging And Monitoring (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
回線トレース制御方式であって、トレースしたデータフ
レームはその全てのデータをメモリに記録していたのに
対して、トレースしたデータフレームの内、アドレス指
定したデータフレームはその全データを記録し、他のデ
ータフレームはその一部のみを記録するように構成する
ことにより、効率的な回線トレースが可能となる。
レームはその全てのデータをメモリに記録していたのに
対して、トレースしたデータフレームの内、アドレス指
定したデータフレームはその全データを記録し、他のデ
ータフレームはその一部のみを記録するように構成する
ことにより、効率的な回線トレースが可能となる。
〔産業上の利用分野］
本発明は、回線上を遣り取りされるデータや制御コード
からなるデータフレームをトレースして記録する回線ト
レース制御方式に関する。
からなるデータフレームをトレースして記録する回線ト
レース制御方式に関する。
例えば、複数の入出力装置が接続されている所定データ
回線上で入出力装置相互間等で遣り取りされる全てのデ
ータフレームを、障害発生時の解析用データとして使用
するために、トレースしてメモリ上に記録する回線トレ
ース製画を設置する場合がある。
回線上で入出力装置相互間等で遣り取りされる全てのデ
ータフレームを、障害発生時の解析用データとして使用
するために、トレースしてメモリ上に記録する回線トレ
ース製画を設置する場合がある。
かかる場合の処理を効率的に行う制御方式の実用化が期
待されている。
待されている。
第４図は従来例を説明するブロック図、第５図は従来例
におけるデータフレーム記録状況を説明する図、第６図
は回線トレース装置接続状況を説明する図をそれぞれ示
す。
におけるデータフレーム記録状況を説明する図、第６図
は回線トレース装置接続状況を説明する図をそれぞれ示
す。
第６図はデータ回線ｆａｌ上に接続されている回線トレ
ース装置２を示す図であり、同一データ回線ｔａｌ上に
は複数の入出力装置１（０）〜１（ｎ）が接続され、こ
のデータ回線ｔａｌを通じてデータフレーム単位のデー
タ及び制御コードの遣り取りを行っているものとする。
ース装置２を示す図であり、同一データ回線ｔａｌ上に
は複数の入出力装置１（０）〜１（ｎ）が接続され、こ
のデータ回線ｔａｌを通じてデータフレーム単位のデー
タ及び制御コードの遣り取りを行っているものとする。
回線トレース装置２は、データ回線ｆａｌ上に遣り取り
されるデータフレームを全て記録する装置であり、その
構成は第４図に示す如く、 装置内部の処理動作の制御を行う処理部（以下ｃｐｕ
と称する）２１ と、 トレースしたデータフレームを全て記録するメインメモ
リ２２と、 データ回線（ａｌとのインタフェース手段であり、トレ
ースしたデータフレームをデータ回線（ａｌから取り込
む回線制御チャネル２３等から構成されている。
されるデータフレームを全て記録する装置であり、その
構成は第４図に示す如く、 装置内部の処理動作の制御を行う処理部（以下ｃｐｕ
と称する）２１ と、 トレースしたデータフレームを全て記録するメインメモ
リ２２と、 データ回線（ａｌとのインタフェース手段であり、トレ
ースしたデータフレームをデータ回線（ａｌから取り込
む回線制御チャネル２３等から構成されている。
又、回線制御チャネル２３は内部の処理動作の制′４１
■を行うサブＣＰＩＪ２４ と、データ回線（ａｌとの
インタフェースを制御する回線制御部２５と、 回線制御部２５を介して取り込んだデータフレームの処
理速度と、メインメモリ２２への処理速度の調整をする
ために一時的に取り込んだデータフレームを格納するロ
ーカルメモリ２６と、内部でのデータの遣り取りを行う
ための共通バス（以下Ｃ−Ｂｕｓと称する）（ｂ）へロ
ーカルメモリ２６に格納しているデータを送出する時の
制御を行うハス制御部２７と、 ローカルメモリ２６にデータフレームを取り込む場合及
びローカルメモリ２６からＣ−ＢＵＳ （ｂ）へ送出す
る場合の直接記憶アクセスモード（以下ＤＭＡと称する
）を制御するＤＭＡ制御部２８とを具備し構成されてい
る。
■を行うサブＣＰＩＪ２４ と、データ回線（ａｌとの
インタフェースを制御する回線制御部２５と、 回線制御部２５を介して取り込んだデータフレームの処
理速度と、メインメモリ２２への処理速度の調整をする
ために一時的に取り込んだデータフレームを格納するロ
ーカルメモリ２６と、内部でのデータの遣り取りを行う
ための共通バス（以下Ｃ−Ｂｕｓと称する）（ｂ）へロ
ーカルメモリ２６に格納しているデータを送出する時の
制御を行うハス制御部２７と、 ローカルメモリ２６にデータフレームを取り込む場合及
びローカルメモリ２６からＣ−ＢＵＳ （ｂ）へ送出す
る場合の直接記憶アクセスモード（以下ＤＭＡと称する
）を制御するＤＭＡ制御部２８とを具備し構成されてい
る。
データ回線ｆａｌ上で遣り取りされるデータフレームは
回線制御部２５を介して取り込まれ、ＤＭＡでローカル
メモリ２６上に格納される。
回線制御部２５を介して取り込まれ、ＤＭＡでローカル
メモリ２６上に格納される。
サブＣＰｔ１２４はローカルメモリ２６上に格納された
データフレームを所定状態に偏集して、ＤＭＡにてＣ−
Ｂ［ＪＳ （ｂ）を介してメインメモリ２２に転送し、
ＣＰＵ２１の指示に従い所定頭載に記録させる。
データフレームを所定状態に偏集して、ＤＭＡにてＣ−
Ｂ［ＪＳ （ｂ）を介してメインメモリ２２に転送し、
ＣＰＵ２１の指示に従い所定頭載に記録させる。
尚、遣り取りされるデータフレームは第５図に示すよう
己こ当該データフレームのアドレスを表示するアドレス
領域へ、データフレームをデータ回線（ａｌ上で遣り取
りする時の制御方式を指定する制御コード領域Ｃ及びデ
ータ領域ＤＡＴＡから構成されている。
己こ当該データフレームのアドレスを表示するアドレス
領域へ、データフレームをデータ回線（ａｌ上で遣り取
りする時の制御方式を指定する制御コード領域Ｃ及びデ
ータ領域ＤＡＴＡから構成されている。
上述の処理において、例えばデータ回線（ａ）上での処
理速度がメインメモリ２２への転送能力（Ｃ−ＢＵＳ
（ｂ）及びＤＭＡ制御部２８の処理能力）に比べ十分に
遅い時は、ローカルメモリ２６上にデータを留めること
なく上記の処理が行われる。
理速度がメインメモリ２２への転送能力（Ｃ−ＢＵＳ
（ｂ）及びＤＭＡ制御部２８の処理能力）に比べ十分に
遅い時は、ローカルメモリ２６上にデータを留めること
なく上記の処理が行われる。
しかし、データ回４９＋ａｌ上での処理速度がメインメ
モリ２２への転送能力に比べ速い場合は、ローカルメモ
リ２６への引き込み処理がローカルメモリ２６よりの転
送処理を上まわり、ローカルメモリ２６上にデータが留
まってしまい、ローカルメモリ２６のオーバフローが発
生することになる。
モリ２２への転送能力に比べ速い場合は、ローカルメモ
リ２６への引き込み処理がローカルメモリ２６よりの転
送処理を上まわり、ローカルメモリ２６上にデータが留
まってしまい、ローカルメモリ２６のオーバフローが発
生することになる。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す原理ブロック図は、回線トレース装置２０
の構成を示し、本発明における回線トレース装置２０の
原理ブロック図は、第４図で説明したＣＰＵ２１．メイ
ンメモリ２２及び下記に説明する回線制？ＩＩＩチャネ
ル３０とから構成されている。
の構成を示し、本発明における回線トレース装置２０の
原理ブロック図は、第４図で説明したＣＰＵ２１．メイ
ンメモリ２２及び下記に説明する回線制？ＩＩＩチャネ
ル３０とから構成されている。
更に、本発明の回線制御チャネル３０の原理ブロック図
は、 内部の処理動作の制御を行うサブＣＰＵ２４と、データ
回線（ａ）とのインタフェースを制御する回線制御部２
５と、 内部でのデータの遣り取りを行うためのＣ−Ｂ［ｌ５（
ｂｌヘデータバソファ／指定手段３１内に格納している
データを送出する時の制御を行うバス制御部２７と、′ データバッファ／指定手段３１内にデータフレームを取
り込む場合及びデータバッファ７指定手段３１内からＣ
−Ｂｕｓ （ｂ）＾、送出する場合のＤＭＡ転送を制御
するＤＭ八へ御部２８と、 データ回線（ａｌ上で遣り取りする全てのデータフレー
ムを一時的に格納する手段と、格納した全データフレー
ムの内、その全データをメインメモＵ２２に転送記録す
るデータフレームのアドレスを指定する手段とを具備す
るデータバッファ／指定手段３１とを具備し構成されて
いる。
は、 内部の処理動作の制御を行うサブＣＰＵ２４と、データ
回線（ａ）とのインタフェースを制御する回線制御部２
５と、 内部でのデータの遣り取りを行うためのＣ−Ｂ［ｌ５（
ｂｌヘデータバソファ／指定手段３１内に格納している
データを送出する時の制御を行うバス制御部２７と、′ データバッファ／指定手段３１内にデータフレームを取
り込む場合及びデータバッファ７指定手段３１内からＣ
−Ｂｕｓ （ｂ）＾、送出する場合のＤＭＡ転送を制御
するＤＭ八へ御部２８と、 データ回線（ａｌ上で遣り取りする全てのデータフレー
ムを一時的に格納する手段と、格納した全データフレー
ムの内、その全データをメインメモＵ２２に転送記録す
るデータフレームのアドレスを指定する手段とを具備す
るデータバッファ／指定手段３１とを具備し構成されて
いる。
（作用〕
データ回線上をトレースして入力するデータフレームの
内、データバッファ７指定手段にてアドレス指定したデ
ータフレームは、その全データをメインメモリ上に記録
し、他のデータフレームはその一部、例えばフレームア
ドレス領域、制御コード領域及びデータ領域のレングス
を示すデータを転送するように、データバッファ／指定
手段にてそのアドレスを指定することにより、メインメ
モリへのデータ転送が迅速に処理され、効率的な回線ト
レースが可能となる。
内、データバッファ７指定手段にてアドレス指定したデ
ータフレームは、その全データをメインメモリ上に記録
し、他のデータフレームはその一部、例えばフレームア
ドレス領域、制御コード領域及びデータ領域のレングス
を示すデータを転送するように、データバッファ／指定
手段にてそのアドレスを指定することにより、メインメ
モリへのデータ転送が迅速に処理され、効率的な回線ト
レースが可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における記録データ構成を説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
本発明の実施例における記録データ構成を説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
本実施例のデータバッファ／指定手段３１は、第４図で
説明したローカルメモリ２６と同一の機能を有するデー
タバッファ３２と、データバッファ３２に一時的に格納
した複数データフレームの内、その全データを転送する
データフレームをアドレスにて指定するアドレス設定部
３３とから構成されている。
説明したローカルメモリ２６と同一の機能を有するデー
タバッファ３２と、データバッファ３２に一時的に格納
した複数データフレームの内、その全データを転送する
データフレームをアドレスにて指定するアドレス設定部
３３とから構成されている。
尚、アドレス設定部３３に設定するアドレスは、例えば
ＣＰＵ２１がコマンドにより本実施例の回線制御チャネ
ル３０に与える等の方法で実施する。
ＣＰＵ２１がコマンドにより本実施例の回線制御チャネ
ル３０に与える等の方法で実施する。
データ回線（ａ）から回線制御チャネル３０に入力した
データフレームは全てデータバッファ３２に直接格納さ
れる。
データフレームは全てデータバッファ３２に直接格納さ
れる。
データバッファ３２に格納された複数データフレームの
内、アドレス設定部３３にそのアドレスが指定されてい
るデータフレームは、そのアドレス領域Ａ、制御コード
領域Ｃ及びデータ領域ＤＡＴＡの全てをメインメモリ２
２へ転送する。
内、アドレス設定部３３にそのアドレスが指定されてい
るデータフレームは、そのアドレス領域Ａ、制御コード
領域Ｃ及びデータ領域ＤＡＴＡの全てをメインメモリ２
２へ転送する。
一方、アドレス設定部３３にそのアドレスが指定されて
いないデータフレームは、そのアドレス領域Ａ１制御コ
ード領域Ｃ＆びデータ領域ＤＡＴＡのレングスを転送す
る。尚、これらによりメインメモ１Ｊ２２へ転送される
データ構成の一例を第３図に示す。
いないデータフレームは、そのアドレス領域Ａ１制御コ
ード領域Ｃ＆びデータ領域ＤＡＴＡのレングスを転送す
る。尚、これらによりメインメモ１Ｊ２２へ転送される
データ構成の一例を第３図に示す。
上述のような方式により、データバッファ３２からメイ
ンメモリ２２への転送を行うことにより、その転送時間
が短くなり、ローカルメモリであるデータバッファ３２
のオーバフローの防止が可能となる。
ンメモリ２２への転送を行うことにより、その転送時間
が短くなり、ローカルメモリであるデータバッファ３２
のオーバフローの防止が可能となる。
又、データ回線＋ａｌ上で遣り取りされたデータフレー
ムは、第３図に示すように全て記録され、しかも特に必
要なデータフレームに関してはその内容も残すことが可
能である。
ムは、第３図に示すように全て記録され、しかも特に必
要なデータフレームに関してはその内容も残すことが可
能である。
以上のような本発明によれば、回線トレース装置内メイ
ンメモリに記録するために取り込んだデータの内部転送
処理が迅速に処理され、効率的な回線トレースが出来る
と言う効果がある。
ンメモリに記録するために取り込んだデータの内部転送
処理が迅速に処理され、効率的な回線トレースが出来る
と言う効果がある。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における記録データ構成を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるデータフレーム記録状況を説明する図、 第６図は回線トレース装置接続状況を説明する図をそれ
ぞれ示す。 図において、 １（Ｏ）〜１（ｎ）は入出力装置、 ２．２０は回線トレース装置、 ２１はｃｐｕ 、 ２２はメインメモリ
、２３．３０は回線制御チャネル、 ２４はサブｃｐｕ、 ２５は回線制御部、。 ２６はローカルメモリ、 ２７はバス制御部、２８は
ＤＭＡ制御部、 木ｉｇｐｔｎａ、ヂ里？１之萌す５フロ・・ノフ２禾イ
【ａ月ｊＦｒ方己使ｊ を言え９パすラブ口・１２Ｄり
第２ 図 木ｚｇ相’大施食ｊにあｆプ５官乙４ナテ゛１タオ尚成
を官先９周りｍ第３ 四 第４ 図 ： ＣＡＴＡ ’。 彩ｔ４イ＞１１：あ１プ５テ′−９７し＝４官と４裳仏
ソ、２説ヨＨすう図１５ 図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における記録データ構成を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるデータフレーム記録状況を説明する図、 第６図は回線トレース装置接続状況を説明する図をそれ
ぞれ示す。 図において、 １（Ｏ）〜１（ｎ）は入出力装置、 ２．２０は回線トレース装置、 ２１はｃｐｕ 、 ２２はメインメモリ
、２３．３０は回線制御チャネル、 ２４はサブｃｐｕ、 ２５は回線制御部、。 ２６はローカルメモリ、 ２７はバス制御部、２８は
ＤＭＡ制御部、 木ｉｇｐｔｎａ、ヂ里？１之萌す５フロ・・ノフ２禾イ
【ａ月ｊＦｒ方己使ｊ を言え９パすラブ口・１２Ｄり
第２ 図 木ｚｇ相’大施食ｊにあｆプ５官乙４ナテ゛１タオ尚成
を官先９周りｍ第３ 四 第４ 図 ： ＣＡＴＡ ’。 彩ｔ４イ＞１１：あ１プ５テ′−９７し＝４官と４裳仏
ソ、２説ヨＨすう図１５ 図
Claims (1)
- 【特許請求の範囲】 データや制御コードからなるデータフレームを伝送する
回線（（ａ））上の全ての遣り取りをトレースし、メモ
リ（２２）に記録する回線トレース装置において、 該回線（（ａ））上で遣り取りする全てのデータフレー
ムを一時的に格納する手段と、格納した全データフレー
ムの内、その全データを前記メモリ（２２）に転送記録
する該データフレームのアドレスを指定する手段とを具
備するデータバッファ／指定手段（３１）を設け、 前記データバッファ／指定手段（３１）にてアドレスが
指定された該データフレームに関しては、当該フレーム
内全データを前記メモリ（２２）に転送記録し、それ以
外のデータフレームに関してはその一部のデータを前記
メモリ（２２）に転送記録することを特徴とする回線ト
レース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61129746A JPS62286340A (ja) | 1986-06-04 | 1986-06-04 | 回線トレ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61129746A JPS62286340A (ja) | 1986-06-04 | 1986-06-04 | 回線トレ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62286340A true JPS62286340A (ja) | 1987-12-12 |
Family
ID=15017177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61129746A Pending JPS62286340A (ja) | 1986-06-04 | 1986-06-04 | 回線トレ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62286340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171494A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 通信プロトコル制御部における障害解析情報の退避方式 |
| JP2006318172A (ja) * | 2005-05-12 | 2006-11-24 | Renesas Technology Corp | マイクロコンピュータ |
-
1986
- 1986-06-04 JP JP61129746A patent/JPS62286340A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171494A (ja) * | 1995-12-20 | 1997-06-30 | Nec Corp | 通信プロトコル制御部における障害解析情報の退避方式 |
| JP2006318172A (ja) * | 2005-05-12 | 2006-11-24 | Renesas Technology Corp | マイクロコンピュータ |
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