JPS62119639A - プログラム転送装置 - Google Patents
プログラム転送装置Info
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- JPS62119639A JPS62119639A JP60260388A JP26038885A JPS62119639A JP S62119639 A JPS62119639 A JP S62119639A JP 60260388 A JP60260388 A JP 60260388A JP 26038885 A JP26038885 A JP 26038885A JP S62119639 A JPS62119639 A JP S62119639A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばビデオ画像処理装置において処理内容
を変更する際に用いられるプログラム転送装置に関する
。
を変更する際に用いられるプログラム転送装置に関する
。
本発明はプログラム転送装置に関し、ホストコンピュー
タから供給されるプログラムには、それを構成するデー
タごとにアドレスが付されてなり、このアドレスに従っ
てメモリへの書込みを行うことにより、プログラムの部
分変更を容易に行うことができるようにするものである
。
タから供給されるプログラムには、それを構成するデー
タごとにアドレスが付されてなり、このアドレスに従っ
てメモリへの書込みを行うことにより、プログラムの部
分変更を容易に行うことができるようにするものである
。
本願出願人は先に、ビデオ画像処理に適用できるディジ
タル信号処理装置（特開昭５８−２１５８１３号公報参
照）を提案した。
タル信号処理装置（特開昭５８−２１５８１３号公報参
照）を提案した。
すなわち第３図はその装置の概略を説明するもので、図
において（２Ｉ）は入力端子、（２２）は入出力制御（
ＩＯＣ）系、（２３）は入力画像メモリ（ＶＩＭ）系、
（２４）は信号処理（Ｐ Ｉ Ｆ）系、（２５）はアド
レス生成（Ｐ Ｖ Ｐ）系、（２６）は出力画像メモリ
（ＶＩＭ）系、（２７）は主制御（Ｔ Ｃ）系、（２８
）は出力端子である。
において（２Ｉ）は入力端子、（２２）は入出力制御（
ＩＯＣ）系、（２３）は入力画像メモリ（ＶＩＭ）系、
（２４）は信号処理（Ｐ Ｉ Ｆ）系、（２５）はアド
レス生成（Ｐ Ｖ Ｐ）系、（２６）は出力画像メモリ
（ＶＩＭ）系、（２７）は主制御（Ｔ Ｃ）系、（２８
）は出力端子である。
この装置において、入力端子（２１）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号力ｑＯＣ系（２２）に供給され、Ａ
Ｄ変換等により所定のディジタルデータに変換されてＶ
ＩＭ系（２３）に書込まれる。
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号力ｑＯＣ系（２２）に供給され、Ａ
Ｄ変換等により所定のディジタルデータに変換されてＶ
ＩＭ系（２３）に書込まれる。
なおｒＯＣ系（２２）からディジタルデータ以外にもク
ロック、支配モード信号、アドレス、書込制御信号等の
外側からＶＩＭ系（２３）を制御する信号が供給されて
いる。
ロック、支配モード信号、アドレス、書込制御信号等の
外側からＶＩＭ系（２３）を制御する信号が供給されて
いる。
またコ（７）Ｖ Ｔ Ｍ系（２３） ニ、ＰＶＰ系（２
５）から処理を行うディジタルデータのアドレス、書込
制御、読出モード、データセレクト等の内側からＶＩＭ
系（２３）を制御する信号が供給され、このアドレスの
データがＰｉＰ系（２４）と相互に転送されて処理が行
われる。さらにＰＩＰ系（２４）で処理されたデータが
ＶＩＭ系（２６）に供給され１、ｊＤＶＩＭ系（２６）
ニＰ Ｖ Ｐ系（２５）からのアドレス等が供給され
る。これによって処理されたディジタルデータがＶＩＭ
系（２６）に書込まれる。
５）から処理を行うディジタルデータのアドレス、書込
制御、読出モード、データセレクト等の内側からＶＩＭ
系（２３）を制御する信号が供給され、このアドレスの
データがＰｉＰ系（２４）と相互に転送されて処理が行
われる。さらにＰＩＰ系（２４）で処理されたデータが
ＶＩＭ系（２６）に供給され１、ｊＤＶＩＭ系（２６）
ニＰ Ｖ Ｐ系（２５）からのアドレス等が供給され
る。これによって処理されたディジタルデータがＶＩＭ
系（２６）に書込まれる。
さらにこのＶＩＭ系（２６）にもＩＯＣ系（２２）から
のアドレス等が供給され、これによって読出されたディ
ジタルデータがＩＯＣ系（２２）に供給され、ＤＡ変換
等により所定のアナログのビデオ信号に変換されて出力
端子（２８）に取出される。
のアドレス等が供給され、これによって読出されたディ
ジタルデータがＩＯＣ系（２２）に供給され、ＤＡ変換
等により所定のアナログのビデオ信号に変換されて出力
端子（２８）に取出される。
なおＴＣ系（２７）からは、各基（２２）〜（２６）に
対してそれぞれモード、方式等の指定信号やクロック信
号等が供給される。
対してそれぞれモード、方式等の指定信号やクロック信
号等が供給される。
またＩＯＣ系（２２）からｐｖｐ系（２５）へ処理すべ
きフレームの開始信号が供給されると共に、ＰＶＰ系（
２５）からｒｏｃ系（２２）へ処理の終了信号が供給さ
れる。
きフレームの開始信号が供給されると共に、ＰＶＰ系（
２５）からｒｏｃ系（２２）へ処理の終了信号が供給さ
れる。
このようにして入力端子（２１）に供給されたビデオ信
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各基（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各基ごとのソフトウェアの負担が少なく、簡単な
プログラムで高速の処理を行うことができる。これによ
って例えばビデオ信号をリアルタイムで処理することも
可能になっている。
号がディジタル処理されて出力端子（２８）に取出され
るわけであるが、上述の装置によれば、処理に必要な機
能をそれぞれの系（２２）〜（２６）に分担し、各基（
２２）〜（２６）ごとに独立に制御回路を設けてそれぞ
れ独立のマイクロプログラムで制御を行うことができる
ので、各基ごとのソフトウェアの負担が少なく、簡単な
プログラムで高速の処理を行うことができる。これによ
って例えばビデオ信号をリアルタイムで処理することも
可能になっている。
さらに上述の装置において、処理の内容はＰＩＰ系（２
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
４）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
すなわち第４図はＰＩＰ系（２４）の具体的な構成を示
し、このＰＩＰ系（２４）は実際には多数（例えば６０
個）の処理プロセッサ部が並列に設けられて形成される
が、図ではその内の２個のみが示されている。この図に
おいて、ＶＩＭ系（２３）または（２６）からのディジ
タルデータは各プロセッサ部（３０ａ ） （３０ｂ
） ・・・ごとに設けられた入力レジスタ（ＦＲＡ
） （３１ａ）（３１ｂ） ・・・に供給されると
共に、これらのレジスタはＰｖＰ系（２５）によってＶ
ＩＭ系（２３） （２６）の続出アドレスに合わせて
制御され、各プロセッサ部ごとに必要な所定看のデータ
が記憶される。
し、このＰＩＰ系（２４）は実際には多数（例えば６０
個）の処理プロセッサ部が並列に設けられて形成される
が、図ではその内の２個のみが示されている。この図に
おいて、ＶＩＭ系（２３）または（２６）からのディジ
タルデータは各プロセッサ部（３０ａ ） （３０ｂ
） ・・・ごとに設けられた入力レジスタ（ＦＲＡ
） （３１ａ）（３１ｂ） ・・・に供給されると
共に、これらのレジスタはＰｖＰ系（２５）によってＶ
ＩＭ系（２３） （２６）の続出アドレスに合わせて
制御され、各プロセッサ部ごとに必要な所定看のデータ
が記憶される。
これらのレジスタ（３１ａ ） （３１ｂ ） ・
・・に書込まれたデータがそれぞれ演算部（３２ａ ）
（３３ａ ） 。
・・に書込まれたデータがそれぞれ演算部（３２ａ ）
（３３ａ ） 。
（３２ｂ） （３３ｂ） ・・・に供給される。そ
してこれらの演算部にはそれぞれ加減算器、乗算器及び
係数メモリ、データメモリ共が設けられ、制御部（３４
ａ ） （３４ｂ ） ・・・からの制御信号に従
って線形及び非線形のデータ変換演算を行う。さらにこ
の演算結果は演算部（３３ａ ） （３３ｂ ）
・・・に得られ、この演算部（３３ａ ） （３３ｂ
） ・・・がｐｖｐ系（２５）ニよっ７ＶＩＭ系（
２３） （２６） ノ書込アドレスに合わせて制御さ
れ、演算結果がＶＩＭ系（２３） （２６）の所望部
に書込まれる。
してこれらの演算部にはそれぞれ加減算器、乗算器及び
係数メモリ、データメモリ共が設けられ、制御部（３４
ａ ） （３４ｂ ） ・・・からの制御信号に従
って線形及び非線形のデータ変換演算を行う。さらにこ
の演算結果は演算部（３３ａ ） （３３ｂ ）
・・・に得られ、この演算部（３３ａ ） （３３ｂ
） ・・・がｐｖｐ系（２５）ニよっ７ＶＩＭ系（
２３） （２６） ノ書込アドレスに合わせて制御さ
れ、演算結果がＶＩＭ系（２３） （２６）の所望部
に書込まれる。
そしてこの場合に、制御部（３４ａ ） （３４ｂ
） ・・・からの制御信号はマイクロプログラムメモ
リ（ＭＰＭ） （３５ａ） （３５ｂ） ・・・
に書込まれたマイクロプログラムに従って形成される。
） ・・・からの制御信号はマイクロプログラムメモ
リ（ＭＰＭ） （３５ａ） （３５ｂ） ・・・
に書込まれたマイクロプログラムに従って形成される。
そこでこのＭＰＭ（３５ａ）（３５ｂ）・・・をいわゆ
るＲＡＭ構成とし、このＭＰＭ （３５ａ ） （３
５ｂ ） ・・・に変更部（３６ａ ） （３６ｂ
） ・・・を通して外部からのマイクロプログラム
を書込むことにより、マイクロプログラムを書替で処理
の内容を変更することができる。
るＲＡＭ構成とし、このＭＰＭ （３５ａ ） （３
５ｂ ） ・・・に変更部（３６ａ ） （３６ｂ
） ・・・を通して外部からのマイクロプログラム
を書込むことにより、マイクロプログラムを書替で処理
の内容を変更することができる。
ところで、上述のマイクロプログラムは例えば既存のホ
ストコンビエータ（ＩＣ）等で形成されて処理装置に転
送される。
ストコンビエータ（ＩＣ）等で形成されて処理装置に転
送される。
その場合に、上述の例えばＩＣから各ＭＰＭ（３５ａ
＞ （３５ｂ ） ・・・への転送速度は、その回
線の能力によって制限され、例えば５００にバイト／秒
程度で低速である。このため全てのＭＰＭを書替えるに
は極めて多くの時間がかかり、またこの間はＰＩＰ系（
２４）等での処理が行えないために多くの不都合を生じ
ていた。
＞ （３５ｂ ） ・・・への転送速度は、その回
線の能力によって制限され、例えば５００にバイト／秒
程度で低速である。このため全てのＭＰＭを書替えるに
は極めて多くの時間がかかり、またこの間はＰＩＰ系（
２４）等での処理が行えないために多くの不都合を生じ
ていた。
そこで本願出願人は先にＩＩ ＣとＭＰＭとの間にメモ
リを介在させ、ＩＩ Ｃからのプログラムを一部このメ
モリに書込、このメモリから各ＭＰＭまでは専用の回線
を設けることによって、このメモリを高速、例えば８Ｍ
バイト／秒程度で読出して、各ＭＰＭへのプログラムの
転送時間を短縮することを提案した。
リを介在させ、ＩＩ Ｃからのプログラムを一部このメ
モリに書込、このメモリから各ＭＰＭまでは専用の回線
を設けることによって、このメモリを高速、例えば８Ｍ
バイト／秒程度で読出して、各ＭＰＭへのプログラムの
転送時間を短縮することを提案した。
しかしながらこの場合にも、ＨＣからメモリへの転送時
間は従来と同じであり、この間ＨＣや回線を占有するこ
とになるので、ＨＣや回線の使用効率が低下してしまう
おそれがあった。
間は従来と同じであり、この間ＨＣや回線を占有するこ
とになるので、ＨＣや回線の使用効率が低下してしまう
おそれがあった。
−Ｌ述した従来の技術では、ホストコンピュータからメ
モリへのプログラムの転送に極めて多くの時間が必要と
なり、ホストコンピュータの使用効率が低下してしまう
などの問題点があった。
モリへのプログラムの転送に極めて多くの時間が必要と
なり、ホストコンピュータの使用効率が低下してしまう
などの問題点があった。
本発明は、それぞれがマイクロプログラムによって駆動
される多数のプロセッサからなると共に、上記マイクロ
プログラムがＲＡＭに設けられるようにしたシステムに
対して、ホストコンピュータ（１０）からの上記マイク
ロプログラムを上記ＲＡＭ（Ｐ Ｉ Ｐ系（２４） ）
に転送する装置において、−に記マイクロプログラムの
書込まれるメモリ（４）を設け、上記ホストコンピュー
タから供給される−に記マイクロプログラムには、それ
を構成するデータ（ＰＤ）ごとにアドレス（Ａ）が付さ
れてなり、供給された上記マイクロブ「１グラム中の上
記データと上記アドレスとを分ＭＩ（レジスタ（Ｉｃ）
（ｌｄ） ）し、この分離された上記アドレスに従
ってに記データを上記メモリに書込むと共に、必要に応
じて上記メモリを読出して一ト記データを上記ＲＡＭに
転送できるようにしたプログラム転送装置である。
される多数のプロセッサからなると共に、上記マイクロ
プログラムがＲＡＭに設けられるようにしたシステムに
対して、ホストコンピュータ（１０）からの上記マイク
ロプログラムを上記ＲＡＭ（Ｐ Ｉ Ｐ系（２４） ）
に転送する装置において、−に記マイクロプログラムの
書込まれるメモリ（４）を設け、上記ホストコンピュー
タから供給される−に記マイクロプログラムには、それ
を構成するデータ（ＰＤ）ごとにアドレス（Ａ）が付さ
れてなり、供給された上記マイクロブ「１グラム中の上
記データと上記アドレスとを分ＭＩ（レジスタ（Ｉｃ）
（ｌｄ） ）し、この分離された上記アドレスに従
ってに記データを上記メモリに書込むと共に、必要に応
じて上記メモリを読出して一ト記データを上記ＲＡＭに
転送できるようにしたプログラム転送装置である。
これによれば、ホストコンピュータから転送されるマイ
クロプログラムを構成するデータにはアドレスが付され
、このアドレスに従ってメモリへの書込を行うので、一
旦メモリに書込まれたプロダラムの任意のアドレスを指
定して書換えることができ、長いプログラムの一部のみ
を書換える場合などにもその部分のみを転送すればよい
ので、書換を極めて短時間で行うことができる。
クロプログラムを構成するデータにはアドレスが付され
、このアドレスに従ってメモリへの書込を行うので、一
旦メモリに書込まれたプロダラムの任意のアドレスを指
定して書換えることができ、長いプログラムの一部のみ
を書換える場合などにもその部分のみを転送すればよい
ので、書換を極めて短時間で行うことができる。
第１図において、ホストコンピュータ（ＨＣ）（１０）
からの例えば１６ビツト構成で転送されてくるデータが
それぞれ１６ビツト構成のレジスタ（ｌａ）（Ｉｂ）
（ｌｃ） （ｌｄ）に供給される。またＨＣＱＯＩ
からの制御信号が制御部（２）に供給され、形成された
書込信号がレジスタ（１ａ）〜（ｌｄ）に供給される。
からの例えば１６ビツト構成で転送されてくるデータが
それぞれ１６ビツト構成のレジスタ（ｌａ）（Ｉｂ）
（ｌｃ） （ｌｄ）に供給される。またＨＣＱＯＩ
からの制御信号が制御部（２）に供給され、形成された
書込信号がレジスタ（１ａ）〜（ｌｄ）に供給される。
ここでＨＣＱ＠からのデータは、例えば第２図のタイム
チャートのＡに示すように、ＨＣＱ負からの転送開始を
示す制御信号（スタート信号；同図Ｂ）に同期したタイ
ミングでデータ種別情報（ＩＤ）が転送され、その後所
定のクロック（同図Ｃ）ごとにデータ（Ｄ）が転送され
る。そこで制御部（２）からは、例えば上述のスタート
信号のタイミングでレジスタ（１ａ）に書込信号が出力
されることで上述の種別情報（ＩＤ）がレジスタ（１ａ
）に書込まれ、この情報が制御部（２）で判別され、そ
の後りロックのタイミングでレジスタ（１ｂ）に書込信
号が出力されることで、データ（Ｄ）が順次レジスタ（
１ｂ）に書込まれる。このデータ（Ｄ）がレジスタ（Ｉ
ｓ）を通じてＩＯＣ系（２２）等に供給される。このデ
ータ（Ｄ）には例えば処理方式（ＮＴＳＣ。
チャートのＡに示すように、ＨＣＱ負からの転送開始を
示す制御信号（スタート信号；同図Ｂ）に同期したタイ
ミングでデータ種別情報（ＩＤ）が転送され、その後所
定のクロック（同図Ｃ）ごとにデータ（Ｄ）が転送され
る。そこで制御部（２）からは、例えば上述のスタート
信号のタイミングでレジスタ（１ａ）に書込信号が出力
されることで上述の種別情報（ＩＤ）がレジスタ（１ａ
）に書込まれ、この情報が制御部（２）で判別され、そ
の後りロックのタイミングでレジスタ（１ｂ）に書込信
号が出力されることで、データ（Ｄ）が順次レジスタ（
１ｂ）に書込まれる。このデータ（Ｄ）がレジスタ（Ｉ
ｓ）を通じてＩＯＣ系（２２）等に供給される。このデ
ータ（Ｄ）には例えば処理方式（ＮＴＳＣ。
ＲＧＢ等）やモード（リアルタイム、処理待、静止画等
）の設定情報が設けられる。
）の設定情報が設けられる。
そしてさらに上述のマイクロプログラムの書替を行う場
合には、ＨＣＯＩからは上述のタイムチャートのＤに示
すように種別情報（Ｉｒｌ）の後に、続いて転送される
プログラムの長さを示す情報（Ｌ）が転送され、さらに
後述するメモ１月４）のア、ドレス（Ａ）とプログラム
を構成するデータ（Ｐ Ｄ）が交互に転送される。そこ
で制御部＋２１からは、同図Ｅに示すようにスタート信
号のタイミングでレジスタ（１ａ）に書込まれた種別情
報（ＩＤ）でプログラムが示されていたときに次のクロ
ックのタイミングで再度レジスタ（１ａ）に書込信号が
出力され、レジスタ（１ａ）に長さの情報（Ｌ）が書込
まれる。さらにその後同図Ｆ、Ｇに示すようにり０ツク
ごとに交互に書込信号がレジスタ（ＩＣ）（１ｄ）に出
力され、これによってレジスタ（ＩＣ）にアドレス（Ａ
）、レジスタ（１ｄ）にプログラムデータ（ＰＤ）が分
離して書込まれる。
合には、ＨＣＯＩからは上述のタイムチャートのＤに示
すように種別情報（Ｉｒｌ）の後に、続いて転送される
プログラムの長さを示す情報（Ｌ）が転送され、さらに
後述するメモ１月４）のア、ドレス（Ａ）とプログラム
を構成するデータ（Ｐ Ｄ）が交互に転送される。そこ
で制御部＋２１からは、同図Ｅに示すようにスタート信
号のタイミングでレジスタ（１ａ）に書込まれた種別情
報（ＩＤ）でプログラムが示されていたときに次のクロ
ックのタイミングで再度レジスタ（１ａ）に書込信号が
出力され、レジスタ（１ａ）に長さの情報（Ｌ）が書込
まれる。さらにその後同図Ｆ、Ｇに示すようにり０ツク
ごとに交互に書込信号がレジスタ（ＩＣ）（１ｄ）に出
力され、これによってレジスタ（ＩＣ）にアドレス（Ａ
）、レジスタ（１ｄ）にプログラムデータ（ＰＤ）が分
離して書込まれる。
このレジスタ（１ｃ）からのアドレス（Ａ）がマルチプ
レクサ（ＭＵＸ）＋３１を通じてメモリ（４）に供給さ
れ、レジスタ（１ｄ）からのプログラムデータ（ＰＤ）
がそのアドレスに書込まれる。なお制御部（２）から書
込制御信号がメモリ（４）に供給される。
レクサ（ＭＵＸ）＋３１を通じてメモリ（４）に供給さ
れ、レジスタ（１ｄ）からのプログラムデータ（ＰＤ）
がそのアドレスに書込まれる。なお制御部（２）から書
込制御信号がメモリ（４）に供給される。
また、書込は長さ情報（Ｌ）で指定された分だけ行われ
る。
る。
さらに書込が終了すると、制御部（２）からの信号によ
りＭ Ｕ Ｘ （３１が切換られる。また第２の制御部
（５）からの信号がメモリアドレス生成回路（６）及び
ＭＰＭアドレス生成回路（７）に供給される。そして回
路（６）からはメモ１月４）を順次読出すアドレスが生
成されると共に、回路（７）からは読出されたマイクロ
プログラムを所定のＭＰＭに書込むためのチップ選択信
号及びＭＰＭ内に順次書込むためのアドレスが生成され
る。
りＭ Ｕ Ｘ （３１が切換られる。また第２の制御部
（５）からの信号がメモリアドレス生成回路（６）及び
ＭＰＭアドレス生成回路（７）に供給される。そして回
路（６）からはメモ１月４）を順次読出すアドレスが生
成されると共に、回路（７）からは読出されたマイクロ
プログラムを所定のＭＰＭに書込むためのチップ選択信
号及びＭＰＭ内に順次書込むためのアドレスが生成され
る。
これによってメモリ（４）から読出されたマイクロプロ
グラムがマルチプレクサ（ＭＵＸ）＋８）を通じＴＰＩ
Ｐ系（２４）及びｐｖｐ系（２５）等に供給されると共
に、回路（７）からのアドレス等がＰＩＰ系（２４）等
に供給される。
グラムがマルチプレクサ（ＭＵＸ）＋８）を通じＴＰＩ
Ｐ系（２４）及びｐｖｐ系（２５）等に供給されると共
に、回路（７）からのアドレス等がＰＩＰ系（２４）等
に供給される。
さらに（９１Ｐ Ｉ Ｐ系（２４）等のプロセッサの診
断を行うプログラムの書込まれたＲＯＭである。
断を行うプログラムの書込まれたＲＯＭである。
ここで診断用のプログラムとしては、プロセッサの全機
能を利用した演算を行い、その結果をあらかじめ算定さ
れた正答と比較するなどの方法がとられ、さらにプログ
ラムを工夫することによってプロセッサに内蔵される各
レジスタごとに正誤を検出することもできる。このＲＯ
Ｍ １９１にメモリアドレス生成回路（６）からのアド
レスが供給され、このＲＯＭ （９１からのプログラム
がＭ Ｕ Ｘ （８１に供給されると共に、制御部（２
）からの制御信号がＭ Ｕ Ｘ （８１に供給されてＲ
ＯＭ ＋９１からのプログラムがＰＩＰ系（２４）等に
供給される。さらに回路（７）からのアドレス等がＰＩ
Ｐ系（２４）等に供給される。これによって、処理結果
に不正を発見したときなどに外部からの指令信号を制御
部（２）に供給することにより、ＲＯＭ （９１に書込
まれた診断用のプログラムがＰＩＰ系（２４）等に供給
され、ＰＩＰ系（２４）等のプロセッサ等の診断を行う
ことができる。
能を利用した演算を行い、その結果をあらかじめ算定さ
れた正答と比較するなどの方法がとられ、さらにプログ
ラムを工夫することによってプロセッサに内蔵される各
レジスタごとに正誤を検出することもできる。このＲＯ
Ｍ １９１にメモリアドレス生成回路（６）からのアド
レスが供給され、このＲＯＭ （９１からのプログラム
がＭ Ｕ Ｘ （８１に供給されると共に、制御部（２
）からの制御信号がＭ Ｕ Ｘ （８１に供給されてＲ
ＯＭ ＋９１からのプログラムがＰＩＰ系（２４）等に
供給される。さらに回路（７）からのアドレス等がＰＩ
Ｐ系（２４）等に供給される。これによって、処理結果
に不正を発見したときなどに外部からの指令信号を制御
部（２）に供給することにより、ＲＯＭ （９１に書込
まれた診断用のプログラムがＰＩＰ系（２４）等に供給
され、ＰＩＰ系（２４）等のプロセッサ等の診断を行う
ことができる。
このようにしてＰＩＰ系（２４）等のマイクロプログラ
ムの書替及びプロセッサの動作の診断等を行うことがで
きる。この場合にメモ１月４）とＰＩＰ系（２４）等と
の間を専用の回線で結ぶことができるので、例えば転送
レートを８Ｍバイト／秒程度の高速にして、従来の１６
倍の速さで転送を行うことができる。
ムの書替及びプロセッサの動作の診断等を行うことがで
きる。この場合にメモ１月４）とＰＩＰ系（２４）等と
の間を専用の回線で結ぶことができるので、例えば転送
レートを８Ｍバイト／秒程度の高速にして、従来の１６
倍の速さで転送を行うことができる。
そしてさらに上述の装置において、ＨＣＱＩから転送さ
れるプログラムデータ（ＰＤ）とアドレス（Ａ）とを分
離してこのアドレスに従ってメモリ（４）への書込を行
うようにしているので、全体のプログラムを保存したま
までその一部を変更することができる。すなわち例えば
フィルタリング処理では、演算処理のプログラムは不変
で、その内の係数データのみを変更することで新なフィ
ルタリングを行うことができる。その場合に上述の装置
では、フィルタリング処理の全体の演算プログラムを転
送した後に、必要に応じて係数データのみを書替えて、
多種の処理を行うことができる。
れるプログラムデータ（ＰＤ）とアドレス（Ａ）とを分
離してこのアドレスに従ってメモリ（４）への書込を行
うようにしているので、全体のプログラムを保存したま
までその一部を変更することができる。すなわち例えば
フィルタリング処理では、演算処理のプログラムは不変
で、その内の係数データのみを変更することで新なフィ
ルタリングを行うことができる。その場合に上述の装置
では、フィルタリング処理の全体の演算プログラムを転
送した後に、必要に応じて係数データのみを書替えて、
多種の処理を行うことができる。
なお」二連の装置で、最初のプログラムの転送には従来
の２倍の時間がかかることになるが、例えばフィルタリ
ング処理で係数データ等の変更されるデータは全体の１
％以下であり、例えば５回変更した場合を考えると、全
体を１として、本願では、 １×２１０．０１×２ Ｘ ５ ＝ ２．１となり、従
来の ｌＸ５＝５．０ に比べて半分以下となる。
の２倍の時間がかかることになるが、例えばフィルタリ
ング処理で係数データ等の変更されるデータは全体の１
％以下であり、例えば５回変更した場合を考えると、全
体を１として、本願では、 １×２１０．０１×２ Ｘ ５ ＝ ２．１となり、従
来の ｌＸ５＝５．０ に比べて半分以下となる。
さらに上述の装置によれば、装置内に書込アドレス生成
用の回路を設ける必要もな（なる。
用の回路を設ける必要もな（なる。
本発明によれば、ホストコンピュータから転送されるマ
イクロプログラムを構成するデータにはアドレスが付さ
れ、このアドレスに従ってメモリへの書込を行うので、
一旦メモリに書込まれたプログラムの任意のアドレスを
指定して書換えることができ、長いプログラムの一部の
みを書換える場合などにもその部分のみを転送すればよ
いので、書換を極めて短時間で行うことができるように
なった。
イクロプログラムを構成するデータにはアドレスが付さ
れ、このアドレスに従ってメモリへの書込を行うので、
一旦メモリに書込まれたプログラムの任意のアドレスを
指定して書換えることができ、長いプログラムの一部の
みを書換える場合などにもその部分のみを転送すればよ
いので、書換を極めて短時間で行うことができるように
なった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は従来の技術の説明のための図
である。 （ｌａ） 〜（ｌｅ）はレジスタ、（２）は制御部、（
３）ｌ（８）はマルチプレクサ、（４）はメモリ、（５
）は第２の制御部、（６）はメモリアドレス生成回路、
（７）はＭＰＭアドレス生成回路、（９）はＲＯＭ、Ｏ
Ｉはホストコンピュータである。 特開昭６２−１１９Ｇ３９ （６） 第３図 Ｃ 剃徨Ｐ 貴見 ７゛５ 膚１３６゜ か５ Ｆ Ｒ３２ｔｘ ｓｓ。 貫１ ゛ 処理プロ仁、す部（３０α） ３ａ 制御 ｄ タイ４チヤート 第２図 １叩蟇弱；１１
めの図、第３図、第４図は従来の技術の説明のための図
である。 （ｌａ） 〜（ｌｅ）はレジスタ、（２）は制御部、（
３）ｌ（８）はマルチプレクサ、（４）はメモリ、（５
）は第２の制御部、（６）はメモリアドレス生成回路、
（７）はＭＰＭアドレス生成回路、（９）はＲＯＭ、Ｏ
Ｉはホストコンピュータである。 特開昭６２−１１９Ｇ３９ （６） 第３図 Ｃ 剃徨Ｐ 貴見 ７゛５ 膚１３６゜ か５ Ｆ Ｒ３２ｔｘ ｓｓ。 貫１ ゛ 処理プロ仁、す部（３０α） ３ａ 制御 ｄ タイ４チヤート 第２図 １叩蟇弱；１１
Claims (1)
- 【特許請求の範囲】 それぞれがマイクロプログラムによって駆動される多数
のプロセッサからなると共に、上記マイクロプログラム
がＲＡＭに設けられるようにしたシステムに対して、ホ
ストコンピュータからの上記マイクロプログラムを上記
ＲＡＭに転送する装置において、 上記マイクロプログラムの書込まれるメモリを設け、 上記ホストコンピュータから供給される上記マイクロプ
ログラムには、それを構成するデータごとにアドレスが
付されてなり、 供給された上記マイクロプログラム中の上記データと上
記アドレスとを分離し、 この分離された上記アドレスに従って上記データを上記
メモリに書込むと共に、 必要に応じて上記メモリを読出して上記データを上記Ｒ
ＡＭに転送できるようにしたプログラム転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260388A JP2557042B2 (ja) | 1985-11-20 | 1985-11-20 | プログラム転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260388A JP2557042B2 (ja) | 1985-11-20 | 1985-11-20 | プログラム転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119639A true JPS62119639A (ja) | 1987-05-30 |
| JP2557042B2 JP2557042B2 (ja) | 1996-11-27 |
Family
ID=17347222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260388A Expired - Lifetime JP2557042B2 (ja) | 1985-11-20 | 1985-11-20 | プログラム転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557042B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006069536A (ja) * | 2004-08-31 | 2006-03-16 | Campagnolo Spa | 自転車用スポーク付き車輪のリム、車輪および製造方法 |
| US9079454B2 (en) | 2008-03-14 | 2015-07-14 | Campagnolo S.R.L. | Rim made from composite material for a tubeless bicycle bicycle wheel and tubeless bicycle wheel comprising such a rim |
| US9688097B2 (en) | 2003-08-11 | 2017-06-27 | Campagnolo S.R.L. | Method for producing composite bicycle rim |
| US9757979B2 (en) | 2007-11-26 | 2017-09-12 | Campagnolo S.R.L. | Rim for a bicycle wheel and bicycle wheel comprising such a rim |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797132A (en) * | 1980-12-10 | 1982-06-16 | Fujitsu Ltd | Initial program loading system |
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
-
1985
- 1985-11-20 JP JP60260388A patent/JP2557042B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797132A (en) * | 1980-12-10 | 1982-06-16 | Fujitsu Ltd | Initial program loading system |
| JPS58213350A (ja) * | 1982-06-04 | 1983-12-12 | Fujitsu Ltd | マイクロプログラムのロ−デイング方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9688097B2 (en) | 2003-08-11 | 2017-06-27 | Campagnolo S.R.L. | Method for producing composite bicycle rim |
| JP2006069536A (ja) * | 2004-08-31 | 2006-03-16 | Campagnolo Spa | 自転車用スポーク付き車輪のリム、車輪および製造方法 |
| US8007052B2 (en) | 2004-08-31 | 2011-08-30 | Campagnolo, S.R.L. | Rim for a spoked bicycle wheel, wheel and manufacturing method |
| US9757979B2 (en) | 2007-11-26 | 2017-09-12 | Campagnolo S.R.L. | Rim for a bicycle wheel and bicycle wheel comprising such a rim |
| US9079454B2 (en) | 2008-03-14 | 2015-07-14 | Campagnolo S.R.L. | Rim made from composite material for a tubeless bicycle bicycle wheel and tubeless bicycle wheel comprising such a rim |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557042B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |