JPH0766371B2

JPH0766371B2 - デ−タ処理装置

Info

Publication number: JPH0766371B2
Application number: JP61118291A
Authority: JP
Inventors: 良平加藤; 淳長谷部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-05-22
Filing date: 1986-05-22
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS62274363A

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ作用Ｇ実施例 G₁演算用プロセッサの概要の説明（第１図） G₂主演算部の説明（第２図） G₃制御部及び補助演算部の説明（第３図）Ｈ発明の効果Ａ産業上の利用分野この発明はプログラムに従って例えばデジタル画像デー
タ等のデータ処理を行なう装置に関する。

Ｂ発明の概要この発明はデータ演算用プロセッサに設けられるところ
の、演算に必要な情報を貯えておくメモリのアドレス等
を補助演算部により求めることによりデータ処理の実行
速度を高めることができるようにしたものである。

Ｃ従来の技術データ処理装置の一例として、ビデオ画像処理システム
が種々提案されている（例えば電子通信学会論文誌85/4
Vol.J68−Ｄ No.4、あるいは特開昭58−215813号公報
参照）。

第４図は先に提案されたビデオ画像処理装置の全体の概
要の一実施例を示すもので（例えば特願昭60−259540号
参照）、この例はデータ処理の高速化を実現した例であ
る。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下PIPと称す）（30A）とア
ドレスの管理等のデータの流れの管理と処理のタイミン
グ合わせを司るプロセッサ系（以下PVPと称す）（30B）
とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
58−215813号公報参照）。したがって、この例の場合に
はビデオデータ処理をリアルタイムで行うことが可能に
なるほどの高速処理ができる。

また、同図において（10）は入出力部（以下IOCと称
す）、（20）はメモリ部（以下VIMと称す）で、これは
入力画像メモリ（VIMIN）（20A）と出力画像メモリ（VI
MOUT）（20B）とからなる。

（40）は処理の実行，停止、プログラム交換をコントロ
ールする全体のコントローラとしてのプロセッサ（以下
TCと称す）である。

TC（40）から各プロセッサに供給するプログラムはホス
トコンピュータから供給しておく。TC（40）ではそのプ
ログラムを例えばRAMにストアしておく。

IOC（10）は前述と同様にビデオカメラやVTRからのビデ
オ信号をA/D変換し、入力画像メモリ（20A）に画像イメ
ージで書き込み、また、処理後の画像を出力画像メモリ
（20B）から読み出し、D/A変換し、モニタ等に出力す
る。

この場合、このIOC（10）に入出力可能な信号はNTSC方
式あるいはR,G,B方式のビデオ信号であり、その方式の
指定はTC（40）によりなされる。また、１画素は例えば
８ビットのデータとされる。

VIM（20）は複数枚のフレームメモリ、例えば12枚の765
×512バイトのフレームメモリから構成されている。こ
の例の場合、これら12枚のフレームメモリの使われ方は
固定的ではなく、処理目的に応じ、あるいは処理対象画
像に応じ、入力画像メモリ（20A）と出力画像メモリ（2
0B）とに自由に割り当てることができるようにされてい
る。また、メモリは２枚１組にして使用され、一方が書
き込み状態のとき、他方より読み出しができるようにさ
れて、IOC（10）によるVIM（20）の外部からの処理と、
PIP（30A）及びPVP（30B）によるVIM（20）の内部での
処理が並行して行えるようにされている。

この場合において、このVIM（20）の複数枚のフレーム
メモリが、IOC（10）の支配下におかれるか、PVP（30
B）の支配下におかれるかの支配モード信号はIOC（10）
より発生し、VIM（20）に供給されている。

PIP（30A）とPVP（30B）は基本的には同じアーキテクチ
ャで、制御部、演算部、メモリ部、入出力ポートからな
る独立のプロセッサで、それぞれ複数の単位プロセッサ
からなるマルチプロセッサ構成とされ、主として並列処
理方式により処理の高速化が図られている。

PIP（30A）は例えば60枚のPIPプロセッサと数枚のサブ
のプロセッサを有し、VIM（20）よりの画像データを加
工又はこのPIP内部で画像データを生成する。

PVP（30B）は例えば30枚ほどのプロセッサを有し、VIM
（20）よりの画像データのPIP（30A）への割り当てや回
収などVIM（20）より内側の画像データの流れをコント
ロールする。

すなわち、PVP（30B）ではVIM（20）へのアドレスデー
タ及びコントロール信号を生成し、これらをVIM（20）
に供給するとともに、PIP（30A）の入出力コントロール
信号や他のコントロール信号を生成し、これらをPIP（3
0A）に供給する。

この画像データ処理としては常に入力画像メモリ（20
A）の１枚のフレームよりのデータのみを処理して出力
画像メモリ（20B）にその処理後のデータを書き込む場
合のみのではなく、複数枚のフレームメモリよりの複数
フレームにまたがるデータを用いて処理を行うこともあ
る。

そして、PIP（30A）及びPVP（30B）での演算桁数は16ビ
ットが標準で画像データ処理の演算処理は１フレームの
画像データは１フレーム以内の処理すなわちリアルタイ
ム処理ができるような処理速度が可能とされる。もっと
も、１フレーム以上の処理時間を必要とする処理もあ
る。

この場合、PIP（30A）及びPVP（30B）による画像データ
処理はフレームに同期して行われる。このため、PVP（3
0B）にはIOC（10）よりフレームに同期した処理開始タ
イミング信号PSが供給される。この信号PSは通常ハイレ
ベルで、処理開始タイミングになるとローレベルとな
る。一方、PVP（30B）からは１つの処理が終了したこと
を示す信号OKがIOC（10）に供給される。この信号OKはP
VP（30B）のプロセッサのうち処理系のタイミング管理
を司るこのPVP（30B）の中核のプロセッサより処理が終
わると出力される。処理開始タイミング信号PSは各フレ
ームの１ライン目を示すフレーム開始信号と処理終了信
号OKとからIOC（10）において生成する。

リアルタイムで処理をなす場合には、信号OKは各フレー
ムの終りで必ず得られるため、信号PSはフレーム開始信
号FLと同じ信号になる。

一方、処理時間が１フレームより長い場合には、信号PS
はフレーム周期とはならず、信号OKが出た次のフレーム
の始めで得られる。

そして、IOC（10）からの処理開始タイミング信号PSが
ローレベルになったことをPVP（30B）の中核のプロセッ
サがプログラム的に検出すると、このプロセッサが走り
出し、他のプロセッサ（PIPも含む）にプログラムによ
りタイミング信号を出して、VIM（20）にアドレスを供
給し、VIM（20）よりの画像データを読み出してPIP（30
A）にて加工処理を行う。そして、処理が終わると信号O
Kを出力して停止し、次の処理開始タイミング信号PSを
待つ。

以上のようにして画像データ処理が行なわれるものであ
る。

ところで、PIP（30A）及びPVP（30B）を構成するプロセ
ッサの各々は、マイクロプログラムで制御されるもの
で、一般に、第５図に示すように、マイクロプログラム
がストアされ、マイクロインストラクションを出力する
制御部（11）と、このマイクロインストラクションに従
って演算が実行される演算部（12）とからなる。そし
て、入力デジタルデータが演算部（12）に供給される。
そして、この演算部（12）の情報の一部が制御部（11）
に与えられて、演算情報がプログラムに反映されるとと
もに演算結果がこの演算部（12）より出力デジタルデー
タとして得られる。

プロセッサの演算部（12）は掛算器、加減算器、演算に
必要な例えばsinθやcosθ等の係数を貯える係数メモリ
等から成っている。

以上のようなプロセッサでは、入力データから出力デー
タ値を計算する信号値計算だけでなく、係数メモリから
読み出す係数を定めるためのアドレスや、いわゆる「Do
ループ」の回数を処理内容に応じて定める等のように、
信号値計算以外にも計算しなければならない値が各種存
在することが多い。

従来、これらの各種値の計算は、信号値計算のための演
算部（12）を兼用し、信号値の計算動作を中止して、こ
れらのアドレスやDoループ回数等の計算を行なうように
している。

Ｄ発明が解決しようとする問題点ところが、このように信号値計算以外の各種の値の計算
を、信号値計算を行なう演算部（12）を兼用して行なう
場合には、そのための計算時間を特に必要とすることに
なり、データ処理速度が低下してしまうという欠点があ
る。

この発明は、このように信号値計算以外に各種値の計算
が必要な場合にもデータ処理速度が低下しない装置を提
供しようとするものである。

Ｅ問題点を解決するための手段本発明は、主としてデータ値を計算する第１の系（30
A）と、データの流れの管理を司る第２の系（30B）とを
有するデータ処理部と、第１及び第２の系（30A）及び
（30B）の少なくとも一方に設けられた演算用マイクロ
プロセッサと、この演算用マイクロプロセッサに設けら
れ、演算に用いる係数データを記憶する第１の係数メモ
リ（313X）と、乗算及び加算を行う第１の乗加算器（31
1X）（312X）と、出力データを記憶する第１のデータメ
モリ（314X）とを有する第１の演算部（301X）と、演算
に用いる係数データを記憶する第２の係数メモリ（313
Y）と、乗算及び加算を行う第２の乗加算器（311Y）（3
12Y）と、出力データを記憶する第２のデータメモリ（3
12Y）とを有する第２の演算部（301Y）とを設け、上記
第１の演算部（301X）と上記第２の演算部（301Y）とは
相互に情報を交換可能とし、互いに信号値計算を行う主
演算部（300）と、上記主演算部（300）に演算を実行さ
せるためのインストラクション命令を生成するマイクロ
プログラムコントローラ（110）と、上記インストラク
ション命令に基づいてマイクロプログラムの実行に必要
なマイクロインストラクション情報を出力するマイクロ
プログラムメモリ（104）と、上記マイクロインストラ
クション情報に基づいて上記主演算部（300）の第１及
び第２の係数メモリ（313X）（313Y）と第１及び第２の
データメモリ（314X）（312Y）のアドレス信号を求める
加減算器（201）とを有し、上記主演算部（300）での上
記信号値計算に必要な上記マイクロインストラクション
情報及び上記アドレス信号を演算により求め、上記主演
算部（300）に供給する補助演算部（200）とを備えたデ
ータ処理装置である。

Ｆ作用信号値以外の各種値の計算は補助演算部（200）で行な
われ、信号値の計算をなす主演算部（300）では信号値
の計算をのみ行なえばよいので、データ処理速度が各種
値の計算のために低下することはない。

Ｇ実施例 G₁演算用プロセッサの概要の説明第１図はこの発明によるデータ処理装置に用いるデジタ
ル演算用プロセッサの一例の全体を示すブロック図で、
この例においては制御部（100）よりのマイクロインス
トラクションは、主演算部（300）に与えられるととも
に補助演算部（200）にも与えられる。

そして、主演算部（300）には入力データが供給されて
信号値の計算が行なわれて出力データが生成されて出力
される。

補助演算部（200）では、後述するように主演算部（30
0）に設けられる係数メモリやデータメモリのアドレス
を生成するとともに「Doループの回数」の値を求める計
算を行ない、アドレスは主演算部（300）に、Doループ
回数値は制御部（100）に供給する。

G₂主演算部の説明第２図は主演算部（300）の一例のブロック図で、この
例は８ビット毎のデータ演算系を２系統設け、汎用性を
持たせたもので、全体として16ビットのデータ演算が可
能なようにされている。

すなわち、第２図において、（301X）は第１の演算系、
（301Y）は第２の演算系で、これら演算系（301X）及び
（301Y）は全く同じ構造を有するので、第１の演算系
（301X）と第２の演算系（301Y）の対応する部分には同
一番号を付与するとともにこの番号にサフィックスX,Y
を付与して示す。

すなわち、第１の演算系（301X）は乗算器（311X）と、
加減算器（312X）と、係数メモリ（313X）と、データメ
モリ（314X）と、複数個のレジスタ（321X）〜（328X）
と、トライステートバッファ（331X）〜（333X）とから
なる。

レジスタ（321X）〜（328X）の出力をイネーブルとする
かどうかやデータを取り込むかどうか、また、乗算器
（311X）を働かせるかどうか等は、制御部（100）より
のマイクロインストラクションによる。

また、トライステートバッファ（331X）〜（333X）もマ
イクロインストラクションにより制御される。

そして、この第１の演算系（301X）では入力データはレ
ジスタ（321X）に供給され、レジスタ（328X）より出力
データが取り出される。

係数メモリ（313X）にはcosθ,sinθ等の係数データが
ストアされており、補助演算部（200）よりのアドレス
信号がレジスタ（341XY）を通じてこの係数メモリ（313
X）に供給されて、適宜、信号値計算に必要な係数がこ
れより読み出される。

データメモリ（314X）は必要に応じて生成した出力デー
タをストアしておくもので、補助演算部（200）よりの
アドレス信号が（342XY）を通じてこのデータメモリ（3
14X）に供給されて、適宜、データが読み出されるもの
である。

第２の演算系（301Y）も同様に構成され、入力データは
レジスタ（321Y）に供給され、レジスタ（328Y）より出
力データが取り出される。そして、係数メモリ（313Y）
にはレジスタ（341XY）を通じて補助演算部（200）より
アドレスが、データメモリ（314Y）にはレジスタ（342X
Y）を通じて補助演算部（200）よりアドレスが、それぞ
れ供給される。

この場合、第１及び第２の演算系（301X）及び（301Y）
はともに８ビットのデータを処理できるようにされ、両
者で合わせて16ビットのデータ処理ができるようにされ
ている。そして、第１及び第２の演算系（301X）及び
（301Y）のどちらを用いてもよいように汎用性を有する
ようにされており、しかも、加減算器（312X）の出力が
レジスタ（323Y）に、加減算器（312Y）の出力がレジス
タ（323X）に、それぞれ供給され、また、レジスタ（32
7X）の出力がレジスタ（324Y）及び乗算器（311Y）に、
レジスタ（327Y）の出力がレジスタ（324X）及び乗算器
（311X）に、それぞれ供給され、演算部（301X）と（30
1Y）間で互いに情報の授受がなされるようにされてい
る。

G₃制御部と補助演算部の説明次に、第３図は制御部（100）と補助演算部（200）の部
分の構成の一例である。

同図において、制御部（100）は次のように構成されて
いる。

すなわち、（110）はマイクロプログラムコントロー
ラ、（101）〜（104）はマイクロプログラムメモリであ
る。マイクロプログラムコントローラ（110）からはレ
ジスタ（105）を介してマイクロプログラムメモリ（10
1）〜（104）のアドレスを発生する。

マイクロプログラムメモリ（101）からは、マイクロプ
ログラムコントローラ（110）の複数のインストラクシ
ョンのうちの１つを選択するインストラクションビット
が得られ、これがレジスタ（106）を介してコントロー
ラ（110）のインストラクション端子Ｉに供給される。

この場合、インストラクションビットは例えば４ビット
で16通りのインストラクションをこのコントローラ（11
0）は有する。

また、（107）は選択器で、これには所望の１ビットの
情報が複数個供給され、マイクロプログラムメモリ（10
2）より読み出された情報によってそのうちの１つが選
択される。この選択器（107）よりの１ビットの情報は
プログラムコントローラ（110）にコンディションコー
ドとして供給され、次のアドレスとして、１個歩進した
ものか、ダイレクト入力端Ｄに供給されるアドレスか、
その他のアドレスかを選択する情報とされる。

マイクロプログラムメモリ（103）からは、例えば「go
to文」の行き先のアドレスの情報や、Doループの回数等
の情報が得られ、これはレジスタ（109₁）にラッチされ
る。

マイクロプログラムメモリ（104）からはマイクロイン
ストラクションの情報が得られ、これはレジスタ（10
8）を介してこのプロセッサの主演算部（300）に与えら
れるとともにこのマイクロインストラクションの全部又
は一部が補助演算部（200）としての加減算論理演算部
（201）に供給される。

マイクロプログラムコントローラ（110）は３つのイネ
ーブル信号PL,VECT,MAPのうちの１つをインストラクシ
ョンビットに応じてイネーブルとするようにされてい
る。したがって、インストラクションビットによりレジ
スタ（109₁）〜（109₃）のうちの１つがイネーブルにな
り、そのレジスタにラッチされていたアドレスがダイレ
クト入力となる。殆どのインストラクションでは信号PL
がイネーブルになり、信号VECT,MAPがイネーブルになる
のは特定のインストラクションのみである。しかも、そ
のインストラクションビットの状態において、ダイレク
ト入力を選択するかどうかは選択器（107）よりのコン
ディションコードによる。

加減算論理演算器（201）ではマイクロインストラクシ
ョンを受けて主演算部（300）の係数メモリ（313X），
（313Y）及びデータメモリ（314X），（314Y）のアドレ
ス信号を計算して求め、主演算部（300）のレジスタ（3
41XY）及び（342XY）に供給してストアしておく。

また、加減算論理演算器（201）ではDoループの回数等
が演算により求められ、この回数情報が例えばレジスタ
（109₂）に与えられてストアされる。

補助演算部（200）での演算は主演算部（300）での信号
値計算よりは比較的簡単なものが多く、このため、この
補助演算部（200）としては上記の例のように加減算論
理演算器（201）のようにハードウエアとして小規模の
もので済むものである。

以上のように補助演算部（200）を設けた場合には、例
えば係数メモリ（313X）の各アドレスa₁,a₂・・・a_nの
係数KA（a₁）,KA（a₂）・・・KA（a_n）とデータメモリ
（314X）の各アドレスa₁,a₂・・・a_nのデータTA（a₁）,
TA（a₂）・・・TA（a_n）の、アドレスが同じもの同志の
演算の総和、すなわち、 KA（a₁）＊TA（a₁）＋KA（a₂）＊TA（a₂）＋・・・＋KA（a_n）＊TA（a_n）の計算と、係数メモリ（313Y）の各アドレスa₁,a₂・・
・a_nの係数KB（a₁）,KB（a₂）・・・KB（a_n）とデータ
メモリの各アドレスa₁,a₂・・・a_nのデータTB（a₁）,TB
（a₂）・・・TB（a_n）の、アドレスが同じもの同志の演
算の総和、すなわち、 KB（a₁）＊TB（a₁）＋KB（a₂）＊TB（a₂）＋・・・＋KB（a_n）＊TB（a_n）の計算を同時に行なう場合、従来は2nステップ強かかっ
ていたものが、ｎステップ強で済むようになり、処理速
度が向上するものである。

なお、以上は画像処理装置にこの発明を適用した場合を
例にとって説明したが、この発明で取り扱うデータは画
像データのみでなく、種々のデータが対象となることは
言うまでもない。

Ｈ発明の効果この発明によれば、信号値計算を行なう主演算部の係数
メモリのアドレス値等を計算する補助演算部を設けたこ
とにより、従来主演算部で行なっていたこれらのアドレ
ス値等の演算が必要なくなり、その分主演算部では信号
値計算のみを行なえばよいので、処理実行速度が向上す
るものである。

しかも、補助演算部での演算は主演算部での信号値計算
のような大規模なハードウエアは殆んど必要ないので、
補助演算部として増加するハードウエアが小規模で済む
という利点もある。

【図面の簡単な説明】

第１図はこの発明の要部の概要の一例のブロック図、第
２図は主演算部の一実施例のブロック図、第３図は制御
部及び補助演算部の一実施例のブロック図、第４図はこ
の発明の対象となる装置の一例のブロック図、第５図は
デジタルプロセッサの従来の構成のブロック図である。（30A）及び（30B）はデジタルプロセッサを有する第１
及び第２の処理係（100）は制御部、（200）は補助演算
部、（300）は主演算部、（313X）及び（313Y）は係数
メモリ、（314X）及び（314Y）はデータメモリである。

Claims

【特許請求の範囲】

【請求項１】主としてデータ値を計算する第１の系と、
データの流れの管理を司る第２の系とを有するデータ処
理部と、第１及び第２の系の少なくとも一方に設けられ
る演算用マイクロプロセッサと、この演算用マイクロプロセッサに設けられ、演算に用いる係数データを記憶する第１の係数メモリ
と、乗算及び加算を行う第１の乗加算器と、出力データ
を記憶する第１のデータメモリとを有する第１の演算部
と、演算に用いる係数データを記憶する第２の係数メモ
リと、乗算及び加算を行う第２の乗加算器と、出力デー
タを記憶する第２のデータメモリとを有する第２の演算
部とを設け、上記第１の演算部と上記第２の演算部とは
相互に情報を交換可能とし、互いに信号値計算を行う主
演算部と、上記主演算部に演算を実行させるためのインストラクシ
ョン命令を生成するマイクロプログラムコントローラ
と、上記インストラクション命令に基づいてマイクロプログ
ラムの実行に必要なマイクロインストラクション情報を
出力するマイクロプログラムメモリと、上記マイクロイ
ンストラクション情報に基づいて上記主演算部の第１及
び第２の係数メモリと第１及び第２のデータメモリのア
ドレス信号を求める加減算器とを有し、上記主演算部で
の上記信号値計算に必要な上記マイクロインストラクシ
ョン情報及び上記アドレス信号を演算により求め、上記
主演算部に供給する補助演算部とを備えたデータ処理装
置。