JPS62274363A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の詳細な説明 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段 Ｆ　作用 Ｇ　実施例 Ｇ１演算用プロセッサの概要の説明（第１図）Ｇ２主演
算部の説明（第２図） Ｇ３制御部及び補助演算部の説明（第３図）Ｈ発明の効
果 Ａ　産業上の利用分野 この発明はプログラムに従って例えばデジタル画像デー
タ等のデータ処理を行なう装置に関する。

Ｂ　発明の概要 この発明はデータ演算−用プロセッサに設けられるとこ
ろの、演算に必要な情報を貯えてお（メモリのアドレス
等を補助演Ｈ部により求めることによりデータ処理の実
行速度を高めることができるようにしたものである。

Ｃ従来の技術 データ処理装置の一例として、ビデオｉ！！ｉｌ＠！処
理システムが種々提案されている（例えば電子通信学会
論文誌８５／４　Ｖｏｌ、　Ｊ６８−Ｄ　　Ｎ１４、あ
ルイハ特開昭５８−２１５８１３号公報参照）。

第４図は先に提案されたビデオ画像処理装置の全体の概
要の一実施例を示すもので（例えば特願昭６０−２５９
５４０・号参照）、この例はデータ処理の高速化を実現
した例である。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下ＰＩＦと称す）（３０Ａ
）とアドレスの管理等のデータの流れの管理と処理のタ
イミング合わせを司るプロセッサの糸（以下ＰＶＰと称
す）（３０Ｂ）とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
５８−２１５８１３号公報参照）。

したがって、この例の場合にはビデオデータ処理をリア
ルタイムで行うことが可能になるほどの高速処理ができ
る。

また、同図において（１０）は人出力部（以下１０Ｃと
称す）、（２０）はメモリＢ（以下Ｖ［Ｍと称す）で、
これは人力画像メモリ　（Ｖｌ旧Ｎ）（２０八）　　色
出力画像）モ＋）　　（ＶＩＭＯＵＴ）　　（２０Ｂ）
とからなる。

（４０）は処理の実行、停止、プログラム交換をコント
ロールする全体のコントローラとしてのプロセッサ（以
下ＴＣと称す）である。

ＴＣ（４０）から各プロセッサに供給するプログラムは
ホストのコンピュータから供給しておく。

ＴＣ（４０）ではそのプログラムを例えばＲＡＭにスト
アしておく。

１０Ｃ（１０）は前述と同様にビデオカメラやＶＴＲか
らのビデオ信号をＡ／Ｄ変換し、入力画像メモリ　（２
〇八）に１ｉｈｉ像イメージで書き込み、また、処理後
の画像を出力画像メモリ　（２０Ｂ）から読み出し、Ｄ
／Ａ変換し、モニタ等に出力する。

この場合、このｌ０Ｃ（１０）に入出力ｒＪＪ能な信号
はＮＴＳＣ方式あるいはＲ，Ｇ、Ｂ方式のビデオ信号で
あり、その方式の指定はＴＣ（４０）によりなされる。

また、１画素は例えば８ビツトのデータとされる。

ＶＩＭ（２０）は複数枚のフレームメモリ、例えば１２
枚の７６５ｘ　５１２バイトのフレームメモリから構成
されている。この例の場合、これら１２枚のフレームメ
モリの使われ方は固定的ではなく、処理目的に応じ、あ
るいは処理対象画像に応じ、入力画像メモリ　（２０Δ
）と出力画像メモリ　（２０Ｂ　）とに自由に割り当て
ることができるようにされている。また、メモリは２枚
１組にして使用され、一方が書き込み状態のとき、他方
より読み出しができるようにされて、ｌ０Ｃ（１０）に
よるＶＩＭ（２０）の外部からの処理と、ＰＩＰ（３０
Ａ）及びＰＶＰ（３０Ｂ）によるＶＩＭ（２０）の内部
での処理が並行して行えるようにされている。

この場合において、このＶＩＭ（２０）の複数枚のフレ
ームメモリが、ｌ０Ｃ（１０）の支配下におかれるか、
ＰＶＰ（３０Ｂ）の支配下におかれるかの支配モード信
号はｌ０Ｃ（１０）より発生し、ＶＩＭ（２０）に供給
されている。

Ｐ　Ｉ　Ｆ　（３０Ａ　）　トＰＶＰ　（３０Ｂ　＞　
ハ基本的ニハ同じアーキテクチャで、制御部、演算部、
メモリ部、人出力ボートからなる独立のプロセッサで、
それぞれ複数の単位プロセッサからなるマルチプロセッ
サ構成とされ、主として並列処理方式により処理の高速
化が図られている。

ＰＩＦ（３０Ａ）は例えば６０枚のＰＩＦプロセッサと
数枚のサブのプロセッサを有し、ＶＩＭ（２０）よりの
画像データを加工又はこのＰＩＦ内部で画像データを生
成する。

ＰＶＰ（３０Ｂ）は例えば３０枚はどのプロセッサを有
し、ＶＩＭ（２０）よりの画素データのＰＩＦ（３０Ａ
）への割り当てや回収などＶＩＭ（２０）より内側の画
像データの流れをコントロールする。

すなわち、ＰＶＰ（３０８）ではＶＩＭ（２０）へのア
ドレスデータ及びコントロール信号を生成し、これらを
ＶＩＭ（２０）に供給するとともに、ＰＩＦ（３０＾）
の人出力コントロール信号や他のコントロール信号を生
成し、これらをＰＩＦ（３０Ａ）に供給する。

この画像データ処理としては席に入力ｉｎ＠！メモリ　
（２０＾）の１枚のフレームよりのデータのみを処理し
て出力＠像メモリ　（２０Ｂ）にその処理後のデータを
書き込む場合のみのではなく、複数枚のフレームメモリ
よりの複数フレームにまたがるデータを用いて処理を行
うこともある。

そし°ζ、ＰＩＦ（３０八）及びＰＶＰ（３０Ｂ）での
演算桁数は１６ビツトが標準で画像データ処理の演算処
理はｌフレームの画像データはｌフレーム以内の処理す
なわちリアルタイム処理ができるような処理速度が可能
とされる。もっとも、■フレーム以上の処理時間を必要
とする処理もある。

コノ場合、ＰＩＦ（３０Ａ）及びｐＶＰ（３０Ｂ）によ
る画像データ処理はフレームに同期して行われる。この
ため、ＰＶＰ（３０Ｂ）にはｌ０Ｃ（１０）よりフレー
ムに同期した処理開始タイミング信号ＰＳが供給される
。この信号ＰＳは通常ハイレベルで、処理開始タイミン
グになるとローレベルとなる。一方、ＰＶＰ（３０Ｂ）
からは１つの処理が終了したことを示す信号ＯＫがｌ０
Ｃ（１０）に供給される。この信号ＯＫはＰＶＰ（３０
Ｂ）のプロセッサのうち処理系のタイミング管理を司る
このｐｖＰ（３０Ｂ）の中核のプロセッサより処理が終
わると出力される。処理開始タイミング信号ＰＳは各フ
レームの１ライン目を不ずフレーム開始信号と処理終了
信号ＯＫとからｌ０Ｃ（１０）において生成する。

リアルタイムで処理をなす場合には、信号ＯＫは各フレ
ームの終りで必ず得られるため、信号ＰＳはフレーム開
始信号ＦＬと同じ信号になる。

一方、処理時間が１フレームより長い場合には、信号Ｐ
Ｓはフレーム周期とはならず、信号ＯＫが出た次のフレ
ームの始めで得られる。

そして、ｌ０Ｃ（１０）からの処理開始タイミンクｔｉ
ｔ’＋ｐｓがローレベルになったことをＰＶＰ（３０Ｂ
）の中核のプロセッサがプログラム的に検出すると、こ
のプロセッサが走り出し、他のプロセッサ（ＰＩＰも含
む）にプログラムによりタイミングｆに号を出して、Ｖ
ＩＭ（２０）にアドレスを供給し、ＶＩＭ（２０）より
の画像データを読み出してＰＩＰ（３０八）にて加工処
理を行う。そして、処理が終わると信号ＯＫを出力して
停止し、次の処理開始タイミング信号ＰＳを待つ。

以上のようにして画像データ処理が行なわれるものであ
る。

ところで、ＰＩＰ（３０Ａ）及びＰＶＰ（３０Ｂ）を構
成するプロセッサの各々は、マイクロプログラムで制御
されるもので１．一般に、第５図にボずように、マイク
ロプログラムがストアされ、マイクロインストラクショ
ンを出力する制御部（１１）と、このマイクロインスト
ラクションに従っ′ζ演算が実行される演算部（１２）
とからなる。そして、人力デジタルデータが演算部（１
２）に供給される。

そして、この演算部（１２）の情報の一部が制御部（１
１）に与えられて、演算情報がプログラムに反映される
とともに演算結果がこの演算部（１２）より出力デジタ
ルデータとして得られる。

プロセッサの演算部（１２）は掛算器、加減算器、演算
に必要な例えばｓｉｎθやｃｏｓθ等の係数を貯える係
数メモリ等から成っている。

以上のようなプロセッサでは、人力データから出力デー
タ値を計算する信号値計算だけでなく、係数メモリから
読み出す係数を定めるためのアドレスや、いわゆるｒＤ
ｏループ」の回数を処理内容に応じて定める等のように
、信号値計算以外にも計算しなければならない値が各種
存在することが多い。

従来、これらの各極値の計算は、信号値計算のための演
算部（１２）を兼用し、信号値の計算動作を中止して、
これらのアドレスやＤｏループ回数等の計算を行なうよ
うにしている。

Ｄ　発明が解決しようとする問題点 ところが、このように信号値計算以外の各種の′値の計
算を、信号値計算を行なう演算部（１２）を兼用して行
なう場合には、そのための計算時間を特に必要とするこ
とになり、データ処理速度が低−トしてしまうという欠
点がある。

この発明は、このように信号値計算以外に各極値の計算
が必要な場合にもデータ処理速度が低下しない装置を提
供しようとするものである。

Ｅ　問題点を解決するための手段 この発明においては、主としてデータ値を計算する第１
の系ＰＩＦ（３０Ａ）と、データの流れの管理を司る第
２の系ＰＶＰ（３０Ｂ）とを有するデータ処理部と、第
１及び第２の糸（３０Ａ）及び（３０Ｂ　）の少なくと
も一方に設けられる演算用プロセッサと、この演算用プ
ロセッサに設けられ信号値計算を行なう主演算部（３０
０）と、この主演算部（３００）での上記信号値計算に
必要な情報を演算により求める補助演算部（２００）と
を設ける。

Ｆ　作用 （Ｗ号値以外の各検値の計算は補助演算部（２００）で
行なわれ、信号値の計算をなす主演算部（３００）では
信号値の計算をのみ行なえばよいので、データ処理速度
が各検値の計算のために低下するごとはない。

Ｇ　実施例 Ｇ１演算用プロセッサの概要の説明 第１図はこの発明によるデータ処理装置に用いるデジタ
ル演算用プロセッサの一例の全体を示すブロック図で、
この例においては制御部（１００）よりのマイクロイン
ストラクションは、主演算部（３００）に与えられると
ともに補助演算部（２００）にも与えられる。

そして、主演算部（３００）には入力データが供給され
て信号値の計算が行なわれて出力データが生成されて出
力される。

補助演算部（２００）では、後述するように主演算部（
３００’）に設けられる係数メモリやデータメモリのア
ドレスを生成するとともにｒＤｏループの回数」の値を
求める計算を行ない、アドレスは主演算部（３００）に
、Ｄｏループ回数値は制御部（１００）に供給する。

Ｇ２主演算部の説明 第２図は主演算部（３００）の−例のブロック図で、こ
の例は８ビツト毎のデータ演算系を２系統設け、汎用性
を持たせたもので、全体として１６ビツトのデータ演算
が可能なようにされている。

すなわち、第２図において、（３０１Ｘ）は第１の演算
系、（３０１’／）は第２の演算系で、これら演算糸（
３０１Ｘ）及び（３０１Ｙ）は全く同じ構造を存するの
で、第１の演算系（３０１Ｘ）と第２の演算系（３０１
Ｙ）の対応する部分には同一番号を付与するとともにこ
の番号にサフィックスＸ、Ｙを付与して示す。

すなわち、第１の演算系（３０１Ｘ）は乗算器（３１１
Ｘ）と、加減算器（３１２Ｘ）と、係数メモリ　（３１
３Ｘ）と、データメモリ　（３１４Ｘ）と、複数個のレ
ジスタ（３２１Ｘ）〜（３２８Ｘ）と、トライステート
バッファ　（３３１Ｘ）〜（３３３Ｘ）とからなる。

レジスタ（３２１Ｘ）〜（３２８Ｘ）の出力をイネーブ
ルとするかどうかやデータを取り込むかどうか、また、
乗算器（３１１Ｘ）を働かせるかどうか等は、制御部（
１００）よりのマイクロインストラクションによる。

また、トライステートバッファ　（３３１Ｘ）〜（３３
３Ｘ）もマイクロインストラクションにより制御される
。

そして、この第１の演算系（３０１Ｘ）では人力データ
はレジスタ（３２１Ｘ）に供給され、レジスタ（３２８
Ｘ）より出力データが取り出される。

係数メモリ　（３１３Ｘ）にはｃｏｓθ　、　ｓｉｎθ
等の係数データがストアされており、補助演算部（２０
０）よりのアドレス信号がレジスタ（３４１ＸＹ　）を
通じてこの係数メモリ　（３１３Ｘ）に供給されて、適
宜、（ば号値計算に必要な係数がこれより読み出される
。

データメモリ　（３１４Ｘ）は必要に応じて生成した出
力データをストアしておくもので、補助演算部（２００
）よりのアドレス信号が（３４２ＸＹ　）を通じ°ζこ
のデータメモリ　（３１４Ｘ）に供給されて、適宜、デ
ータが読み出されるものである。

第２の演算系（３０１Ｙ）も同様に構成され、人力デー
タはレジスタ（３２１Ｙ）に供給され、レジスタ（３２
８Ｙ）より出力データが取り出される。そして、係数メ
モリ　（３１３Ｙ）にはレジスタ（３４１ＸＹ　）を通
じて補助演算部（２００）よりアドレスが、データメモ
リ　（３１４Ｙ）にはレジスタ（３４２ＸＹ　）を通じ
て補助演算部（２００）より°ｊアドレス、それぞれ供
給される。

この場合、！ｉ８１及び第２の演算系（３０１Ｘ）及び
（３０１Ｙ）はともに８ビツトのデータを処理できるよ
うにされ、両者で合わせて１６ビツトのデータ処理がで
きるようにされている。そして、第１及び第２の演算系
（３０１Ｘ）及び（３０１Ｙ）のどちらを用いてもよい
ように汎用性を有するようにされており、しかも、加減
ｊｉ９：器（３１２Ｘ）の出力がレジスタ（３２３Ｙ）
に、加減算器（３１２Ｙ）の出力がレジスタ（３２３Ｘ
）に、それぞれ供給され、また、レジスタ（３２７Ｘ）
の出力がレジスタ（３’２４Ｙ）及び乗算器（３１１Ｙ
）に、レジスタ（３２７Ｙ）の出力がレジスタ（３２４
Ｘ）及び乗算器（３１１Ｘ）に、それぞれ供給され、演
算部（３０１Ｘ）と（３０１Ｙ）間で互いに情報の授受
がなされるようにされている。

６３制御部と補助演算部の説明 次に、第３図は制御部（１００）と補助演算部（２００
）の部分の構成の一例である。

同図において、制御部（１００）は次のように構成され
ている。

すなわち、（１１０）はマイクプログラムコントローラ
、（１０１）〜（１０４）はマイクロプログラムメモリ
である。マイクロプログラムコントローラ（１１０）か
らはレジスタ（１０５）を介してマイクロプログラムメ
モリ　（１０１）〜（１０４）のアドレスを発生する。

マイクロプログラムメモリ　（１０１）からは、マイク
ロプログラムコントローラ（１１０）　　の複数のイン
ストラクションのうちの１つを選択するインストラクシ
ョンビットが得られ、これがレジスタ（１０６）を介し
てコントローラ（１１０）のインストラクション端子Ｉ
に供給される。

この場合、インストラクションビットは例えば４ビツト
で１６通りのインストラクションをこのコントローラ（
１１０）は有する。

また、（１０７）は選択器で、これには所望の１ビツト
の情報が複数個供給され、マイクロプログラムメモリ　
（１０２）より読み出された情報によってそのうちの１
つが選択される。この選択器（１０７）よりの１ビツト
の情報はプログラムコントローラ（１１０）にコンディ
ションコードとして供給され、次のアドレスとして、１
個歩進したものか、ダイレクト入力端りに供給されるア
ドレスか、その他のアドレスかを選択する情報とされる
。

マイクロプログラムメモリ　（１０３）からは、例えば
ｒｇｏＬｏ文」の行き先のアドレスの情報や、ＤＯルー
プの回数等の情報が得られ、これはレジスタ（１０９１
）にラッチされる。

マイクロプログラムメモリ　（１０４）からはマイクロ
インストラクションの情報が得られ、これはレジスタ（
１０８）を介してこのプロセッサの主演算部（３（１０
）に与えられるとともにこのマイクロインストラクショ
ンの全部又は一部が補助演算部（２００）としての加減
算論理演算部（２０１）に供給される。

マイクロプログラムコントローラ（１１０）は３つのイ
ネーブル信号ＰＬ、ＶＥＣＴ、ＭＡＰのうぢの１つをイ
ンストラクションビットに応じてイネーブルとするよう
にされている。したがって、インストラクションビット
によりレジスタ（１０９１）〜（１０９３）のうちの１
つがイネーブルになり、そのレジスタにラッチされてい
たアドレスがダイレクト人力となる。殆どのインストラ
クションでは信号ＰＬがイネーブルになり、信号ＶＥＣ
Ｔ、　Ｍ　Ａ　Ｐがイネーブルになるのは特定のインス
トラクションのみである。しかも、そのインストラクシ
ョンビー／　トの状態において、ダイレクト人力を選択
するかどうかは選択器（１０７）よりのコンディジジン
コードによる。

加減算論理演算器（２０１）ではマイクロインストラク
ションを受けて主演算部（３００）の係数メモリ　（３
１３Ｘ）　、　　（３１３Ｙ）及びデータ）％す（３１
４Ｘ）　。

（３１４Ｙ）のアドレス信号を計算して求め、主演算部
（３００）ルジスタ（３４１ＸＹ　）及び（３４２ＸＹ
　）に供給してストアしておく。

また、加減算論理演算部（２０１）ではＤＯループの回
数等が演算により求められ、この回数情報が例えばレジ
スタ（１０９２）に与えられてストアされる。

補助演算部（２００）での演五は主演算部（３００）で
の信号値計算よりは比鮫的簡単なものが多く、このため
、この補助演算部（２００）としては上記の例のように
加減罪論理演罪器（２０１）のようにハードウェアとし
て小規模のもので済むものである。

以上のように補助演算部（２００）を設けた場合には、
例えば係数メモリ　（３１３Ｘ）の各アドレスａ１＋ａ
２”’ａｎの係数にＡ（ａｔ）、　　に八（ａｔ）・・
・Ｋ＾（ａｎ）とデータメモリ　（３１４Ｘ）の各アド
レスａ１．ａ２　・・・ａｎのデータＴ＾（ａｔ）。

ＴＡ（ａｔ）・・　Ｔ＾（ａ、、）の、アドレスが同じ
もの同志の演算の総和、すなわち、 にＡ（ａ、）＊Ｔ＾（ａｌ）＋に＾（ａｔ）’ｋＴ＾（
ａｔ）＋・・・十に＾（ａｎ　）　＊ＴＡ　（ａｎ　）
の計算と、係数メモリ　（３１３Ｙ）の各アドレスａｌ
＋ａ２　　・−−ａｎの係数ＫＢ　（ａｌ）　＋　ＫＢ
　（ａｔ）　　・・・ＫＢ（ａｎ）とデータメモリの各
アドレスａＬ＋ａ２　　・・’ａｎのデータＴＢ　（ａ
ｔ　）　、　ＴＢ　（ａｔ）・・・ＴＢ（ａｎ）の、ア
ドレスが同じもの同志の演算の総和、すなわち、 ＫＢ（ａｘ　　）　　＊ＴＢ（ａｔ　　）　　＋にＢ（
ａｔ　）　　＊↑Ｂ（ａｔ　）＋　・　・　・　＋ＫＢ
（ａｎ）　　＊ＴＢ（ａｎ　）の計算を同時に行なう場
合、従来は２ｎステップ強かかっていたものが、ｎステ
７７強で済むようになり、処理速度が向上するものであ
る。

なお、以上は画像処理装置にこの発明を適用した場合を
例にとって説明したが、この発明で取り扱うデータは画
像データのみでなく、種々のデータが対象となることは
百うまでもない。

Ｈ発明の効果 この発明によれば、信号値計算を行なう主演算部の係数
メモリのアドレス値等を計算する補助演算部を設けたこ
とにより、従来主演算部で行なっていたこれらアドレス
値等の演算が必要なくなり、その分生演算部では信号値
計算のみを行なえばよいので、処理実行速度が向上する
ものである。

しかも、補助演算部での演算は主演算部での信号値計算
のような大規模なハードウェアは殆んど必要ないので、
補助演算部として増加するハードウェアが小規模で済む
という利点もある。

【図面の簡単な説明】

第１図はこの発明の要部の概要の一例のブロック図、第
２図は主演算部の一実施例のブロック図、第３図は制御
部及び補助演算部の一実施例のブロック図、第４図はこ
の発明の対象となる装置の一例のブロック図、第５図は
デジタルプロセッサの従来の構成のブロック図である。 （３０Ａ）及び（３０Ｂ　）はデジタルプロセッサを自
する第１及び第２の処理系、（１００）は制御部、（２
００）は補助演算部、（３００）は主演算部、（３１３
Ｘ）及び（３１３Ｙ）は係数メモリ、（３１４Ｘ）及び
（３１４Ｙ）はデータメモリである。

Claims (1)

【特許請求の範囲】
1. 主としてデータ値を計算する第１の系と、データの流れ
   の管理を司る第２の系とを有するデータ処理部と、上記
   第１及び第２の系の少なくとも一方に設けられる演算用
   プロセッサと、この演算用プロセッサに設けられ信号値
   計算を行なう主演算部と、この主演算部での上記信号値
   計算に必要な情報を演算により求める補助演算部とを備
   えたデータ処理装置。