JPS62156757A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数のプロセッサを協調させて１つの処理を
行なう例えば画像処理装置等の情報処理装置に関する。

［発明の４８９ｊ！］ この発明は、複数のプロセッサを協調させて所定の処理
を行なう装置であって、複数のプロセッサを共通のイン
ストラクションで働かせる装置において、各プロセッサ
の最終出力を取り込むレジスタへのラッチタイミング信
号を各プロセッサ毎に独立にして複数のプロセッサに独
立にインストラクションを与えて働かせる場合と同様の
効果が得られるようにしたものである。

〔従来の技術〕

ビデオ画像処理システムが種々提案されている（例えば
、特開昭５８−２１５８１３号公報参照）。

第２図はこのビデオ画像処理システムの一例をボずもの
である。すなわち、これは同図に示すように人出力部（
１）と、メモリ部（２）と、データ処理部（３）とから
構成されている。

入出力部（１１は、例えばビデオカメラ（４）よりのビ
デオ信号をＡ／Ｄ変換してデジタル画像データとし、こ
れをメモリ部（２）に書き込み、また、このメモリ部（
２）より処理された画像データを読み出し、これをＤ／
Ａ変換してアナログビデオ信号に戻し、これを例えばＶ
　Ｔ　Ｒ（５）に記録したり、モニタ受像機（６）に供
給してビデオ画像をモニタできるようにする。

データ処理部（３）はメモリ部（２）にアドレスを与え
、ストアされた画像データを読み出してこれに種々の加
工処理を加え、その処理後のデータを再びメモリ部（２
）に書き込む処理を行う。

メモリ部（２）は画像のまとまり、すなわち１フイール
ドあるいは１フレ一ム分の容量を有する複数枚のフィー
ルドメモリあるいはフレームメモリを有する。

入出力部（１１よりメモリ部（２）への書き込み及び読
み出しはその画像のまとまりであるｌフィールドあるい
はｌフレーム単位でなされる。

一方、データ処理部（３）はメモリ部（２）にストアさ
れている画像データのうち必！戻なものを読み出して処
理し、処理後のデータを再びメモリ部（２）に書込む。

したがって、１フイールドあるいはｌフレームの画（象
データのまとまりの１つについて、そのうちのすべての
画素データを読み出して加、工処理する場合もあるが、
複数枚のフィールドあるいはフレームメモリよりの複数
フィールドあるいは複数フレームにわたるデータから必
要とする画像データのみを読み出してそれらを加工処理
して１フイールドあるいは１フレームのデータを作成し
、その処理後のデータを１枚のフィールドあるいはフレ
ームメモリに書き込むようにする場合もある。

ところで、データ処理部（３）としては：ｌンビュータ
処理を行なう画像プロセッサが用いられる。

の場合に、画像データを四速に処理するための手法とし
て、２次元的に規則正しく配列されたデータである画像
データの特質を利用して、同一の構成を持つ単位プロセ
ッサを複数個並列に並べ、同時に動作させる方式が用い
られる（計算機アーキテクチャ５８−３．１９８５．６
．２１参照）。

〔発明が解決しようとする問題点〕

ところで、上記のように複数のプロセッサを協調させて
所定の処理を行おうとするシステムにおいて、その複数
のプロセッサのコントロールの方式として次のようなも
のがある。

すなわち、複数のフロセッサのそれぞれを全く別個にコ
ントロールできるようにして各プロセッサ毎に別個の処
理を行なえるようにする、いわゆるマルチインストラク
ション型と呼ばれるものである。これは、処理の幅が広
がり、複雑な処理にも対応できるという利点がある反面
、ハードウェアの規模が大きくなってしまうという欠点
がある。

これに対し、複数のプロセッサを全く同様にコントロー
ルして並列処理を行なうようにする、いわゆるシングル
インストラクション型のものがある。このシングルイン
ストラクション型の場合には、コントロールが簡単であ
るため、ハードウェアの規模が小さくて済むという利点
がある反面、個々のプロセッサに別々の処理をさせるこ
とができないという欠点がある。

この発明はハードウェアの規模が小さく、しかも個々の
プロセッサに別々の処理をさせることができるというシ
ングルインストラクション型とマルチインストラクショ
ン型の利点を併せ持ったものを提供しようとするもので
ある。

〔問題点を解決するための手段〕

この発明においては、複数のプロセッサを共通のインス
トラクションで制御するとともに各プロセッサ毎の出力
レジスタに処理終了後の情報を、各プロセッサ毎に独立
のタイミング信号でラッチする。

〔作用〕

プロセッサの制御方式はシングルインスＩ・ラクション
型であるので、ハードウェアとしては小規模でよい。

一方、出力レジスタには、あるインストラクションでは
処理結果を取り込まず、別のインストラクションでは取
り込むというように各プロセッサ毎に独立に処理結果が
取り込まれるので、出力結果からみればマルチインスト
ラクション型と同様の機能が実現されることになる。

〔実施例〕

第１図はこの発明装置の要部の構成の一例で、（ＩＩ）
　　（１２）　、（１３）はそれぞれプロセッサである
。

また、（２１）　　（２２）　　（２３）は人力レジス
タ、（３１）（３２）　　（３３）は出力レジスタ、（
４０）はプロセッサに対する動作管理部である。

動作管理部（４０）からはプロセッサ（１１）　　（１
２）（１３）に共通のインストラクションを供給して入
力レジスタ（２１）　　（２２）　　（２３）よりの情
報に対し同じ処理を施こす。そして、その処理結果はそ
れぞれ出力レジスタ（３１）　　（３２）　　（３３）
に供給されている。

しかし、レジスタ（３１）　　（３２）　　（３３）の
データラッチ用のクロックは動作管理部（４０）より各
別の信号ＬＬ、Ｌ２．Ｌ３として各レジスタ（３１）（
３２）　　（３３）のクロック端子に供給されている。

今、例えば、動作管理部（４０）よりインストラクショ
ンとして先ずｆを共通に出し、処理終了タイミングでラ
フチクロック信号Ｌ１のみを出す。

すると、プロセッサ（１１）〜（１３）ではインストラ
クションｒに応じた処理が行われ、それぞれｆ　　（Ｄ
Ｌ）、ｆ　　（Ｄ２）、ｆ　　（Ｄｌ）がその処理結果
として得られる。しかし、動作管理部（４ｏ）よりはラ
ッチクロック信号ＬＬのみしか出力されないので、出力
レジスタ（３１）にのみプロセッサ（１１）の処理結果
ｆ（Ｄｔ）がラッチされ、他のプロセッサ（１２）　　
（１３）の処理結果ｆ（Ｄ２）。

ｆ（Ｄａ）は捨てられることになる。

次に、動作管理部（４０）よりインストラクションとし
てｇを共通に出すとともにラッチクロック信号Ｌ２のみ
を処理終了タイミングで出す。

すると、今度は、プロセッサ（１２）の処理結果ｇ（Ｄ
２）のみが出力レジスタ（３２）にラッチされ、他の処
理結果ｇ　（Ｄｚ）、ｇ　ＣＤ３）は捨てられ、出力レ
ジスタ（３１）の内容はｆ（Ｄｔ）のままである。

次に、動作管理部（４０）よりインストラクションとし
てｈを共通に出し、その処理終了タイミングでラッチク
ロックＬ３のみを出ず。すると、今度はプロセッサ（１
３）の処理結果ｈ（Ｄｉ）のみが出力レジスタ（３３）
にラッチされ、他のプロセッサ（１１）　　（１２）の
処理結果ｈ　（Ｄｌ）、ｈ　（Ｄ２）は捨てられ、レジ
スタ（３１）には処理結果ｆ　　（Ｄ□）が残り、レジ
スタ（３２）には処理結果ｇ（Ｄ２）が残る。

以上のようにして、シングルインストラクション型の構
成にもかかわらず、出力レジスタ（３１）（３２）　　
（３３）には別々のインストラクションの処理結果がラ
ッチされており、マルチインストラクション型と同様に
なる。

なお、ラッチタイミング信号はインストラクションの一
部としてもよいし、別個の信号としてもよい。

〔発明の効果〕

以上のようにこの発明によれば、シングルインストラク
ション型のマルチプロセッサの処理装置の構成とすると
ともに、各プロセッサの処理結果の出力レジスタへの取
り込み信号を独立にするようにしたことにより、マルチ
インストラクション型の装置と同様の効果を得ることが
できる。

【図面の簡単な説明】

第１図はこの発明の要部の一例のブロック図、第２図は
この発明が適用可能な画像処理装置の一例のブロック図
である。 （１１）〜（１３）はプロセッサ、（３１）〜（３３）
は出力レジスタである。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサを協調させて所定の処理を行なう装置
   において、 上記複数のプロセッサが共通のインストラクションで制
   御されるとともに各プロセッサのそれぞれの出力側にレ
   ジスタが設けられ、このレジスタに処理終了後の情報が
   各プロセッサ毎に独立のタイミング信号でラッチされる
   ようになされた情報処理装置。