JP2535817B2 - 演算処理装置 - Google Patents
演算処理装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばビデオ画像処理を行うための演算処
理装置に関する。
理装置に関する。
本発明は演算処理装置に関し、複数の処理演算部を同
時に駆動すると共に、その処理の同一時点で必要とされ
る係数を各々係数メモリの同じアドレスに書込んでおく
ことにより、制御部での読出アドレスの生成及びその係
数メモリへの供給を容易に行えるようにするものであ
る。
時に駆動すると共に、その処理の同一時点で必要とされ
る係数を各々係数メモリの同じアドレスに書込んでおく
ことにより、制御部での読出アドレスの生成及びその係
数メモリへの供給を容易に行えるようにするものであ
る。
本願出願人は先に、ビデオ画像処理に適用できるディ
ジタル信号処理装置（特開昭58−215813号公報参照）を
提案した。
ジタル信号処理装置（特開昭58−215813号公報参照）を
提案した。
すなわち第４図はその装置の概略を説明するもので、
図において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
図において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
またこのVIM系（23）に、PVP系（25）から処理を行う
ディジタルデータのアドレス、書込制御、読出モード、
データセレクト等の内側からVIM系（23）を制御する信
号が供給され、このアドレスのデータがPIP系（24）に
転送されて処理が行われる。さらにPIP系（24）で処理
されたデータがVIM系（26）に供給され、このVIM系（2
6）にPVP系（25）からのアドレス等が供給される。これ
によって処理されたディジタルデータがVIM系（26）に
書込まれる。
ディジタルデータのアドレス、書込制御、読出モード、
データセレクト等の内側からVIM系（23）を制御する信
号が供給され、このアドレスのデータがPIP系（24）に
転送されて処理が行われる。さらにPIP系（24）で処理
されたデータがVIM系（26）に供給され、このVIM系（2
6）にPVP系（25）からのアドレス等が供給される。これ
によって処理されたディジタルデータがVIM系（26）に
書込まれる。
さらにこのVIM系（26）にもIOC系（22）からのアドレ
ス等が供給され、これによって読出されたディジタルデ
ータがIOC系（22）に供給され、DA変換等により所定の
アナログのビデオ信号に変換されて出力端子（28）に取
出される。
ス等が供給され、これによって読出されたディジタルデ
ータがIOC系（22）に供給され、DA変換等により所定の
アナログのビデオ信号に変換されて出力端子（28）に取
出される。
なおTC系（27）からは、各系（22）〜（26）に対して
それぞれモード、方式等の指定信号やクロック信号等が
供給される。
それぞれモード、方式等の指定信号やクロック信号等が
供給される。
またIOC系（22）からPVP系（25）へ処理すべきフレー
ムの開始信号が供給されると共に、PVP系（25）からIOC
系（22）へ処理の終了信号が供給される。
ムの開始信号が供給されると共に、PVP系（25）からIOC
系（22）へ処理の終了信号が供給される。
このようにして入力端子（21）に供給されたビデオ信
号がディジタル処理されて出力端子（28）に取出される
わけであるが、上述の装置によれば、処理に必要な機能
をそれぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。
号がディジタル処理されて出力端子（28）に取出される
わけであるが、上述の装置によれば、処理に必要な機能
をそれぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。
さらに上述の装置において、処理の内容はPIP系（2
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。
すなわち第５図はPIP系（24）の具体的な構成を示
し、このPIP系（24）は実際には多数（例えば60個）の
処理プロセッサ部が並列に設けられて形成されるが、図
ではその内の２個のみが示されている。この図におい
て、VIM系（23）からのディジタルデータは各プロセッ
サ部（30a）（30b）・・・ごとに設けられた入力レジス
タ（FRA）（31a）（31b）・・・に供給されると共に、
これらのレジスタはPVP系（25）によってVIM系（23）の
読出アドレスに合わせて制御され、各プロセッサ部ごと
に必要な所定量のデータが記憶される。
し、このPIP系（24）は実際には多数（例えば60個）の
処理プロセッサ部が並列に設けられて形成されるが、図
ではその内の２個のみが示されている。この図におい
て、VIM系（23）からのディジタルデータは各プロセッ
サ部（30a）（30b）・・・ごとに設けられた入力レジス
タ（FRA）（31a）（31b）・・・に供給されると共に、
これらのレジスタはPVP系（25）によってVIM系（23）の
読出アドレスに合わせて制御され、各プロセッサ部ごと
に必要な所定量のデータが記憶される。
これらのレジスタ（31a）（31b）・・・に書込まれた
データがそれぞれ演算部（32a）（33a），（32b）（33
b）・・・に供給される。そしてこれらの演算部にはそ
れぞれ加減算器、乗算器及び係数メモリ、データメモリ
共が設けられ、制御部（34a）（34b）・・・からの制御
信号に従って線形及び非線形のデータ変換演算を行う。
さらにこの演算結果は演算部（33a）（33b）・・・に得
られ、この演算部（33a）（33b）・・・がPVP系（25）
によってVIM系（26）の書込アドレスに合わせて制御さ
れ、演算結果がVIM系（26）の所望部に書込まれる。
データがそれぞれ演算部（32a）（33a），（32b）（33
b）・・・に供給される。そしてこれらの演算部にはそ
れぞれ加減算器、乗算器及び係数メモリ、データメモリ
共が設けられ、制御部（34a）（34b）・・・からの制御
信号に従って線形及び非線形のデータ変換演算を行う。
さらにこの演算結果は演算部（33a）（33b）・・・に得
られ、この演算部（33a）（33b）・・・がPVP系（25）
によってVIM系（26）の書込アドレスに合わせて制御さ
れ、演算結果がVIM系（26）の所望部に書込まれる。
そしてこの場合に、制御部（34a）（34b）・・・から
の制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。
の制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。
ところで、上述の装置において、PIP系（24）を構成
する各処理プロセッサ部（30）には、それぞれ２系統の
演算部（32）（33）が設けられ、これらが制御部（34）
によって制御されて所望の演算が行われている。そして
これらの演算部（32）（33）には各々係数メモリ（図示
せず）が設けられ、上述の演算に従って必要時にこれら
の係数が読出されるようになっている。
する各処理プロセッサ部（30）には、それぞれ２系統の
演算部（32）（33）が設けられ、これらが制御部（34）
によって制御されて所望の演算が行われている。そして
これらの演算部（32）（33）には各々係数メモリ（図示
せず）が設けられ、上述の演算に従って必要時にこれら
の係数が読出されるようになっている。
ところがこの装置において、係数メモリとして例えば
1Kバイトのメモリを設けたとすると、そのアドレスは10
ビットであり、これを２つの係数メモリに与えるために
は合計で20ビットものアドレスの生成及び供給のための
構成が必要になる。このため制御部（34）におけるアド
レス生成部の構成が複雑かつ大規模になり、またアドレ
ス供給のために20本もラインを設けることも容易ではな
かった。
1Kバイトのメモリを設けたとすると、そのアドレスは10
ビットであり、これを２つの係数メモリに与えるために
は合計で20ビットものアドレスの生成及び供給のための
構成が必要になる。このため制御部（34）におけるアド
レス生成部の構成が複雑かつ大規模になり、またアドレ
ス供給のために20本もラインを設けることも容易ではな
かった。
上述した従来の技術では、複数の演算処理部に各々設
けられた係数メモリに読出アドレスを生成し供給するの
が容易ではないなどの問題点があった。
けられた係数メモリに読出アドレスを生成し供給するの
が容易ではないなどの問題点があった。
本発明は、複数の処理演算部（32）（33）に対して各
々設けられ、夫々フィルタ係数が記憶されている複数の
係数メモリ（2A）（2B）と、上記処理演算部と上記係数
メモリの動作を制御する制御部（34）とを備え、上記処
理演算部にて入力データと上記複数の係数メモリから読
出される複数のフィルタ係数との積和演算を行うことに
より上記入力データに対してフィルタ処理を施すように
なされた演算処理装置において、上記各係数メモリに
は、上記複数の処理演算部で任意の同一時点に必要とさ
れる上記各フィルタ係数が互いに同一のアドレス信号に
て示される位置に記憶されており、上記制御部で生成さ
れた読出アドレス信号が上記同一のアドレス信号として
上記各係数メモリに共通に供給されるようになされてい
ることを特徴とする演算処理装置である。
々設けられ、夫々フィルタ係数が記憶されている複数の
係数メモリ（2A）（2B）と、上記処理演算部と上記係数
メモリの動作を制御する制御部（34）とを備え、上記処
理演算部にて入力データと上記複数の係数メモリから読
出される複数のフィルタ係数との積和演算を行うことに
より上記入力データに対してフィルタ処理を施すように
なされた演算処理装置において、上記各係数メモリに
は、上記複数の処理演算部で任意の同一時点に必要とさ
れる上記各フィルタ係数が互いに同一のアドレス信号に
て示される位置に記憶されており、上記制御部で生成さ
れた読出アドレス信号が上記同一のアドレス信号として
上記各係数メモリに共通に供給されるようになされてい
ることを特徴とする演算処理装置である。
これによれば、各係数メモリを共通のアドレスで読出
することができるようにしたので、制御部での読出アド
レスの生成が容易になり、またその供給ラインの本数も
削減して構成を簡単にすることができる。
することができるようにしたので、制御部での読出アド
レスの生成が容易になり、またその供給ラインの本数も
削減して構成を簡単にすることができる。
第１図において、図は単位処理プロセッサ部を示す。
この図においてFRA（31）には制御部（34）からのデー
タ選択信号が供給され、選択されたデータが演算部（3
2）（33）を構成する乗算器（1A）（1B）の入力レジス
タＲに供給される。
この図においてFRA（31）には制御部（34）からのデー
タ選択信号が供給され、選択されたデータが演算部（3
2）（33）を構成する乗算器（1A）（1B）の入力レジス
タＲに供給される。
また（2A）（2B）は係数メモリであって、この係数メ
モリ（2A）（2B）に制御部（34）からの読出アドレスが
供給され、読出された係数が乗算器（1A）（1B）に供給
される。そしてこの乗算器（1A）（1B）が制御部（34）
からの制御信号に従って駆動され、その結果がALU（3
A）（3B）に供給される。さらにこれらのALU（3A）（3
B）の出力レジスタRA,RBのデータがALU（3A）（3B）に
帰還され、このALU（3A）（3B）が制御部（34）からの
制御信号に従って駆動され、その結果が出力レジスタ
RA,RBに書込まれる。この出力レジスタRA,RBのデータが
制御部（34）からの制御信号に従って出力ポート（４）
に取出される。
モリ（2A）（2B）に制御部（34）からの読出アドレスが
供給され、読出された係数が乗算器（1A）（1B）に供給
される。そしてこの乗算器（1A）（1B）が制御部（34）
からの制御信号に従って駆動され、その結果がALU（3
A）（3B）に供給される。さらにこれらのALU（3A）（3
B）の出力レジスタRA,RBのデータがALU（3A）（3B）に
帰還され、このALU（3A）（3B）が制御部（34）からの
制御信号に従って駆動され、その結果が出力レジスタ
RA,RBに書込まれる。この出力レジスタRA,RBのデータが
制御部（34）からの制御信号に従って出力ポート（４）
に取出される。
この装置において、例えば３×３空間フィルタを構成
する場合には、必要な機能ブロックは第２図に示すよう
になる。図中Xijはデータ、aij（但しｉ＝1,2,3,j＝1,
2,3）は重み係数、Yijは演算結果である。
する場合には、必要な機能ブロックは第２図に示すよう
になる。図中Xijはデータ、aij（但しｉ＝1,2,3,j＝1,
2,3）は重み係数、Yijは演算結果である。
これを差分方程式で表わすと となる。これを上述の単位プロセッサ部で実現すると処
理は以下に示すようになる。
理は以下に示すようになる。
（ステップｊ） CM（Ａ）｛a11｝→MPY（Ａ） ：係数メモリ（Ａパート）からa11を読み出し乗算器
（Ａ）へ FRA｛xi-1,j-1｝→MPY（Ａ） :FRAからxi-1,j-1を読み出し乗算器（Ａ）へ CM（Ｂ）｛a13｝→MPY（Ｂ） ：係数メモリ（Ｂパート）からa13を読み出し乗算器
（Ｂ）へ FRA｛xi+1,j+1｝→MPY（Ｂ） :FRAからxi+1,j+1を読み出し乗算器（Ｂ）へ （ステップｊ＋１） CM（Ａ）｛a21｝→MPY（Ａ） FRA｛xi-1,j｝→MPY（Ａ） CM（Ｂ）｛a23｝→MPY（Ｂ） FRA｛xi+1,j｝→MPY（Ｂ） MPY（Ａ）→ALU（Ａ） :a11×xi-1,j-1をALU（Ａ）のRAにしまう。
（Ａ）へ FRA｛xi-1,j-1｝→MPY（Ａ） :FRAからxi-1,j-1を読み出し乗算器（Ａ）へ CM（Ｂ）｛a13｝→MPY（Ｂ） ：係数メモリ（Ｂパート）からa13を読み出し乗算器
（Ｂ）へ FRA｛xi+1,j+1｝→MPY（Ｂ） :FRAからxi+1,j+1を読み出し乗算器（Ｂ）へ （ステップｊ＋１） CM（Ａ）｛a21｝→MPY（Ａ） FRA｛xi-1,j｝→MPY（Ａ） CM（Ｂ）｛a23｝→MPY（Ｂ） FRA｛xi+1,j｝→MPY（Ｂ） MPY（Ａ）→ALU（Ａ） :a11×xi-1,j-1をALU（Ａ）のRAにしまう。
MPY（Ｂ）→ALU（Ｂ） :a13×xi+1,j+1をALU（Ｂ）のRBにしまう。
（ステップｊ＋２） CM（Ａ）｛a31｝→MPY（Ａ） FRA｛xi+1,j+1｝→MPY（Ａ） CM（Ｂ）｛a33｝→MPY（Ｂ） FRA｛xi-1,j+1｝→MPY（Ｂ） MPY（Ａ）→ALU（Ａ）＋RA :RAの出力とa21×xi-1,jを加算しALU（Ａ）のRAにしま
う。
う。
MPY（Ｂ）→ALU（Ｂ）＋RB :RBの出力とa23×xi-1,jを加算しALU（Ａ）のRBにしま
う。
う。
（ステップｊ＋３） CM（Ａ）｛a12｝→MPY（Ａ） FRA｛xi,j-1｝→MPY（Ａ） CM（Ｂ）｛a32｝→MPY（Ｂ） FRA｛xi,j+1｝→MPY（Ｂ） MPY（Ａ）→ALU（Ａ）＋RA MPY（Ｂ）→ALU（Ｂ）＋RB （ステップｊ＋４） CM（Ａ）｛a22｝→MPY（Ａ） FRA｛xij｝→MPY（Ａ） MPY（Ａ）→ALU（Ａ）＋RA MPY（Ｂ）→ALU（Ｂ）＋RB （ステップｊ＋５） MPY（Ａ）→ALU（Ａ）＋RA （ステップｊ＋６） RB→ALU（Ａ）＋RA :ALU（Ｂ）のRBの内容とALU（Ａ）のRAの内容とを加算 （ステップｊ＋７） RA→出力ポート このようにして３×３空間フィルタを実現することが
できる。
できる。
そしてこの場合に、ステップｊの係数a11とa13,j＋１
のa21とa23,j＋２のa31とa33,j＋３のa12とa32は、それ
ぞれ係数メモリ（2A）（2B）から取り出されるものの、
その必要とされる時点は同一である。そこでこれらの係
数を、例えば第３図に示すように各メモリ（2A）（2B）
のアドレスに書込んでおくことにより、ステップｊでア
ドレス0,j＋１で1,j＋２で2,j＋３で3,j＋４で４を読出
すことにより、これらの係数を通常と同様に取出すこと
ができる。
のa21とa23,j＋２のa31とa33,j＋３のa12とa32は、それ
ぞれ係数メモリ（2A）（2B）から取り出されるものの、
その必要とされる時点は同一である。そこでこれらの係
数を、例えば第３図に示すように各メモリ（2A）（2B）
のアドレスに書込んでおくことにより、ステップｊでア
ドレス0,j＋１で1,j＋２で2,j＋３で3,j＋４で４を読出
すことにより、これらの係数を通常と同様に取出すこと
ができる。
従って上述の装置において、制御部（34）からメモリ
（2A）（2B）に供給される読出アドレスを共通にして
も、メモリ（2A）（2B）からは通常と同様に係数が取出
され、制御部（34）で生成されるアドレスを単一とする
と共に、その供給ラインも１メモリ分、例えば10ビット
のみで、各メモリ（2A）（2B）からの読出を行うことが
できる。
（2A）（2B）に供給される読出アドレスを共通にして
も、メモリ（2A）（2B）からは通常と同様に係数が取出
され、制御部（34）で生成されるアドレスを単一とする
と共に、その供給ラインも１メモリ分、例えば10ビット
のみで、各メモリ（2A）（2B）からの読出を行うことが
できる。
なお上述の装置はメモリの数が増すほど有効であり、
ｎ個であればアドレス生成部及び供給ラインの数を従来
の1/nにすることができる。
ｎ個であればアドレス生成部及び供給ラインの数を従来
の1/nにすることができる。
本発明によれば、各係数メモリを共通のアドレスで読
出することができるようにしたので、制御部での読出ア
ドレスの生成が容易になり、またその供給ラインの本数
も削減して構成を簡単にすることができるようになっ
た。
出することができるようにしたので、制御部での読出ア
ドレスの生成が容易になり、またその供給ラインの本数
も削減して構成を簡単にすることができるようになっ
た。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図、第５図は従来の技術の説明の
ための図である。 （1A）（1B）は乗算器、（2A）（2B）は係数メモリ、
（3A）（3B）はALU、（４）は出力ポートである。
説明のための図、第４図、第５図は従来の技術の説明の
ための図である。 （1A）（1B）は乗算器、（2A）（2B）は係数メモリ、
（3A）（3B）はALU、（４）は出力ポートである。
Claims (1)
- 【請求項１】複数の処理演算部に対して各々設けられ、
夫々フィルタ係数が記憶されている複数の係数メモリ
と、上記処理演算部と上記係数メモリの動作を制御する
制御部とを備え、上記処理演算部にて入力データと上記
複数の係数メモリから読出される複数のフィルタ係数と
の積和演算を行うことにより上記入力データに対してフ
ィルタ処理を施すようになされた演算処理装置におい
て、 上記各係数メモリには、上記複数の処理演算部で任意の
同一時点に必要とされる上記各フィルタ係数が互いに同
一のアドレス信号にて示される位置に記憶されており、
上記制御部で生成された読出アドレス信号が上記同一の
アドレス信号として上記各係数メモリに共通に供給され
るようになされていることを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260389A JP2535817B2 (ja) | 1985-11-20 | 1985-11-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260389A JP2535817B2 (ja) | 1985-11-20 | 1985-11-20 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119683A JPS62119683A (ja) | 1987-05-30 |
| JP2535817B2 true JP2535817B2 (ja) | 1996-09-18 |
Family
ID=17347236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260389A Expired - Fee Related JP2535817B2 (ja) | 1985-11-20 | 1985-11-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535817B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2572772T3 (es) * | 2005-01-21 | 2016-06-02 | Bea S.A. | Sensor para utilizar en puertas automáticas |
| JP2019074967A (ja) * | 2017-10-17 | 2019-05-16 | キヤノン株式会社 | フィルタ処理装置およびその制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7905332A (nl) * | 1979-07-09 | 1981-01-13 | Philips Nv | Decimerend, lineair phase, digital fir filter. |
| JPS57121734A (en) * | 1981-01-22 | 1982-07-29 | Victor Co Of Japan Ltd | Digital signal processor |
| JPS61264431A (ja) * | 1985-05-20 | 1986-11-22 | Hitachi Ltd | 記憶回路 |
-
1985
- 1985-11-20 JP JP60260389A patent/JP2535817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119683A (ja) | 1987-05-30 |
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