JP3458518B2 - 並列プロセッサ - Google Patents

並列プロセッサ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、映像信号等の演算処理
に用いられる並列プロセッサに関する。
【０００２】
【従来の技術】一般に、並列プロセッサを用いたディジ
タルシグナルプロセッサ（ＤＳＰ）は、映像信号等に対
して演算処理を行う演算処理部分と映像信号の各画素の
画素データおよび演算処理結果等のデータを記憶するメ
モリ部分とは別個の信号処理回路素子（デバイス）によ
り実現し、これらの信号処理回路素子の間をデータバス
等で接続して構成されている。このような構成のＤＳＰ
においては、演算処理部分の処理速度に応じた速度でメ
モリ部分から演算処理部分にデータを読み出し、あるい
は、演算処理部分からメモリ部分に演算処理の結果得ら
れたデータを書き込む必要がある。
【０００３】しかしながら、メモリ部分から演算処理部
分へのデータの読み出しの速度は、データバスのビット
幅およびメモリ部分に用いられる回路素子のデータ入出
力の動作速度、つまり演算処理部分とメモリ部分との間
の通信速度により制限される。すなわち、演算処理部分
とメモリ部分との間の通信速度によりＤＳＰ自体の処理
速度が制限されてしまう。従って、演算処理部分とメモ
リ部分とを別個の回路素子を用いたＤＳＰの設計におい
ては、これらの回路素子を接続するデータバスによる動
作速度上の制限を取り除くことができるようにデータバ
スを取り扱うことが重要であり、また、高速かつ高性能
なＤＳＰを設計する上で最も難しい問題であった。
【０００４】演算処理部分とメモリ部分とを別個の回路
素子で実現したＤＳＰにおける演算処理部分とメモリ部
分との間の通信速度の問題を解決するために、映像信号
処理の分野では、リニアアレイプロセッサと呼ばれる並
列プロセッサが用いられるようになってきている。リニ
アアレイプロセッサは、演算処理部分とメモリ部分との
間の通信速度により生じる問題を解決するために考え出
されたものであり、演算処理の対象となる信号に含まれ
る各データ、つまり１ライン分の映像信号に含まれる各
画素データに対応させて演算処理回路およびメモリ回路
を同一回路素子（デバイス）上に構成し、１ライン分の
映像信号の画素データをメモリ回路に取り込んでから各
画素データに対応する演算処理回路により各画素につい
てプログラマブルに同一の演算処理を行う。リニアアレ
イプロセッサにおける演算処理は、ＳＩＭＤ（SingleIn
struction Multiple Data）処理方式とも呼ばれる。リ
ニアアレイプロセッサの構成によれば、演算処理部分と
メモリ部分との間の通信速度に起因する問題を取り除く
ことができるので、高速かつ高性能なＤＳＰを構成する
ことができる。
【０００５】リニアアレイプロセッサとしては、従来か
ら文献「Chiders J. et al, "SVP:Serial Video Proces
sor", IEEE 1990 CICC, pp17.3.1〜17.3.4」に記載され
たものが知られている。
【０００６】以下、図５を参照して上記文献に記載され
た従来の並列プロセッサの演算処理回路（プロセッサエ
レメント８）の構成を説明する。なお、図５に示したプ
ロセッサエレメント８は、上記文献にfigure 4-1: 〜fi
gure 4-11:として記載されているものであり、図解を簡
略化した都合上、ＲＦ０／ＤＩＲ回路９４およびＲＦ１
／ＤＯＲ回路９６の部分を簡略化して示してある。プロ
セッサエレメント８は、入力信号選択回路８０、レジス
タ（Ａ）８２、レジスタ（Ｍ）８４、レジスタ（Ｂ）８
６、レジスタ（Ｃ）９０、Ｌ／Ｒ制御回路９２、ＲＦＯ
／ＤＩＲ回路９４、ＲＦＩ／ＤＯＲ回路９６、および、
算術演算回路９８から構成されている。
【０００７】入力信号選択回路８０は、２つの２入力１
出力のマルチプレクサ８００，８０２から構成されてい
る。レジスタ（Ａ）８２、レジスタ（Ｍ）８４、レジス
タ（Ｂ）８６は、それぞれ８入力１出力のマルチプレク
サ８２０，８４０，８６０およびＤフリップフロップ８
２２，８４２，８６２から構成されている。レジスタ
（Ｃ）９０は、２つの２入力１出力のマルチプレクサ９
００，９０２、８入力１出力のマルチプレクサ９０４お
よびＤフリップフロップ９０６から構成されている。
【０００８】Ｌ／Ｒ制御回路９２は、４入力１出力のマ
ルチプレクサ９２０およびプロセッサエレメント８を用
いた並列プロセッサにおいて、各プロセッサエレメント
８に共通して用いられる１０２４入力１出力のＮＯＲ回
路９２２から構成されている。算術演算回路９８は、Ｏ
Ｒ回路９８０、ＡＮＤ回路９８２、および、全加算回路
として動作するＡＬＵ９８４から構成されている。上記
文献に記載された並列プロセッサは、それぞれプロセッ
サエレメント８およびメモリ回路から構成される単位プ
ロセッサが多数直列に接続されて構成されており、さら
に、各単位プロセッサに対応する画素データを直列（シ
リアル）形式の映像信号から分離して供給する入力用シ
フトレジスタ回路および各単位プロセッサの演算結果を
シリアルな信号に変換して出力する出力用シフトレジス
タを有している。
【０００９】
【発明が解決しようとする課題】リニアアレイプロセッ
サにおいては、処理の対象となる信号のデータ長と同
じ、例えば２，２００個もの単位プロセッサを設ける必
要がある。しかしながら、プロセッサエレメント８の回
路構成は冗長であり、プロセッサエレメント８を用いて
リニアアレイプロセッサを構成した場合には、回路規模
が大きくなるので全回路を同一の素子上に実現しにく
く、また、実現できても素子面積が大きくなってしま
い、非常に高価な素子になってしまうという問題があ
る。プロセッサエレメント８においては、ＡＬＵ（算術
演算処理ユニット）９８４にデータを供給する４個のレ
ジスタ、つまりレジスタ（Ａ）８２、レジスタ（Ｍ）８
４、レジスタ（Ｂ）８６、および、レジスタ（Ｃ）９０
がそれぞれ８入力１出力のマルチプレクサ回路を有して
おり、これらのレジスタおよびマルチプレクサの数は
２，２００個の単位プロセッサ全体で８，８００個にも
及ぶから、回路規模を大きくする最大の原因となってい
た。
【００１０】本発明は上述した従来技術の問題点に鑑み
てなされたものであり、本発明の目的は、プロセッサエ
レメントの性能を下げることなく、特に、ＡＬＵにデー
タを供給するレジスタおよびマルチプレクサの回路規模
を小さくしてプロセッサエレメントの回路構成の冗長性
を減じた並列プロセッサを提供することにある。また本
発明の第２の目的は、各単位プロセッサの回路規模を小
さくして単一素子上の単位プロセッサの数を増加させる
ことができ、より高性能な並列プロセッサを提供するこ
とにある。さらに本発明の第３の目的は、同一数の単位
プロセッサをより小さい素子面積で実現し、安価で高性
能な並列プロセッサを提供することにある。本発明の第
４の目的は、消費電力を削減可能な並列プロセッサを提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の並列プロセッサは、１周期あたり複数のデー
タからなる入力信号に演算処理を行う並列プロセッサで
あって、当該並列プロセッサが、複数のデータ数に応じ
た数だけ並列に設けられており、それぞれ１データごと
の演算処理を行う複数の単位演算ユニットを具備する。
該単位演算ユニットそれぞれは、メモリ回路と、該メモ
リ回路に接続されたプロセッサエレメントとを有し、隣
接する２つの単位演算ユニットとデータの交換が可能な
ように構成されている。プロセッサエレメントはそれぞ
れ、全加算回路と、該全加算回路の第１の入力に接続さ
れた２つの入力について論理演算を行う論理演算回路
と、単位演算ユニット内のメモリ回路からの第１のデー
タまたは隣接する単位演算ユニット内のメモリ回路から
の第１のデータのいずれかを選択する第１のセレクタ回
路と、単位演算ユニット内のメモリ回路からの第２のデ
ータまたは隣接する単位演算ユニット内のメモリ回路か
らの第２のデータのいずれかを選択する第２のセレクタ
回路と、第２のセレクタ回路が選択した第２のデータ、
論理値１または論理値０のいずれかを選択して論理演算
回路に対する第１の入力として出力する第３のセレクタ
回路と、第１のセレクタ回路が選択した第１のデータ、
論理値１または論理値０のいずれかを選択して論理演算
回路に対する第２の入力として出力する第４のセレクタ
回路と、第２のセレクタ回路が選択した第２のデータ、
論理値１または論理値０のいずれかを選択して全加算回
路の第２の入力として出力する第５のセレクタ回路と、
全加算回路のキャリー出力、論理値１または論理値０の
いずれかを選択して全加算回路の第３の入力として出力
する第６のセレクタ回路とを有する。
【００１２】好適には、第２のセレクタ回路が選択した
第２のデータを保持するレジスタ回路と、第３のセレク
タ回路が保持するデータに従って、全加算回路の加算値
出力またはレジスタ回路に保持された第２のデータのい
ずれかを選択する第７のセレクタ回路をさらに有する。
また好適には、第７のセレクタ回路が選択したデータ、
全加算回路の加算値出力およびキャリー出力のいずれか
を選択する第８のセレクタ回路をさらに有し、第８のセ
レクタ回路が選択したデータを単位演算ユニットのメモ
リ回路に記憶するように構成されている。さらに好適に
は、論理回路は、第３のセレクタ回路が選択したデー
タ、第４のセレクタ回路が選択したデータおよびプロセ
ッサエレメントに供給されたコマンドとに所定の論理演
算を行って全加算回路の第１の入力として出力する。好
適には、第３〜第６のセレクタ回路の内部レジスタおよ
び第２のセレクタ回路が選択した第２のデータを保持す
るレジスタ回路のうち、共用可能なものについて、共用
可能に構成する。また好適には、第３〜第６のセレクタ
回路の内部レジスタおよび第２のセレクタ回路が選択し
た第２のデータを保持するレジスタ回路のうち、メモリ
内部のセンスアンプのレジスタ機能にて代用した構成に
する。さらに好適には、並列プロセッサにおいて、所定
の論理演算に代えてＢｏｏｔｈの乗算アルゴリズムに対
応した演算を行うように構成する。また好適には、クロ
ック信号をグループ分けして所望の動作に合わせて変化
させて消費電力を低減させる。
【００１３】
【作用】メモリ回路は、論理演算手段に対してそれぞれ
１ビット幅の２つの出力バスと１つの入力バスとを有し
ており、データ入力手段から供給された、例えば８ビッ
ト構成の画素データ、演算処理の中間値および結果を記
憶する。メモリ回路は、当該単位演算ユニットおよび隣
接する単位演算ユニットのデータ選択手段にこれらの値
（データ）を２つの１ビットデータとして供給し、演算
処理結果を１ビット単位で記憶する。
【００１４】第１のセレクタ回路および第２のセレクタ
回路は、前置および後置された２つの隣接する単位演算
ユニットのメモリ回路との間に単位演算ユニット間にま
たがるデータバスを有している。データ選択手段は、２
つの隣接する単位演算ユニットのメモリ回路から入力さ
れたデータ、および、当該単位演算ユニットのメモリ回
路から入力されたデータの内の２つを論理演算手段に入
力して、単位演算ユニット間にまたがるデータの送受信
を行うことを可能とし、また、ある単位演算ユニットに
おいて、他の単位演算ユニットのデータを用いた演算処
理を可能としている。
【００１５】論理演算手段は、第３のセレクタ回路およ
び第４のセレクタ回路が選択した２つのデータ、およ
び、各プロセッサエレメントに同一の演算処理を行わせ
るコマンドを選択して所定の論理演算を行う算術演算手
段に供給する。第３〜第６のセレクタ回路は、第１およ
び第２のセレクタ回路が選択したデータをさらにコマン
ドに従って選択して全加算回路の第２および第３の入力
として供給することにより、プロセッサエレメントの回
路規模を小さくする。第３〜第６のセレクタ回路の内部
のレジスタおよび第７のセレクタ回路の前に付属するレ
ジスタのうら、入力信号およびクロック信号が共通なも
のについては共用するこことにより、プロセッサエレメ
ントの回路規模を小さくできる。第３〜第６のセレクタ
回路の内部レジスタおよび第７のセレクタ回路の前に付
属するレジスタのうち、メモリ回路のセンス・アンプで
代用可能なものについては省略することにより、プロセ
ッサエレメントの回路規模を小さくできる。第３〜第６
のセレクタ回路の内部レジスタおよび第７のセレクタ回
路の前に付属するレジスタのうち、クロック信号のグル
ープ分けを行って所望の動作に合わせて供給することに
より、消費電力を大幅に削減することができる。
【００１６】全加算回路は、２つの１ビット入力データ
を全加算して加算値とキャリーを出力する。多ビット幅
のデータを１ビットずつ操作することにより、１ビット
全加算回路を用いて多ビットのデータの処理を行うこと
が可能である。また、多ビット並列処理の算術演算手段
に比べて１ビット全加算回路は回路の規模が小さいの
で、本発明の並列プロセッサのように非常に多くの数が
必要となる用途に好適である。
【００１７】
【実施例】以下、図１〜図３を参照して本発明の並列プ
ロセッサ１の構成を説明する。図１は本発明の並列プロ
セッサ１の構成を示す図である。本発明の並列プロセッ
サ１は、単位演算処理回路１０i を直列に、例えば７６
８個、１，０２４個、２，２００個といった数、映像信
号の１水平周期分の各画素に対応して接続した構成にな
っており、いわゆるＳＩＭＤ（Single Instruction Mul
tiple Data）方式の動作により、１水平期間（１ライ
ン、または、１Ｈ）分の映像信号の各画素の輝度信号等
の画素データ（画素値Ｄi ）について並列的に演算処理
を行う。
【００１８】並列プロセッサ１には、１水平期間分（１
ライン分、または、１Ｈ分）の映像信号の画素値Ｄ
i が、例えば水平期間Ｈk （ｋは整数）において入力デ
ータ端子からシリアル（直列）に順次入力される。画素
値Ｄi は入力シフトレジスタ１２によりパラレル（並
列）に変換され、水平期間Ｈk に続く水平ブランキング
期間Ｂk において各メモリ回路１０４i および演算回路
１０６i に供給される。さらに続く水平期間Ｈk+1 にお
いて、画素値Ｄi について演算回路１０６i により所定
の演算処理が施さる。これらの演算処理結果Ｑi は続く
水平ブランキング期間Ｂk+1 において出力シフトレジス
タ１４に供給され、続く水平期間Ｈk+2 において順次シ
リアルに出力データ端子から出力される。
【００１９】図１を参照して並列プロセッサ１の構成を
詳細に説明する。データ入力レジスタ１００i （ｉ＝
１，２，…，ｎ）は、入力シフトレジスタ１２を構成し
ており、それぞれ並列プロセッサ１への入力データ端子
から水平期間Ｈk に対して出力される、例えば８ビット
幅の映像信号の画素値Ｄi を順次シフトして保持し、続
く水平ブランキング期間Ｂk においてメモリ回路１０４
i に供給して記憶させる。
【００２０】データ出力レジスタ１０２i は、出力シフ
トレジスタ１４を構成しており、それぞれ水平期間Ｈ
k+1 においてメモリ回路１０４i および演算回路１０６
i により所定の演算処理が施された画素値Ｄi に対応す
る演算処理結果Ｑi を、続く水平ブランキング期間Ｂ
k+1 において記憶し、さらに記憶した演算処理結果Ｑi
を水平期間Ｈk+2 において出力データ端子から順次シフ
トしてシリアルに出力する。なお、データ入力レジスタ
１００i およびデータ出力レジスタ１０２i について
は、図２を参照してさらに詳細に後述する。
【００２１】メモリ回路１０４i は、例えば複数の８ビ
ットレジスタを有しており、データ入力レジスタ１００
i から供給されたデータを記憶し、演算制御回路（ＣＮ
ＴＲ）１０８の制御に従って、これらの８ビットレジス
タに記憶されている任意の２個の１ビット幅のデータ
（１ビットデータ）をそれぞれ演算回路１０６i の読み
出しビット線ｉｎｐ１，ｉｎｐ２を介して演算回路１０
６i 等に供給し、また、書き込みビット線ｗｏｕｔを介
して演算回路１０６i の加算結果等を読み込んで記憶す
る。
【００２２】演算回路１０６i は、１ビットプロセッサ
であって、演算制御回路１０８の制御に従って、例えば
１回の演算処理につき、入力された２個の１ビットデー
タ、あるいは、数値１または数値０、および、入力され
た１ビットデータを加算し、その加算結果の値（数値）
またはキャリーをメモリ回路１０４i に対して出力す
る。さらに演算回路１０６i は、それぞれ前置および後
置された（前段および後段の、あるいは、隣接する）単
位演算処理回路１０i-1 ，１０i+1 のメモリ回路１０４
i-1 ，１０４i+1 、および、演算回路１０６i-1 ，１０
６i+1 との間に２ビット幅のデータ端子Ｘi （Ｘ１i ，
Ｘ２i ），Ｘi+1 （Ｘ１i+1 ，Ｘ２i+1 ）、および、デ
ータ端子Ｙi （Ｙ１i ，Ｙ２i ），Ｙi+1 （Ｙ１i+1 ，
Ｙ２i+1 ）を有しており、データ端子Ｙi により前段の
単位演算処理回路１０i-1 のデータ端子Ｘi からデータ
を受け、データ端子Ｘi+1 により後段の単位演算処理回
路１０ i+1 のデータ端子Ｙi+1 にデータを送出し、デー
タ端子Ｙi により前段の単位演算処理回路１０i-1 の端
子Ｘi からデータを受け、データ端子Ｙi+1 により後段
の単位演算処理回路１０i+1 のデータ端子Ｘi+1 からデ
ータを受ける。ただし、図１に示すように、単位演算処
理回路１０1 の前段および単位演算処理回路１０ n の後
段は存在しないので、データ端子Ｙ1 ，Ｙn+1 には、数
値０が入力されている。
【００２３】これらのデータ端子Ｘi ，Ｘi+1 およびデ
ータ端子Ｙi ，Ｙi+1 により、単位演算処理回路１０i
は、隣接する単位演算処理回路１０i-1 ，１０i+1 との
間でデータの送受信が可能であり、隣接する単位演算処
理回路１０i-1 ，１０i+1 のデータを利用した演算処理
を行うことも可能である。データ入力レジスタ１０
０i 、データ出力レジスタ１０２ｉ、メモリ回路１０４
i および演算回路１０６i が単位演算処理回路１０i を
構成する。なお、プロセッサエレメントと演算回路、お
よび、単位プロセッサと単位演算処理回路と同じ意味で
ある。
【００２４】メモリ回路１０４i に記憶された８ビット
データを、演算回路１０６i が上述のように複数回演算
処理することにより、水平期間Ｈk+1 において、水平期
間Ｈ k に並列プロセッサ１に入力された画素値Ｄi につ
いて所定の演算処理を行うことができる。また、演算制
御回路１０８は、全てのメモリ回路１０４i に同一のデ
ータ、例えばメモリ回路１０４i のｍ（ｍ＝１，２，
３，…）番目のレジスタｐ（ｐ＝１，２，３，…）番目
のビットに１ビットデータの読み出し、あるいは、書き
込みを行わせ、また、演算制御回路１０８は演算回路１
０６i に同一の演算処理を行わせる。従って、単位演算
処理回路１０i はそれぞれ入力された画素値Ｄi につい
て同一の演算処理を行うことになる。すなわち、並列プ
ロセッサ１はＳＩＭＤ方式の並列プロセッサである。
【００２５】演算制御回路１０８は、各単位演算処理回
路１０i を制御して所定の演算処理を行わせる。なお、
図１においては、演算制御回路１０８から各構成要素へ
の制御信号は省略されており、また、上述の図１を参照
した説明においても制御信号に関する記載は省略してあ
る。これらの点については、図２および図３を参照して
後述する。
【００２６】次に、図２を参照して単位演算処理回路１
０i を構成する各部分の接続および動作を説明する。図
２は、図１に示した単位演算処理回路１０i を構成する
データ入力レジスタ（ＤＩＲ）１００i 、データ出力レ
ジスタ（ＤＯＲ）１０２i 、メモリ回路（ＭＥＭ）１０
４i 、および、演算回路（ＰＥ）１０６i の接続を示す
図である。なお、図２に示す単位演算処理回路１０i の
各構成要素は、図１に同一符号を付して示した並列プロ
セッサ１の各構成要素に同じである。データ入力レジス
タ１００i は、上述のように８ビット幅のデータバスで
隣接する単位演算処理回路１０i-1 ，１０i+1 のデータ
入力レジスタ１００i-1 ，１００i+1 と接続されてお
り、演算制御回路１０８から入力される制御信号ＣＤＩ
Ｒに従って、並列プロセッサ１の入力データ端子に８ビ
ット幅の画素値Ｄi が１個入力されるたびに順次その内
容を後段にシフトしてゆく。従って、水平期間の終了時
点では、データ入力レジスタ１００i はそれぞれ画素値
Ｄi を記憶することになる。続く水平ブランキング期間
に、データ入力レジスタ１００i に記憶された画素値Ｄ
i は、制御信号ＣＰＥに従ってメモリ回路１０４i に読
み出されて記憶される。ここで、データ入力レジスタ１
００i の各ビットは、メモリ回路１０４i と同じメモリ
空間にあり、画素値Ｄi はメモリ回路１０４i に１ビッ
トずつ読み出される。
【００２７】データ出力レジスタ１０２i は、上述のよ
うに８ビット幅のデータバスで隣接する単位演算処理回
路１０i-1 ，１０i+1 のデータ出力レジスタ１０
２i-1 ，１０２i+1 と接続されており、演算制御回路１
０８から入力される制御信号ＣＤＯＲに従って、並列プ
ロセッサ１の入力データ端子に８ビット幅の画素値Ｄi
が１個入力されるたびに順次その内容を後段にシフトし
てゆく。従って、水平期間の並列プロセッサ１の出力デ
ータ端子には、その水平期間に先立つ水平ブランキング
期間に出力レジスタ１０２i に記憶された演算処理結果
Ｑi が、画素値Ｄi と同じデータレート（データ速度）
で順次出力される。ここで、データ出力レジスタ１０２
i の各ビットは、メモリ回路１０４i と同じメモリ空間
にあり、演算処理結果Ｑi はメモリ回路１０４i から１
ビットずつ書き込まれる。メモリ回路１０４i は、演算
制御回路１０８から入力される制御信号ＣＭＥＭに従っ
て、データ入力レジスタ１００i から画素値Ｄi を読み
出して記憶し、データ出力レジスタ１０２i に演算処理
結果Ｑi を書き込んで記憶させる。またメモリ回路１０
４i は、制御信号ＣＭＥＭに従って、任意のレジスタの
任意のビットの値を演算回路１０６i の読み出しビット
線ｉｎｐ１，ｉｎｐ２から演算回路１０６i 、および、
端子Ｘi ，Ｘi+1 を介して隣接する単位演算処理回路１
０i- 1 ，１０i+1 の演算回路１０６i-1 ，１０６i+1 の
端子Ｙi ，Ｙi+1 に供給する。またメモリ回路１０４i
は、演算制御回路１０８から入力される制御信号ＣＭＥ
Ｍに従って、任意のレジスタの任意のビットに、書き込
みビット線ｗｏｕｔを介して演算回路１０６i から入力
された加算結果等を記憶する。
【００２８】演算回路１０６i は、演算制御回路１０８
から入力される制御信号ＣＰＥに従って、メモリ回路１
０４i 、隣接する単位演算処理回路１０i-1 ，１０i+1
のメモリ回路１０４i-1 ，１０４i+1 の端子Ｘi ，Ｘ
i+1 から演算回路１０６i の端子Ｙi ，Ｙi+1 を介し
て、メモリ回路１０４i から読み出しビット線ｉｎｐ
１，ｉｎｐ２を介してデータを受ける。また、演算回路
１０６i は、演算制御回路１０８から入力される制御信
号ＣＰＥに従って、その加算結果等を書き込みビット線
ｗｏｕｔを介してメモリ回路１０４i に対して出力して
記憶させる。図２に示したように、演算回路１０６i と
メモリ回路１０４i との入出力を、演算回路１０６i 側
からみて２入力１出力とした理由は、図３を参照して後
述する演算回路１０６i が２入力１出力の演算処理を基
本としているからである。なお、演算回路１０６i の全
加算回路２４０i は本来３入力２出力であるが、これら
の内、キャリーに関する１出力および１入力は演算回路
１０６i 内部で保存されており、演算回路１０６i 全体
としては２入力１出力で足りることになる。
【００２９】以下、図３を参照して演算回路１０６i の
構成を説明する。演算回路１０６i は、上述のように、
全加算回路（ＦＡ；Ｆｕｌｌ Ａｄｄｅｒ）２４０i を
算術演算処理ユニットとして有する２入力（ｉｎｐ１，
ｉｎｐ２）１出力（ｗｏｕｔ）の１ビットプロセッサで
ある。セレクタ回路（ＳＥＬ）２００i は、演算制御回
路１０８から入力される制御信号ＣＰＥに含まれる３ビ
ット幅の制御信号ＣＰＥａ２〜ＣＰＥａ０に従って、隣
接する単位演算処理回路１０i-1 ，１０i+1 のメモリ回
路１０４i-1 ，１０４ i+1 の読み出しビット線ｉｎｐ
１，ｉｎｐ２から端子Ｙi （Ｙ１i ，Ｙ２i ），Ｙi+1
（Ｙ１i+1 ，Ｙ２i+1 ）を介して入力されたそれぞれ２
個、合計４個の１ビットデータ、および、メモリ回路１
０４i の読み出しビット線ｉｎｐ１から入力された１ビ
ットデータの内の１つを選択してセレクタ回路（ａｓ
１）２１２iに対して出力する。
【００３０】セレクタ回路２０２i は、演算制御回路１
０８から入力される制御信号ＣＰＥに含まれる３ビット
幅の制御信号ＣＰＥｂ２〜ＣＰＥｂ０に従って、隣接す
る単位演算処理回路１０i-1 ，１０i+1 のメモリ回路１
０４i-1 ，１０４i+1 の読み出しビット線ｉｎｐ１，ｉ
ｎｐ２から端子Ｙi ，Ｙi+1 を介して入力されたそれぞ
れ２個、合計４個の１ビットデータ、および、メモリ回
路１０４i の読み出しビット線ｉｎｐ２から入力された
１ビットデータの内の１つを選択して、レジスタ回路
（ＲＥＧ）２２８i 、セレクタ回路（ｍｓ１）２０
６i 、および、セレクタ回路（ｂｓ１）２１８i に対し
て出力する。
【００３１】入力セレクタ（ｍｓ）２０４i は、セレク
タ回路２０６i 、および、レジスタ回路（ｍｒ１）２０
８i とから構成されており、レジスタ回路２０８i は、
セレクタ回路２０２i から入力される信号Ｉ２を、制御
信号ＣＰＥに含まれるクロック信号ＣＫが有効化（アサ
ート）するタイミングでラッチして保持し、セレクタ回
路２０６i に対して出力する。セレクタ回路２０６
i は、セレクタ回路２０６ i 自身の出力信号、レジスタ
回路２０８i の出力信号、および数値１，０のいずれか
を、演算制御回路１０８から入力される制御信号ＣＰＥ
に含まれる制御信号ＣＰＥｃ１，ＣＰＥｃ０に従って選
択し、ＯＲ回路（ｍｏ３）およびセレクタ回路（ｄｓ）
２３０i の選択信号入力端子に対して出力する。ここ
で、クロック信号ＣＫは、演算回路１０６i の動作周期
を規定する。
【００３２】入力セレクタ（ｍｓ）２０４i の動作につ
いて説明すると、クロック信号ＣＫが有効化された場合
には、レジスタ回路２０８i には、それ以前のセレクタ
回路２０２i の出力信号の値が保持される。セレクタ回
路２０６i がレジスタ回路２０８i の出力信号を選択し
た場合には、入力セレクタ（ｍｓ）２０４i の出力信号
の値はレジスタ回路２０８i の出力信号の値となり、セ
レクタ回路２０６i が数値１を選択した場合には、入力
セレクタ（ｍｓ）２０４i の出力信号の値は数値１とな
り、セレクタ回路２０６i が数値０を選択した場合に
は、入力セレクタ（ｍｓ）２０４i の出力信号の値は数
値０となる。セレクタ回路２０６i がセレクタ回路２０
６i 自身の信号を選択した場合には、２０４i の出力信
号にはそれ以前の値がラッチされる。
【００３３】入力セレクタ（ｍｓ）２０４i は、入力セ
レクタ（ｍｓ）２０４i の出力信号をマスクする役割を
有している。すなわち、入力セレクタ（ｍｓ）２０４i
の出力信号およびコマンド信号ＣＭＤ１の論理値が１で
ある場合には、ＡＮＤ回路２３６i の出力信号は入力セ
レクタ（ｍｓ）２０４i の出力信号に一致し、入力セレ
クタ（ｍｓ）２０４i の出力信号およびコマンド信号Ｃ
ＭＤ１の論理値が０である場合にはＡＮＤ回路２３６i
の出力信号は常に論理値０となる。
【００３４】また、入力セレクタ（ｍｓ）２０４i は、
演算回路１０６i ごとに分岐条件を記憶する役割も有し
ている。並列プロセッサ１のようなＳＩＭＤ方式の並列
プロセッサにおいては、単位演算処理回路１０i ごとに
条件による出力データの選択（分岐条件）をソフトウェ
ア的に設定することができない。従って、入力セレクタ
（ｍｓ）２０４i の出力信号によりセレクタ回路２４２
i を制御してハードウェア的に条件分岐処理を実現して
いる。
【００３５】入力セレクタ（ａｓ）２１０i は、セレク
タ回路２１２i およびレジスタ回路（ａｒ１）２１４i
とから構成されており、レジスタ回路２１４i は、セレ
クタ回路２００i から入力される信号Ｉ１を、制御信号
ＣＰＥに含まれるクロック信号ＣＫが有効化（アサー
ト）するタイミングでラッチして保持し、セレクタ回路
２１２i に対して出力する。セレクタ回路２１２i は、
セレクタ回路２１２i 自身の出力信号、レジスタ回路２
１４i の出力信号、および数値１，０のいずれかを、演
算制御回路１０８から入力される制御信号ＣＰＥに含ま
れる制御信号ＣＰＥｄ１，ＣＰＥｄ０に従って選択し、
ＡＮＤ回路（ｍａｌ）２３６i に対して出力する。
【００３６】入力セレクタ（ａｓ）２１０i の動作につ
いて説明すると、クロック信号ＣＫが有効化された場合
には、レジスタ回路２１４i には、それ以前のセレクタ
回路２００i の出力信号の値が保持される。セレクタ回
路２１２i がレジスタ回路２１４i の出力信号を選択し
た場合には、入力セレクタ（ａｓ）２１０i の出力信号
の値はレジスタ回路２１４i の出力信号の値となり、セ
レクタ回路２１２i が数値１を選択した場合には、入力
セレクタ（ａｓ）２１０i の出力信号の値は数値１とな
り、セレクタ回路２１２i が数値０を選択した場合に
は、入力セレクタ（ａｓ）２１０i の出力信号の値は数
値０となる。セレクタ回路２１２i がセレクタ回路２１
２i 自身の信号を選択した場合には、２１０i の出力信
号にはそれ以前の値がラッチされる。セレクタ回路２２
４i 自身の信号を選択した場合には、２２２i の出力信
号にはそれ以前の値がラッチされる。
【００３７】入力セレクタ（ｂｓ）２１６i は、セレク
タ回路２１８i 、および、レジスタ回路（ｂｒ１）２２
０i とから構成されており、レジスタ回路２２０i は、
セレクタ回路２０２i から入力される信号Ｉ２を、制御
信号ＣＰＥに含まれるクロック信号ＣＫが有効化（アサ
ート）するタイミングでラッチして保持し、セレクタ回
路２１８i に対して出力する。セレクタ回路２１８
i は、セレクタ回路２１８ i 自身の出力信号、レジスタ
回路２２０i の出力信号、および数値１，０のいずれか
を、演算制御回路１０８から入力される制御信号ＣＰＥ
に含まれる制御信号ＣＰＥｅ１，ＣＰＥｅ０に従って選
択し、全加算回路２４０i の端子Ｂに対して出力する。
【００３８】入力セレクタ（ｂｓ）２１６i の動作につ
いて説明すると、クロック信号ＣＫが有効化された場合
には、レジスタ回路２２０i には、それ以前のセレクタ
回路２０２i の出力信号の値が保持される。セレクタ回
路２１８i がレジスタ回路２２０i の出力信号を選択し
た場合には、入力セレクタ（ｂｓ）２１６i の出力信号
の値はレジスタ回路２２０i の出力信号の値となり、セ
レクタ回路２１８i が数値１を選択した場合には、入力
セレクタ（ｂｓ）２１６i の出力信号の値は数値１とな
り、セレクタ回路２１８i が数値０を選択された場合に
は、入力セレクタ（ｂｓ）２１６i の出力信号の値は数
値０となる。セレクタ回路２１８i がセレクタ回路２１
８i 自信の信号を選択した場合には、２１６i の出力信
号にはそれ以前の値がラッチされる。
【００３９】入力セレクタ（ｃｓ）２２２i は、セレク
タ回路２２４i およびレジスタ回路（ｃｒｌ）２２６i
とから構成されており、レジスタ回路２２６i は、全加
算回路２４０i から入力される信号（ＣＹ）を、制御信
号ＣＰＥに含まれるクロック信号ＣＫが有効化（アサー
ト）するタイミングでラッチして保持し、セレクタ回路
２２４i に対して出力する。セレクタ回路２２４i は、
セレクタ回路２２４i自信の出力信号、レジスタ回路２
２６i の出力信号、および数値１、０のいずれかを演算
制御回路１０８から入力される制御信号ＣＰＥに含まれ
る制御信号ＣＰＥｆ１、ＣＰＥｆ０に従って選択し、全
加算回路２４０i の端子Ｃに対して出力する。
【００４０】入力セレクタ（ｃｓ）２２２i の動作につ
いて説明すると、クロック信号ＣＫが有効化された場合
には、レジスタ回路２２６i には、それ以前の全加算回
路２４０i のキャリー出力信号（ＣＹ）の値が保持され
る。セレクタ回路２２４i がレジスタ回路２２６i の出
力信号を選択した場合には、入力セレクタ（ｃｓ）２２
２i の出力信号の値はレジスタ回路２２６i の出力信号
の値となり、セレクタ回路２２４i が数値１を選択した
場合には、入力セレクタ（ｃｓ）２２２i の出力信号の
値は数値１となり、セレクタ回路２２４i が数値０を選
択した場合には、入力セレクタ（ｃｓ）２２２i の出力
信号の値は数値０となる。セレクタ回路２２４i がセレ
クタ回路２２４i 自信の信号を選択した場合は２２４i
の信号はそれ以前の値となる。以上述べた入力セレクタ
（ａｓ）２１０i 、入力セレクタ（ｂｓ）２１６i 、お
よび、入力セレクタ（ｃｓ）２２２i により全加算回路
２４０i に入力する信号を選択することにより、全加算
回路２４０i を様々な用途に使用可能である。
【００４１】レジスタ回路２２８i は、信号Ｉ２を、ク
ロック信号ＣＫが有効化されたタイミングでラッチして
セレクタ回路２３０i に対して出力する。レジスタ回路
２２８i は、セレクタ回路２３０i に入力する信号Ｉ２
と全加算回路２４０i の出力信号（信号ＳＭ、信号Ｃ
Ｙ）とのタイミングを合わせる役割を有する。
【００４２】ＯＲ回路２３２i は、レジスタ回路２０８
i の出力信号と制御信号ＣＰＥに含まれるコマンド信号
ＣＭＤ１との論理和演算を行って、その結果をＡＮＤ回
路２３６i に対して出力する。コマンド信号ＣＭＤ１が
論理値１の場合にはＯＲ回路２３２i の出力信号の論理
値は常に１となる。従って、ＡＮＤ回路２３６i の出力
信号は、常に入力セレクタ（ａｓ）２１０i の出力信号
に一致する。また、コマンド信号ＣＭＤ１の論理値が０
であって、入力セレクタ（ｍｓ）２０４i の出力信号の
論理値が０である場合にのみＡＮＤ回路２３６i の出力
信号の論理値は常に０となりマスクされる。すなわち、
コマンド信号ＣＭＤ１は、入力セレクタ（ｍｓ）２０４
i の出力信号による入力セレクタ（ａｓ）２１０i の出
力信号のマスクを制御する役割を有する。
【００４３】ＸＯＲ回路（ｘｏ２）２３８i は、制御信
号ＣＰＥに含まれるコマンド信号ＣＭＤ２とＡＮＤ回路
２３６i の出力信号との排他的論理和演算を行って、そ
の結果を全加算回路２４０i の端子Ａに対して出力す
る。コマンド信号ＣＭＤ２が論理値１である場合にはＸ
ＯＲ回路２３８i の出力信号はＡＮＤ回路２３６i の出
力信号の論理値を反転した信号となり、コマンド信号Ｃ
ＭＤ２が論理値０の場合には、ＸＯＲ回路２３８i の論
理値はＡＮＤ回路２３６i の出力信号と一致する。従っ
て、コマンド信号ＣＭＤ２は、演算制御回路１０８が入
力セレクタ（ａｓ）２１０i の出力信号の論理値を反転
するために用いられる。
【００４４】全加算回路２４０i は、ＸＯＲ回路２３８
i の出力信号、入力セレクタ（ｂｓ）２１６i の出力信
号、および、入力セレクタ（ｃｓ）２２２i の出力信号
に基づいて全加算算術演算処理を行って、その加算結果
（数値；信号ＳＭ）をそれぞれセレクタ回路２４２
i に、加算結果のキャリー（信号ＣＹ）をセレクタ回路
（ｗｓ）２４２i およびセレクタ回路２２４i に対して
出力する。全加算回路２４０i の入力信号と出力信号と
の関係は下表に示す通りである。
【００４５】
【表１】 Ａ入力；Ｂ入力；Ｃ入力；ＳＭ出力；ＣＹ出力 ０ ； ０ ； ０ ； ０ ； ０ １ ； ０ ； ０ ； １ ； ０ ０ ； １ ； ０ ； １ ； ０ １ ； １ ； ０ ； ０ ； １ ０ ； ０ ； １ ； １ ； ０ １ ； ０ ； １ ； ０ ； １ ０ ； １ ； １ ； ０ ； １ １ ； １ ； １ ； １ ； １
【００４６】セレクタ回路２３０i は、入力セレクタ
（ｍｓ）２０４i の出力信号の論理値が０である場合に
レジスタ回路２２８i の出力信号を選択し、入力セレク
タ（ｍｓ）２０４i の出力信号の論理値が１である場合
に信号ＳＭを選択して、セレクタ回路２４２i に対して
出力する。セレクタ回路２４２i は、演算制御回路１０
８から入力される制御信号ＣＰＥに含まれる制御信号Ｃ
ＰＥｇ１，ＣＰＥｇ０に従って、セレクタ回路２３０i
の出力信号、信号ＳＭ、および、信号ＣＹのいずれかを
選択して、演算回路１０６ i の書き込みビット線ｗｏｕ
ｔから出力する。
【００４７】なお、以上述べた並列プロセッサ１の各構
成要素において、演算回路１０６iが本発明に係るプロ
セッサエレメントに相当し、セレクタ回路２００i ，２
０２ i は本発明に係る第１および第２のセレクタ回路相
当し、メモリ回路１０４i が本発明に係るメモリ回路に
相当する。また、全加算回路２４０i が本発明に係る全
加算回路が本発明に係る算術演算手段に相当し、入力セ
レクタ（ｍｓ）２０４i 、入力セレクタ（ａｓ）２１０
i、入力セレクタ（ｂｓ）２１６i 、および、入力セレ
クタ（ｃｓ）２２２i は本発明に係る第３〜第６のセレ
クタ回路に相当し、ＯＲ回路２３２i 、ＡＮＤ回路２３
６i およびＸＯＲ回路２３８i が本発明の論理演算手段
に相当し、セレクタ回路２３０i およびセレクタ回路２
４２i が本発明に係る第７および第８のセレクタ回路に
相当し、レジスタ回路２２８i が本発明に係るレジスタ
回路に相当する。
【００４８】以下、並列プロセッサ１の動作を説明す
る。まず、並列プロセッサ１の全体的な動作を説明す
る。水平期間Ｈk において、並列プロセッサ１には、入
力データ端子から８ビット幅の映像信号の画素値Ｄi が
順次入力される。入力シフトレジスタ１２のデータ入力
レジスタ１００i は、演算制御回路１０８の制御信号Ｃ
ＤＩＲに従って、入力された画素値Ｄi を順次シフトす
る。水平期間Ｈk が終わる時点では、各画素値Ｄi は対
応するデータ入力レジスタ１００i に保持される。なお
同時に、水平期間Ｈk において、メモリ回路１０４i 、
および、演算回路１０６i は、水平期間Ｈk-1 において
入力された画素値’Ｄi から演算処理結果’Ｑi を得る
ための演算処理を行い、出力シフトレジスタ１４は水平
期間Ｈk-2において入力された画素値”Ｄi に対応する
演算処理結果”Ｑi を順次並列プロセッサ１の出力デー
タ端子から出力する。
【００４９】続く水平ブランキング期間Ｂk において、
メモリ回路１０４i は制御信号ＣＭＥＭに従って、１ビ
ットづつ画素値Ｄi を読み込んで、メモリ回路１０４i
の所定のアドレスに記憶する。なお同時に、水平ブラン
キング期間Ｂk においては、水平期間Ｈk-1 において入
力された画素値’Ｄi に対応する演算処理結果’Ｑi が
出力シフトレジスタ１４に書き込まれる。
【００５０】続く水平期間Ｈk+1 において、演算回路１
０６i およびメモリ回路１０４i は、演算制御回路１０
８から入力される制御信号ＣＰＥ，ＣＭＥＭに従って、
メモリ回路１０４i および隣接する単位演算処理回路１
０i-1 ，１０i+1 のメモリ回路１０４i-1 ，１０４i+1
に記憶された画素値Ｄi-1 ，Ｄi ，Ｄi+1 および演算回
路１０６i-1 ，１０６i ，１０６i+1 の演算処理の中間
値について１ビットごとに処理を行って演算処理結果Ｑ
i を算出する。算出された演算処理結果Ｑi は、メモリ
回路１０４i の所定のアドレスに記憶される。なお同時
に、水平期間Ｈk+1 において、次の画素値Ｄi ’が順次
入力シフトレジスタ１２に入力され、演算処理結果’Ｑ
i が出力シフトレジスタ１４から順次出力されている。
【００５１】続く水平ブランキング期間Ｂk+1 におい
て、メモリ回路１０４i は、演算制御回路１０８から入
力される制御信号ＣＭＥＭに従って、演算処理結果Ｑi
を出力シフトレジスタ１４のデータ出力レジスタ１０２
i に１ビットずつ書き込む。なお同時に、水平ブランキ
ング期間Ｂk+1 において、入力シフトレジスタ１２から
メモリ回路１０４i に水平期間Ｈk+1 に入力された画素
値Ｄi ’が読み込まれる。
【００５２】続く水平期間Ｈk+2 において、出力シフト
レジスタ１４は、演算制御回路１０８の制御信号ＣＤＯ
Ｒに従って書き込まれた演算処理結果Ｑi を順次シフト
して並列プロセッサ１の出力データ端子から順次出力す
る。なお同時に、水平期間Ｈk+2 において、次の画素値
Ｄi ”が順次入力シフトレジスタ１２に入力され、メモ
リ回路１０４i および演算回路１０６i は、水平期間Ｈ
k+1 に入力された画素値Ｄi ’について演算処理結果Ｑ
i ’を算出するための演算処理を行っている。以上述べ
たように並列プロセッサ１の単位演算処理回路１０i は
演算制御回路１０８の制御に従って、順次入力シフトレ
ジスタ１２から順次入力される画素値Ｄi を、メモリ回
路１０４i および演算回路１０６i により順次演算処理
し、演算処理結果Ｑi を算出して順次出力シフトレジス
タ１４から出力する。
【００５３】以下、演算回路１０６i により種々の演算
処理動作が可能であることを説明する。まず、論理演算
について説明する。演算回路１０６i による論理演算
は、まず、演算制御回路１０８によりコマンド信号ＣＭ
Ｄ１およびコマンド信号ＣＭＤ２を論理値０に設定し、
次に、演算制御回路１０８により制御信号ＣＰＥｄ１，
ＣＰＥｄ０，ＣＰＥｅ１，ＣＰＥｅ０，ＣＰＥｆ１，Ｃ
ＰＥｆ０を設定して、入力セレクタ（ａｓ）２１０i 、
入力セレクタ（ｂｓ）２１６i および入力セレクタ（ｃ
ｓ）２２２i の出力信号を設定し、次に、制御信号ＣＰ
Ｅｇ１，ＣＰＥｇ０を設定して信号ＳＭ，ＣＹのいずれ
かを出力することにより行われる。
【００５４】すなわち、入力セレクタ（ｃｓ）２２２i
の出力信号の論理値を０にして、信号ＣＹに入力セレク
タ（ａｓ）２１０i および入力セレクタ（ｂｓ）２１６
i の出力信号のＡＮＤ（論理積）演算結果を得ることが
できる。また、入力セレクタ（ｃｓ）２２２i の出力信
号の論理値を１にして、信号ＣＹに入力セレクタ（ａ
ｓ）２１０i および入力セレクタ（ｂｓ）２１６i の出
力信号のＯＲ（論理和）演算結果を得ることができる。
【００５５】また、入力セレクタ（ｃｓ）２２２i の出
力信号の論理値を０にして、信号ＳＭに入力セレクタ
（ａｓ）２１０i および入力セレクタ（ｂｓ）２１６i
の出力信号のＸＯＲ（排他的論理和）演算結果を得るこ
とができる。また、入力セレクタ（ｃｓ）２２２i の出
力信号の論理値を１にして、信号ＳＭに入力セレクタ
（ａｓ）２１０i および入力セレクタ（ｂｓ）２１６i
の出力信号のＸＮＯＲ（反転排他的論理和）演算結果を
得ることができる。
【００５６】また、入力セレクタ（ｂｓ）２１６i の出
力信号の論理値を０、入力セレクタ（ｃｓ）２２２i の
出力信号の論理値を１にして、信号ＳＭに全加算回路２
４０ i の端子Ａへの入力信号のＮＯＴ（否定）演算結果
を得ることができる。また、入力セレクタ（ｂｓ）２１
６i の出力信号の論理値を０、入力セレクタ（ｃｓ）２
２２i の出力信号の論理値を１、コマンド信号ＣＭＤ１
の論理値を１にして、信号ＳＭに入力セレクタ（ａｓ）
２１０i および入力セレクタ（ｍｓ）２０４i の出力信
号の論理値のＮＡＮＤ（反転論理積）演算結果を得るこ
とができる。
【００５７】これらの各論理演算処理を繰り返すことに
より、換言すると複合論理演算処理を行うことにより任
意の論理演算処理を実現することができる。例えば１動
作周期でＮＡＮＤ演算を行う他に、複合論理演算処理に
よりＮＡＮＤ演算を行うことができる。まず、演算回路
１０６i の第１の動作周期において、演算制御回路１０
８により入力セレクタ（ｃｓ）２２２i の出力信号の論
理値を０にして、セレクタ回路２４２i を制御して信号
ＣＹをメモリ回路１０４i に記憶させる。次に第２の動
作周期において、演算制御回路１０８によりメモリ回路
１０４iに記憶された第１の動作周期におけるＡＮＤ演
算結果を全加算回路２４０i の端子Ａに入力して入力セ
レクタ（ｂｓ）２１６i の出力信号の論理値を０、入力
セレクタ（ｃｓ）２２２i の出力信号の論理値を１に設
定して、２動作周期でＮＡＮＤ演算結果を得ることがで
きる。このように、複合論理演算処理により、メモリ回
路１０４i 等に記憶された任意のデータについて任意の
論理演算を行うことができる。
【００５８】さらに、主要な演算処理について説明す
る。演算回路１０６i によるメモリ回路１０４i に記憶
された２個のデータに対する２の補数表現での加算演算
処理は、以下のように行われる。全加算回路２４０i は
全加算演算処理が可能なので、複数の演算処理によりメ
モリ回路１０４i に記憶された２個の多ビットデータ、
例えば８ビットの画素値Ｄi と定数Ａの加算演算処理が
可能である。まず第１の動作周期において、演算制御回
路１０８は、入力セレクタ（ｃｓ）２２２i に論理値０
を出力させ、コマンド信号ＣＭＤ１およびコマンド信号
ＣＭＤ２に論理値０を設定する。さらに、加算演算処理
の対象となる画素値Ｄi と定数ＡのＬＳＢ（最下位ビッ
ト；ビット０）をそれぞれセレクタ回路２００i ，２０
２i を介して信号Ｉ１，Ｉ２として入力セレクタ（ａ
ｓ）２１０i および入力セレクタ（ｂｓ）２１６i に対
して出力し、それぞれの出力信号とさせ、それぞれ全加
算回路２４０i の端子Ａ、端子Ｂに対して出力させる。
さらに、セレクタ回路２４２i を制御して信号ＳＭを書
き込みビット線ｗｏｕｔから出力させ、メモリ回路１０
４i の所定のアドレスのＬＳＢに記憶させ、信号ＣＹを
入力セレクタ（ｃｓ）２２２i に出力させ、全加算回路
２４０i の端子Ｃに対して出力させる。
【００５９】続いて次の動作周期ごとに順次、演算制御
回路１０８は、画素値Ｄi および定数Ａの下位ビットか
ら順に加算演算処理を行ってその結果をメモリ回路１０
４iの所定のアドレスの下位ビットから書き込んでゆ
く。すなわち、演算制御回路１０８は動作周期ごとに、
画素値Ｄi および定数Ａの下位ビットから順に入力セレ
クタ（ａｓ）２１０i およびレジスタ回路２１４iに読
み込ませ、入力セレクタ（ｃｓ）２２２i に一つ前の動
作周期の信号ＣＹを出力させて全加算回路２４０i に対
して出力する。この結果得られた信号ＳＭを順次メモリ
回路１０４i の所定のアドレスの下位ビットから順に書
き込んでゆく。以上述べた演算処理を、演算制御回路１
０８が演算回路１０６i に画素値Ｄiおよび定数ＡのＭ
ＳＢ（最上位ビット；ビット７）まで行わせることによ
り、多ビットデータ同士の加算演算処理を行うことが可
能である。
【００６０】なお同様に、演算回路１０６i により、２
の補数表現での加算演算処理とほぼ同様の処理により、
２の補数表現での減算演算処理を行うことも可能であ
る。すなわち画素値Ｄi から定数Ａを減算する場合、ま
ず第１の動作周期において、演算制御回路１０８は、入
力セレクタ（ｃｓ）２２２i に論理値１を出力させ、コ
マンド信号ＣＭＤ１に論理値０を、コマンド信号ＣＭＤ
２に論理値１を設定する。さらに、減数である定数Ａの
ＬＳＢの値を入力セレクタ（ａｓ）２１０iに出力さ
せ、被減数である画素値Ｄi のＬＳＢを入力セレクタ
（ｂｓ）２１６iに出力させてそれぞれ全加算回路２４
０i の端子Ａ、端子Ｂに対して出力させる。さらに、セ
レクタ回路２４２i を制御して信号ＳＭを書き込みビッ
ト線ｗｏｕｔから出力させ、メモリ回路１０４i の所定
のアドレスのＬＳＢに記憶させ、信号ＣＹを入力セレク
タ（ｃｓ）２２２i の出力として全加算回路２４０i の
端子Ｃに対して出力させる。
【００６１】続いて次の動作周期ごとに順次、演算制御
回路１０８は、画素値Ｄi および定数Ａの下位ビットか
ら順に加算演算処理を行ってその結果をメモリ回路１０
４iの所定のアドレスの下位ビットから書き込んでゆ
く。すなわち、演算制御回路１０８は動作周期ごとに、
画素値Ｄi および定数Ａの下位ビットから順に入力セレ
クタ（ａｓ）２１０i およびレジスタ回路２１４iに読
み込ませ、入力セレクタ（ｃｓ）２２２i に一つ前の動
作周期の信号ＣＹを出力させて全加算回路２４０i に対
して出力する。この結果得られた信号ＳＭを順次メモリ
回路１０４i の所定のアドレスの下位ビットから順に書
き込んでゆく。
【００６２】以上述べた演算処理を、演算制御回路１０
８が演算回路１０６i に画素値Ｄiおよび定数ＡのＭＳ
Ｂ（ビット７）まで行わせることにより、多ビットデー
タ同士の減算演算処理を行うことが可能である。以上述
べた加算演算処理と減算演算処理との差は、ＬＳＢに対
する演算の際に入力セレクタ（ｃｓ）２２２i の出力が
論理値１であること、減数を全加算回路２４０i の端子
Ａから入力し、被減数を全加算回路２４０i の端子Ｂか
ら入力すること、および、コマンド信号ＣＭＤ２を論理
値１に設定することの３点である。
【００６３】以下、演算回路１０６i による乗算演算処
理を説明する。演算回路１０６i によるメモリ回路１０
４i に記憶された２個のデータ、例えば被乗数を画素値
Ｄi 、乗数を定数Ａとした２進数表現（ストレートバイ
ナリ）での乗算演算処理は以下に述べるように、被乗数
を乗数に従ってシフト加算してゆくことによって行われ
る。まず演算制御回路１０８は、メモリ回路１０４i の
読み出しビット線ｉｎｐ２から演算回路１０６i に乗数
（定数Ａ）のＬＳＢを信号Ｉ２として入力し、入力セレ
クタ（ｍｓ）２０４i に乗数の信号Ｉ２を出力させ、コ
マンド信号ＣＭＤ１に論理値１を設定する。これらの設
定により、入力セレクタ（ｍｓ）２０４i の出力信号の
論理値が１である場合には全加算回路２４０i の端子Ａ
へ乗数のＬＳＢが入力され、入力セレクタ（ｍｓ）２０
４i の出力信号の論理値が０である場合には全加算回路
２４０i の端子Ａへ論理値０が入力されることになる。
さらに演算制御回路１０８は、入力セレクタ（ｂｓ）２
１６i および入力セレクタ（ｃｓ）２２２i に全加算回
路２４０i の端子Ｂおよび端子Ｃへ論理値０を入力させ
るように設定する。
【００６４】以上の設定を行った後に、演算制御回路１
０８は演算回路１０６i の動作周期ごとに、メモリ回路
１０４i に読み出しビット線ｉｎｐ１を介して被乗数
（画素値Ｄi ）をＬＳＢから順に演算回路１０６i に信
号Ｉ１として入力させ、信号Ｉ１の値を入力セレクタ
（ａｓ）２１０i から出力させて得られた全加算回路２
４０i の端子ＳＭの出力信号の値を所定のアドレスに乗
算中間結果としてメモリ回路１０４i の所定のアドレス
のＬＳＢから順に書き込んでゆく。以上の処理により、
乗数のＬＳＢに関する乗算演算処理が終了する。
【００６５】乗数のビット１〜ビット７に関する乗算演
算処理は、以下の通りである。演算制御回路１０８は、
メモリ回路１０４i に乗数の一つ上位のビットの値、つ
まり、前回の演算で乗数のビット（ｑ−１）（ｑ＝１，
２，…，７）の乗算演算処理を行った場合には乗数のビ
ットｑの値を信号Ｉ２として演算回路１０６iに対して
出力させ、信号Ｉ２の値を入力セレクタ（ｍｓ）２０４
i に出力させる。被乗数のＬＳＢについて演算を行う場
合、演算制御回路１０８は上述した加算演算処理と同様
に、入力セレクタ（ｃｓ）２２２i に論理値０を全加算
回路２４０i の端子Ｃに対して出力させ、被乗数のＬＳ
Ｂ以外のビット（ビット１〜ビット７）について演算処
理を行う場合には入力セレクタ（ｃｓ）２２２i に、前
の動作周期における全加算回路２４０i の端子ＣＹの出
力信号の値を全加算回路２４０i の端子Ｃに対して出力
させるように設定する。
【００６６】次に演算制御回路１０８は、メモリ回路１
０４i に被乗数のビット０からビット７までを演算回路
１０６i に信号Ｉ１として入力させ、入力セレクタ（ａ
ｓ）２１０i に被乗数のビット０〜ビット７の値を順次
出力させてその都度、全加算回路２４０i の端子ＳＭか
ら演算結果を順次得させ、メモリ回路１０４i の所定の
アドレスのワーキングバッファＷのＬＳＢから順に記憶
させる。さらに、演算制御回路１０８は、メモリ回路１
０４i および演算回路１０６iに、上述した加算演算処
理によりワーキングバッファＷに記憶された値およびメ
モリ回路１０４i に記憶されている乗算中間結果のビッ
トｑからビット（ｑ＋７）までを加算させ、その加算結
果を乗算中間結果に記憶させる。
【００６７】演算制御回路１０８は、メモリ回路１０４
i および演算回路１０６i に、以上の乗数のビットｑに
ついての処理を乗数のビット０からビット７まで行わせ
ることにより乗数および被乗数の乗算演算処理を行う。
以上の乗算演算処理を下表参照して説明する。なお下表
においては記載の都合上、４ビット長の乗数および４ビ
ット長に被乗数について示してある。下表に示すよう
に、乗数のビットＡ０〜Ａ３（上述の説明においてはＡ
０〜Ａ７）について被乗数の全てのビットＤ０〜Ｄ３
（上述の説明においてはＤ０〜Ｄ７）の乗算を行い、こ
れらを加算してワーキングバッファＷに記憶する。
【００６８】つまり、ワーキングバッファＷの内容は、
乗数Ａのビット０（Ａ０）に関する演算処理が終わった
時点で （A0*D3 ＋A0*D2 ＋A0*D1 ＋A0*D0 ） となり、乗数Ａのビット１（Ａ１）に関する演算処理が
終わった時点で （A1*D3 ＋A1*D2 ＋A1*D1 ＋A1*D0 ） となり、乗数Ａのビット２（Ａ２）に関する演算処理が
終わった時点で （A2*D3 ＋A2*D2 ＋A2*D1 ＋A2*D0 ） となり、乗数Ａのビット３（Ａ３）に関する演算処理が
終わった時点で （A3*D3 ＋A3*D2 ＋A3*D1 ＋A3*D0 ） となり、これらの値が乗算中間結果の所定の位置に加算
され、乗算演算の結果Ｓのビット７（Ｓ７）にキャリー
が書き込まれて乗算演算の結果が得られる。
【００６９】
【表２】 A0;W0= A0*D3 ＋A0*D2 ＋A0*D1 ＋A0*D0 A1;W1= A1*D3 ＋A1*D2 ＋A1*D1 ＋A1*D0 ＋ ０ A2;W2= A2*D3 ＋A2*D2 ＋A2*D1 ＋A2*D0 ＋ ０ ＋ ０ A3;W3= A3*D3 ＋A3*D2 ＋A3*D1 ＋A3*D0 ＋ ０ ＋ ０ ＋ ０ Ｓ７ Ｓ６ Ｓ５ Ｓ４ Ｓ３ Ｓ２ Ｓ１ Ｓ０ Ｓ＝Ｗ０＋Ｗ１＋Ｗ２＋Ｗ３ だだし、Ａ０〜Ａ３は乗数Ａの各ビットを示し、 Ｄ０〜Ｄ３は被乗数Ｄi の各ビットを示し、 Ｓ０〜Ｓ７は乗算演算の結果の各ビットを示し、 ＷはワーキングバッファＷの内容を示し、 ＊は乗算を示す。
【００７０】以下、演算回路１０６i ごとにメモリ回路
１０４i に記憶された条件を示すデータ（条件データ）
のビットの論理値に従って、各演算回路１０６i におい
て演算処理の内容を変更する方法を説明する。演算制御
回路１０８は、メモリ回路１０４i に、条件データの所
定のビットを演算回路１０６i に対して出力させ、入力
セレクタ（ｍｓ）２０４i からその値を出力させ、セレ
クタ回路２３０i を制御させる。さらに演算制御回路１
０８は、セレクタ回路２３０i の出力信号を書き込みビ
ット線ｗｏｕｔから出力させるようにセレクタ回路２４
２i を制御することにより、メモリ回路１０４i に記憶
された条件データにより演算回路１０６i それぞれにお
いて異なる処理を行わせることが可能である。すなわち
演算制御回路１０８は、条件データのビットの論理値に
より、信号Ｉ２の値、あるいは、信号ＳＭのいずれかの
値を演算回路１０６i の書き込みビット線ｗｏｕｔから
の出力信号の値とすることができる。
【００７１】以下、この条件分岐を用いて２の補数表現
のデータ、例えば画素値Ｄi の絶対値を求める方法を説
明する。まず演算制御回路１０８は、コマンド信号ＣＭ
Ｄ１を論理値０に設定し、コマンド信号ＣＭＤ２を論理
値１に設定し、メモリ回路１０４i に画素値Ｄi の符号
を示すサインビットを演算回路１０６i に対して出力さ
せ、入力セレクタ（ｍｓ）２０４i にサインビットの値
を出力させる。さらに演算制御回路１０８は、メモリ回
路１０４i に画素値Ｄi の各ビットをＬＳＢから順に読
み出しビット線ｉｎｐ２を介して信号Ｉ２として入力さ
せ、画素値Ｄi のＬＳＢに関する処理においては入力セ
レクタ（ｃｓ）２２２i に論理値１を出力させ、入力セ
レクタ（ａｓ）２１０i に論理値０を出力させ、画素値
Ｄi のＬＳＢ以外に関する処理においては入力セレクタ
（ｃｓ）２２２i に信号ＣＹの値を出力させ、入力セレ
クタ（ａｓ）２１０i に論理値０を出力させる。
【００７２】上述の設定において、演算回路１０６
i は、サインビットが論理値０である場合には、信号Ｉ
２をそのまま書き込みビット線ｗｏｕｔから出力する。
一方、全加算回路２４０i の信号ＳＭは、画素値Ｄi の
全ビットを反転して１を加えた値、換言すると、画素値
Ｄi の符号を反転した値となる。すなわち、演算制御回
路１０８は、画素値Ｄi のサインビットが論理値１、つ
まり画素値Ｄi が負である場合にはセレクタ回路２３０
i に信号ＳＭを選択させて、セレクタ回路２４２i を介
して画素値Ｄi の符号を反転した値を書き込みビット線
ｗｏｕｔから出力させ、サインビットが論理値０、つま
り画素値Ｄi が正である場合にはセレクタ回路２３０i
に信号Ｉ２を選択させて画素値Ｄi をそのまま書き込み
ビット線ｗｏｕｔから出力させることができる。このよ
うな演算回路１０６i の出力信号は、画素値Ｄi の絶対
値に他ならない。
【００７３】なお、上述した本発明の並列プロセッサの
実施例においては、演算回路１０６ i による論理演算処
理、加算演算処理、減算演算処理、乗算演算処理、およ
び、絶対値の算出の各演算処理処理について示したが、
本発明の並列プロセッサ１において、これらの演算処理
を任意に組み合わせて、画素値Ｄi およびその他のメモ
リ回路１０４i に記憶された情報について任意の処理を
行うことができる。また、２の補数表現されたデータに
対する乗算演算処理も、上述した単純２進数に対する乗
算演算処理にサインビットに関する処理を加えた、ほぼ
同様の演算処理により行うことが可能である。
【００７４】また、上述した実施例においては、演算回
路１０６i は入力セレクタ（ａｓ）２１０i に信号Ｉ１
を入力し、入力セレクタ（ｂｓ）２１６i に信号Ｉ２を
入力するように構成されているが、この構成は並列プロ
セッサ１の入出力構成（１バンク２ポート構成）に起因
している。また、演算制御回路１０８からメモリ回路１
０４i に入力される制御信号ＣＭＥＭの内容を適宜変更
することにより、データを入れ換えて全加算回路２４０
iの端子Ａ、端子Ｂへのデータ供給することも可能であ
る。
【００７５】また、本発明の並列プロセッサ１の演算回
路１０６i は、従来技術として示したプロセッサエレメ
ント８に比べて非常に簡略化されている。つまり、入力
セレクタ（ｍｓ）２０４i 、入力セレクタ（ａｓ）２１
０i 、入力セレクタ（ｂｓ）２１６i 、および、入力セ
レクタ（ｃｓ）２２２i に相当するプロセッサエレメン
ト８の部分がそれぞれ８入力１出力のセレクタで構成さ
れているのに対し、本発明の並列プロセッサ１において
は４入力１出力のセレクタ回路２０６i ，２１２，２１
８，２２４により構成されている。従って、本発明の並
列プロセッサによれば、回路規模を大幅に削減可能であ
り、高性能かつ安価な並列プロセッサを提供することが
可能となる。このような全加算回路２４０i へのデータ
入力回路の簡略化は、入力セレクタ（ｍｓ）２０４i 、
入力セレクタ（ａｓ）２１０i 、入力セレクタ（ｂｓ）
２１６i 、入力セレクタ（ｃｓ）２２２i にセレクタ回
路２００i ，２０２i を前置し、単位演算処理回路１０
i に隣接する単位演算処理回路１０i-1 ，１０i+1 から
のデータをセレクタ回路２００i ，２０２i により前も
って選択して演算回路１０６i の内部回路に導くことに
より可能となっている。
【００７６】また、演算回路１０６i は、セレクタ回路
２００i ，２０２i により隣接する単位演算処理回路１
０i-1 ，１０i+1 からのデータとメモリ回路１０４i か
らのデータを選択している。このような選択によって
は、上述した各演算処理においては全加算回路２４０i
の端子Ａおよび端子Ｂに供給するデータの値に制限を生
じない。上述の実施例に示した他、本発明の並列プロセ
ッサは、例えば変形例として上述したように、種々の構
成をとることができる。
【００７７】図４は、本発明のプロセッサエレメント１
０６i の変形例の１例を具体的に図示したものである。
図５の構成は、メモリ１０４i の出力端子であるｉｎｐ
１，ｉｎｐ２からの信号がすでにメモリ１０４i の内部
のセンス・アンプでラッチされて供給される場合の構成
である。したがって図５の構成では、セレクタ２０
４ i 、セレクタ２１０i 、セレクタ２１６i の内部のそ
れぞれのレジスタおよびレジスタ２２８i が削除され、
セレクタ２０２i の出力信号が、セレクタ２０６i、セ
レクタ２１８i 、セレクタ２３０i に、またセレクタ２
００i の出力信号がセレクタ２２３i にそれぞれ直接接
続されているほかは、図３の構成と全く同等の構成にな
っている。図４の構成は先に述べた４つのレジスタを削
除しているとはいえ、それと同じレジスタの機能をメモ
リ１０４i の内部のセンス・アンプに期待しているの
で、図３と同等の機能が実現されることは明らかであ
る。
【００７８】
【発明の効果】以上述べたように本発明の並列プロセッ
サによれば、単位プロセッサに含まれるプロセッサエレ
メントが有するＡＬＵにデータを供給するレジスタの回
路規模を小さくすることができ、回路構成の冗長性を減
じることができ、消費電力を削減することができる。ま
た、本発明においては、プロセッサエレメントの回路規
模を小さくすることができるにもかかわらず、その性能
が低下しない。さらに本発明によれば、各単位プロセッ
サに回路規模を小さくして単一回路素子上の単位プロセ
ッサの数を増加させることができ、より高性能な並列プ
ロセッサを提供することができる。また本発明によれ
ば、同一数の単位プロセッサをより小さい回路素子面積
で実現し、安価な並列プロセッサを提供することができ
る。さらに本発明によれば、結果として削減した回路の
代わりにＢｏｏｔｈの乗算アルゴリズムに適応したハー
ドウエアを追加して、さらなる性能の向上を計ることが
できる。
【図面の簡単な説明】
【図１】本発明の並列プロセッサの構成を示す図であ
る。
【図２】図１に示した単位演算処理回路を構成するデー
タ入力レジスタ（ＤＩＲ）、データ出力レジスタ（ＤＯ
Ｒ）、メモリ回路（ＭＥＭ）、および、演算回路（Ｐ
Ｅ）の接続を示す図である。
【図３】図１および図２に示した演算回路の構成を示す
図である。
【図４】図１および図２に示した演算回路の他の回路構
成を示す図である。
【図５】文献「Chiders J. et al,"SVP:Serial Video P
rocessor", IEEE 1990 CICC, pp17.3.1 〜pp17.3.4」に
記載された従来のプロセッサエレメントの構成を示す図
である。
【符号の説明】
１…並列プロセッサ １０…単位演算処理回路 １２…入力シフトレジスタ １４…出力シフトレジスタ １００…データ入力レジスタ １０２…データ出力レジスタ １０４…メモリ回路 １０６…演算回路 １０８…演算制御回路 ２００，２０２…セレクタ回路 ２０４…入力セレクタｍｓ ２１０…入力セレクタａｓ ２１６…入力セレクタｂｓ ２２２…入力セレクタｃｓ ２０６，２１２，２１８，２２４，２３０，２４２…セ
レクタ回路 ２０８，２１４，２２０，２２６，２２８…レジスタ回
路 ２３２…ＯＲ回路 ２３６…ＡＮＤ回路 ２３８…ＸＯＲ回路 ２４０…全加算回路
フロントページの続き (56)参考文献 特開 平１−187676（ＪＰ，Ａ) 特開 平３−248229（ＪＰ，Ａ) 特開 平４−36856（ＪＰ，Ａ) 特開 平４−37949（ＪＰ，Ａ) 特開 平６−89271（ＪＰ，Ａ) 特開 平６−96036（ＪＰ，Ａ) 特開 昭60−27984（ＪＰ，Ａ) Ｊ．Ｃｈｉｌｄｅｒｓ 他，ＳＶＰ： ｓｅｒｉａｌ ｖｉｄｅｏ ｐｒｏｃ ｅｓｓｏｒ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ 1990 Ｃｕｓ ｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，米 国，1990年 ５月13日，ｐ．17．３．１ −17．３．４ Ｔ．Ｂａｊｉ 他，Ａ 20−ｎｓ Ｃ ＭＯＳ Ｍｉｃｒｏ−ＤＳＰ Ｃｏｒｅ ｆｏｒ Ｖｉｄｅｏ−Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，ＩＥＥＥ Ｊｏ ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａ ｔｅ Ｃｉｒｃｕｉｔｓ，米国，1988年 10月 １日，Ｖｏｌ．23， Ｎｏ．５, ｐ．1203−1211 Ｊｏｈｎ Ｐ． Ｎｏｒｓｗｏｒｔｈ ｙ 他，Ａ Ｐａｒａｌｌｅｌ Ｉｍａ ｇｅ Ｐｒｏｃｅｓｓｏｒ Ｃｈｉｐ, 1988 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏ ｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ, 米国，1988年 ２月17日，ｐ．158− 159，345 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/80 G06F 15/16 - 15/177 G06F 7/00 G06F 9/38 G06T 1/20

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】１周期あたり複数のデータからなる入力信
    号に演算処理を行う並列プロセッサであって、 該並列プロセッサは前記複数のデータ数に応じた数だけ
    並列に設けられ、それぞれ１データごとの演算処理を行
    う複数の単位演算ユニットを具備し、 該単位演算ユニットそれぞれは、メモリ回路と、該メモ
    リ回路に接続されたプロセッサエレメントとを有し、隣
    接する２つの単位演算ユニットとデータの交換が可能な
    ように構成されており、 該プロセッサエレメントはそれぞれ、 全加算回路と、 該全加算回路の第１の入力に接続された２つの入力につ
    いて論理演算を行う論理演算回路と、 前記単位演算ユニット内のメモリ回路からの第１のデー
    タまたは隣接する単位演算ユニット内のメモリ回路から
    の第１のデータのいずれかを選択する第１のセレクタ回
    路と、 前記単位演算ユニット内のメモリ回路からの第２のデー
    タまたは隣接する単位演算ユニット内のメモリ回路から
    の第２のデータのいずれかを選択する第２のセレクタ回
    路と、 該第２のセレクタ回路が選択した第２のデータ、論理値
    １または論理値０のいずれかを選択して前記論理演算回
    路に対する第１の入力として出力する第３のセレクタ回
    路と、 前記第１のセレクタ回路が選択した第１のデータ、論理
    値１または論理値０のいずれかを選択して前記論理演算
    回路に対する第２の入力として出力する第４のセレクタ
    回路と、 前記第２のセレクタ回路が選択した第２のデータ、論理
    値１または論理値０のいずれかを選択して前記全加算回
    路の第２の入力として出力する第５のセレクタ回路と、 前記全加算回路のキャリー出力、論理値１または論理値
    ０のいずれかを選択して前記全加算回路の第３の入力と
    して出力する第６のセレクタ回路とを有する並列プロセ
    ッサ。
  2. 【請求項２】前記第２のセレクタ回路が選択した第２の
    データを保持するレジスタ回路と、 前記第３のセレクタ回路が保持するデータに従って、前
    記全加算回路の加算値出力または前記レジスタ回路に保
    持された前記第２のデータのいずれかを選択する第７の
    セレクタ回路をさらに有する請求項１に記載の並列プロ
    セッサ。
  3. 【請求項３】前記第７のセレクタ回路が選択したデー
    タ、前記全加算回路の加算値出力またはキャリー出力の
    いずれかを選択する第８のセレクタ回路をさらに有し、 前記第８のセレクタ回路が選択したデータを当該単位演
    算ユニットのメモリ回路に記憶するように構成されてい
    る請求項２に記載の並列プロセッサ。
  4. 【請求項４】前記論理回路は、前記第３のセレクタ回路
    が選択したデータ、前記第４のセレクタ回路が選択した
    データおよび該プロセッサエレメントに供給されたコマ
    ンドとに所定の論理演算を行って前記全加算回路の第１
    の入力として出力する請求項１〜３のいずれかに記載の
    並列プロセッサ。
  5. 【請求項５】前記第３〜第６のセレクタ回路の内部レジ
    スタおよび前記第２のセレクタで選択した第２のデータ
    を保持するレジスタ回路のうち、共用可能なものについ
    て、共用可能に構成した、請求項２〜４いずれか記載の
    並列プロセッサ。
  6. 【請求項６】前記第３〜第６のセレクタ回路の内部レジ
    スタおよび前記第２のセレクタで選択した第２のデータ
    を保持するレジスタ回路のうち、メモリ内部のセンスア
    ンプのレジスタ機能にて代用した構成をした、請求項２
    〜４いずれか記載の並列プロセッサ。
  7. 【請求項７】前記並列プロセッサにおいて、所定の論理
    演算に代えてＢｏｏｔｈの乗算アルゴリズムに対応した
    演算を行うように構成されている請求項４記載の並列プ
    ロセッサ。
  8. 【請求項８】クロック信号をグループ分けして所望の動
    作に合わせて変化させて消費電力を低減させる、請求項
    １〜７いずれか記載の並列プロセッサ。
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