JPH0954761A

JPH0954761A - デイジタル信号処理装置及び情報処理システム

Info

Publication number: JPH0954761A
Application number: JP7230743A
Authority: JP
Inventors: Masuyoshi Kurokawa; 益義黒川; Seiichiro Iwase; 清一郎岩瀬; Takao Yamazaki; 孝雄山崎; Kenichiro Nakamura; 憲一郎中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-08-15
Filing date: 1995-08-15
Publication date: 1997-02-25
Also published as: US5864706A

Abstract

(57)【要約】【課題】高レートの信号をリアルタイム処理するのに十
分な高い演算性能と、各種のアプリケーシヨンに対応し
得る高いプログラミング性能を実現したい。【解決手段】マルチポートメモリのビツト線上に演算器
を配置してなるプロセツサエレメントを一連のシリアル
データのデータ数以上設けてプロセツサエレメント群を
構成し、またプロセツサエレメント群を構成する複数の
プロセツサエレメントを同一シリコンチツプ上に搭載さ
れた制御装置によつて共通に制御する。このように入力
データのバツフアとして機能するマルチポートメモリと
演算器とが密接に接合されているため、双方間でネツク
なくデータを通信することができる。また複数のプロセ
ツサエレメントを１つの制御装置によつて制御し、並列
計算機として動作させることにより、処理速度の高いデ
イジタル信号処理装置が実現される。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。発明の属する技術分野従来の技術発明が解決しようとする課題課題を解決するための手段発明の実施の形態（１）基本構成（１−１）全体構成（１−２）プロセツサブロツクの構成（１−２−１）インプツトレジスタ（ＩＲ）の構成（１−２−２）アウトプツトレジスタ（ＯＲ）の構成（１−２−３）メモリ（ＲＦレジスタフアイル）の構成（１−２−４）演算器（ＡＬＵ）の構成（１−２−４−１）セレクタの構成（１−２−４−２）パイプラインレジスタの構成（１−２−４−３）モードレジスタ群の構成（１−２−４−４）演算部の構成（１−２−４−５）セレクタの構成（１−２−５）プロセツサブロツク内の接続（１−２−６）プロセツサブロツク間の接続（１−２−６−１）ＨＤモード（１−２−６−２）ＳＤモード（１−２−６−３）データの流れ（１−３）コントローラの構成（１−３−１）シーケンスコントロール回路の構成（１−３−２）ＡＬＵのコード生成回路の構成（１−３−３）係数ＲＡＭ回路の構成（１−３−４）メモリのアドレス発生回路の構成（１−３−５）アドレスローテーシヨン回路の構成（２）処理動作（２−１）論理演算処理（２−２）算術演算処理（２−３）乗算演算処理（２−４）サブルーチン処理（２−５）ＳＩＭＤ処理下でのプロセツサエレメントの
個別処理（２−６）ＤＳＰの処理タイミング及びプログラミング
方法（２−７）レート変換処理（２−７−１）水平方向についてのレート変換（２−７−２）垂直方向についてのレート変換（２−７−３）一般的なレート変換（２−７−４）省電力化処理（３）実施例の効果発明の効果

【０００２】

【発明の属する技術分野】本発明はデイジタル信号処理
装置に関する。例えば映像信号を実時間並列的にデイジ
タル信号処理するアレイ型プロセツサに適用し得る。

【０００３】

【従来の技術】従来、この種のアレイ型プロセツサとし
てはＳＶＰ（serial video processor）と呼ばれるプロ
セツサが知られている（”SVP:Serial Video Processo
r”,IEEE 1990 CUSTOM INTEGRATED CIRCUITSCONFERENCE
,p17.3.1）。このプロセツサの解説書としては、テキ
サスインスツルメンツ社の「Serial Video Processor S
eminar Handbook 」がある。このプロセツサは１０２４
個の１ビツトプロセツサエレメントを１次元配列してな
り、これら１０２４個の１ビツトプロセツサエレメント
によつてＳＩＭＤ（Single Instruction Multiple Dat
a）アーキテクチヤを構成している。ＳＩＭＤ方式は同
じ流れの命令に従い、複数用意された演算器とデータと
に同じ演算を実行させる方式である。

【０００４】

【発明が解決しようとする課題】さて昨今、この種のプ
ロセツサでは画像等のように高速かつ高レートの信号を
リアルタイム処理することが求められており、充分高い
演算性能と各種アプリケーシヨンに対応し得るプログラ
マビリテイ特性との両方に優れた機能が求められてい
る。また同じく消費電力の低減と低コスト化も求められ
ている。また昨今のプロセツサには、ＮＴＳＣ信号等の
スタンダードな画像信号に加えて高精細なＨＤ信号を処
理することが求められている。

【０００５】しかし各画像信号の方式にアーキテクチヤ
を対応させる従来の方式では、画像ライン上の画素信号
の違いから動作しない無駄なプロセツサが発生するのを
避け得ない。このため方式が異なる双方の画像信号にお
いても無駄なく対応でき、かつ充分な処理性能を得られ
るようなプロセツサが求められている。またマルチメデ
イア等の普及に従つて画像に対する信号処理も複雑さを
増し、高度な信号処理能力が求められているが、この用
途のプロセツサは大型かつ複雑になり易く、省面積かつ
シンプルな制御回路でありながら各種演算からレートコ
ンバータ等の高度なアプリケーシヨンを実現できるよう
な充分なプログラミビリテイが得られる構成が求められ
ている。

【０００６】本発明は以上の点を考慮してなされたもの
で、画像を含む高レートの信号に対して高いプログラマ
ビリテイをもちつつ、高い演算性能と低消費電力を実現
できるデイジタル信号処理装置を提案しようとするもの
である。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、マルチポートメモリのビツト線上
に演算器を配置してなるプロセツサエレメントを一連の
シリアルデータのデータ数以上設けてプロセツサエレメ
ント群を構成する。またプロセツサエレメント群を構成
する複数のプロセツサエレメントを同一シリコンチツプ
上に搭載された制御装置によつて共通に制御するように
する。入力データのバツフアとして機能するマルチポー
トメモリと演算器とが密接に接合されているため、双方
間でネツクなくデータを通信することができる。また複
数のプロセツサエレメントを１つの制御装置によつて制
御し、並列計算機として動作させることにより、処理速
度の高いデイジタル信号処理装置が実現される。

【０００８】

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。

【０００９】（１）基本構成（１−１）全体構成図１に本発明に係るデイジタルシグナルプロセツサの一
例を示す。図１に示すように、デイジタルシグナルプロ
セツサ１のチツプは大きく分けて２つのプロセツサブロ
ツク２Ａ及び２Ｂと、４系統の制御回路（コントロー
ラ）３Ａ〜３Ｄとから構成されている。ここでコントロ
ーラ３Ａ〜３Ｄはプロセツサブロツク２Ａ及び２Ｂ内の
各プロセツサエレメントＰＥを独立に制御する。これら
コントローラ３Ａ〜３Ｄは外部から受け取るプログラム
や各種レジスタ等のデータ又はタイミング信号等の制御
信号に基づいてプロセツサブロツクを制御するリアルア
クセスメモリである。各ブロツク間の接続方法について
は後述する。

【００１０】さて２つのプロセツサブロツク２Ａ、２Ｂ
はそれぞれ、メモリ（以下、ＲＦレジスタフアイルとい
う）と演算器（以下、ＡＬＵという）とでなるプロセツ
サエレメントＰＥを横に１０８０個、縦に２段並べた構
成に加え、入出力（Ｉ／Ｏ）用のシリアルアクセスメモ
リであるインプツトレジスタＩＲとアウトプツトレジス
タＯＲとをシリコンチツプ上に設けることによつて構成
されている。因にＡＬＵは、１ビツトのフルアダーと、
データ選択用のセレクタと、パイプライン動作用のレジ
スタと、次のインストラクシヨンステツプへデータを遅
延させるレジスタと、動作モードを設定するレジスタと
から構成される。なお実施例の場合、信号入力用レジス
タとしてインプツトレジスタＩＲ１及びＩＲ２の２つが
搭載されており、それぞれ独立に動作し得るようになさ
れている。

【００１１】ここでインプツトレジスタＩＲには、ワー
ドシリアルにデータが入力され、アウトプツトレジスタ
ＯＲからはワードシリアルに処理されたデータが出力さ
れる。インプツトレジスタＩＲ及びアウトプツトレジス
タＯＲともプロセツサエレメント１つ１つに対応したメ
モリセルからなるエレメントから構成されている。

【００１２】（１−２）プロセツサブロツクの構成（１−２−１）インプツトレジスタ（ＩＲ）の構成図２にインプツトレジスタＩＲのエレメント構成の１例
を示す。この例では、ＩＲ１及びＩＲ２と記載された２
系統のインプツトレジスタに、プロセツサエレメントＰ
Ｅ１つに対し、メモリセル３２ビツト、１ビツトシフト
レジスタ（sftreg ）、動作モード設定用レジスタ（mod
e reg）を設けて構成している。この図２では、その一
方のみを示す。このメモリは外部の入力ポートから入力
された３２ビツトのデータをdata0 〜data31と記載され
たビツトラインに駆動し、３２ビツト同時に、メモリセ
ルへ書き込む。なおこの書き込みはシフトレジスタの値
が”１”である時に行われる。これに対してシフトレジ
スタの値が”０”の時には書き込みは実行されない。

【００１３】各エレメントに置かれたシフトレジスタ
は、セレクタを介して隣接するエレメントに置かれたシ
フトレジスタと接続されている。インプツトレジスタＩ
Ｒにはブロツクの一方からデータの入力開始と同時に”
１”が入力され、順にブロツクの他端方向へ転送されて
いく。シフトレジスタに”１”が存在するエレメントで
その時点で駆動されているデータが書き込まれる。

【００１４】動作モードを設定するためのモードレジス
タ（mode reg）は、プロセツサエレメントＰＥから書き
込みが可能なレジスタであり、”０”又は”１”を書き
込むことができる。このレジスタの値により前述したシ
フトレジスタの前後に置かれたセレクタを制御する。”
０”である場合には、前述の書き込み動作を実行する。
一方、”１”である場合には、シフトレジスタの前後に
あるセレクタを切り替え、そのエレメントのシフトレジ
スタに”１”が送られてきたときに、自らのシフトレジ
スタを”０”とし、送られてきた”１”を次段以降のシ
フトレジスタに送るような働きを行う。

【００１５】このときそのメモリセルにはデータは書き
込まれない。データはモードレジスタ（mode reg）に”
０”が書き込まれたエレメントを飛ばして順に書き込ま
れていく。これに対して、このメモリセルからのデータ
の読み出しは、アドレスの指定によりaddress0〜addres
s31 のいずれかを駆動することによつて読み出しビツト
ラインにデータを取り出すことにより行う。なおこの図
２では、メモリセルは、キヤパシタを記述し、ダイナミ
ツク型のＲＡＭのように書いているが、これに限定する
ものではない。

【００１６】（１−２−２）アウトプツトレジスタ（Ｏ
Ｒ）の構成図３にアウトプツトレジスタＯＲのエレメント構成の１
例を示す。この例では、プロセツサエレメント１つに対
し、メモリ３２ビツト、１ビツトシフトレジスタ（sft
reg ）、動作モード設定用レジスタ（mode reg）を設け
て構成している。このアウトプツトレジスタＯＲも
address0〜address31 のいずれかを指定し駆動すること
により、メモリセルごとに書き込みビツトラインから１
ビツトづつ書き込みを行える。

【００１７】またこのメモリから外部の出力ポートへの
読み出しは、data0 〜data31と記載されたビツトライン
を経由して３２ビツト同時にパラレルに読み出すことが
できるようになされている。この読み出しは、シフトレ
ジスタの値が”１”である時に実行される。”０”の時
には読み出しは実行されない。各エレメントに置かれた
シフトレジスタは、セレクタを介して隣接するエレメン
トのシフトレジスタに接続されている。

【００１８】アウトプツトレジスタＯＲのブロツクの一
方からデータの出力を開始する時に”１”が入力され、
以下順にプロセツサブロツクのもう一方の方向に転送さ
れていくようになされている。この際、シフトレジスタ
に”１”が存在するエレメントのメモリセルから順次読
み出しがなされる。動作モードを設定するためのレジス
タ（mode reg）は、当核プロセツサエレメントから書き
込みが可能なレジスタで、”０”又は”１”を書き込む
ことができる。このレジスタの値により、先のシフトレ
ジスタの前後に置かれたセレクタを制御する。

【００１９】”０”であるときには、前述のように書き
込み動作を実行する。一方、”１”である時には、シフ
トレジスタの前後にあるセレクタを切り替え、そのエレ
メントのシフトレジスタに”１”が送られてきたとき
に、自らのシフトレジスタを”０”とし、送られてき
た”１”を次段のシフトレジスタに送るように動作す
る。このときそのメモリセルからデータの読み出しは行
わない。シフトレジスタ上を転送される”１”は同タイ
ミングで次段以降ののエレメントのシフトレジスタに送
られる。データはこのエレメントを抜かして読み出され
る。ここでメモリセルは、キヤパシタのみを記述してい
るが、これに限定するものではない。また必要に応じセ
ンスアンプなども設けられる。

【００２０】（１−２−３）メモリ（ＲＦレジスタフア
イル）の構成図４に、メモリの構成を示す。このメモリは３ポートメ
モリで、読み出し、書き込みそれぞれ独立にアドレスが
与えられ、２５６ビツトのメモリセルから構成されてい
る。

【００２１】（１−２−４）演算器（ＡＬＵ）の構成続いてＡＬＵの構成を図５〜図１０に示す。ここで図５
は図６〜図１０に示す各部の関係を示す全体構成図であ
る。なおここでポートＲＰ１及びＲＰ２はメモリからの
読み出しポートであり、コントローラから独立に指定さ
れる読み出しアドレスに対応するメモリセルの値をこの
２つのポートから受け取れるようになされている。

【００２２】また図１０に示したＲＦＷはメモリへの書
き込みポートであり、コントローラから独立に指定され
る書き込みアドレスのメモリセルに値を書き込み、又は
アウトプツトレジスタＯＲへの書き込み、インプツトレ
ジスタＩＲ及びアウトプツトレジスタＯＲにおけるモー
ドレジスタ（mode reg）への書き込み線に接続されてい
る。またC0〜C24 に示す２５ビツトのコードはコントロ
ーラからＳＩＭＤ方式で与えられるコードである。この
コードによりプロセツサブロツク内の全てのＡＬＵは共
通に制御されるようになされている。なお図１０に示し
たＡＬＵの出力ＷOUT は帰還的にＡＬＵへの入力として
も扱われるようになされている。この帰還入力は演算結
果を次のステツプで使用する場合に使用される。

【００２３】（１−２−４−１）セレクタの構成図６にＡＬＵの入力段を構成するセレクタの構成を示
す。セレクタis1 、is2によつて、近傍のプロセツサエ
レメントＰＥのメモリから読み出された値と、当該メモ
リから読み出されたＲＰ１、ＲＰ２等の値とから演算に
使用する値を選択する。ＷOUT は図１０に示したように
ＡＬＵの出力であり、帰還的にＡＬＵへの入力としても
扱われている。演算結果を次のステツプで使用する場合
にこの入力が使用される。

【００２４】なおfl2 、fl1 として示されたラインは、
当該プロセツサエレメントＰＥの一方側に隣接するプロ
セツサエレメントＰＥのＲＦレジスタフアイルの出力に
接続され、fr2 、fr1 として示されたラインは、もう一
方の隣接プロセツサエレメントのＲＦレジスタフアイル
の出力に接続されている。因にfl1 、fr1 は最近傍のプ
ロセツサエレメントＰＥのＲＦレジスタフアイルの出力
であり、fl2 、fr2 は、１つおいて次の隣接プロセツサ
エレメントＰＥのＲＦレジスタフアイルの出力である。

【００２５】また当該プロセツサエレメントＰＥのメモ
リからポートＲＰ１に読み出した値を近傍のプロセツサ
に配布するようになされている。c20 〜c24 の制御線に
よつて、コントローラから制御する。選択結果はＩ１及
びＩ２として図７に示すパイプラインレジスタに渡され
る。

【００２６】（１−２−４−２）パイプラインレジスタ
の構成図７では、入力データを選択し、又はマスクするパイプ
ラインレジスタの構成を示す。図７ではパイプラインレ
ジスタとしてフルアダーの３つの入力に対応し、３つの
レジスタを設けた。そのうち２つは主にメモリからの２
つの読みだしＩ１、Ｉ２を受けるようになつており、も
う一つはフルアダーのキヤリ出力を受け、１クロツク遅
延させるレジスタになつている。さらに前クロツクでラ
ツチされた値をセーブし、また”０”、”１”にセツト
するためのセレクタが設けてある。セレクタ群は、コン
トローラからのコードc7〜c12 により制御される。

【００２７】（１−２−４−３）モードレジスタ群の構
成図８にモードレジスタ群を示す。モードレジスタ群はメ
モリからの入力を取り込め、また”０”、”１”にセツ
トでき、前クロツクでラツチされた値をセーブできる。
またそれ以外に、レジスタregM1 の値をレジスタregM3
に取り込むことができるようになされている。このレジ
スタ群にラツチされた値により、コントローラからのコ
ードc13 〜c18 により制御され、プロセツサエレメント
毎独立した動作を実現できる。このセレクタ群の各レジ
スタregM1 〜regM3 からはm1o 、m2o 、m3o なる信号が
出力される。

【００２８】（１−２−４−４）演算部の構成図９に演算部の構成を示す。add1と記述されたものがフ
ルアダーである。演算部はセレクタ、論理回路などによ
り選ばれた３つの入力からサム（sm）、キヤリー（cy）
を発生する。演算部は、m1o 、m2o 、m3o なる信号や各
種の制御信号により、ａo として入力された値をadr で
１クロツク遅延したり、xo1 等によつて論理反転等す
る。なお演算部はコードc4が”０”であるときm1o をマ
スクするが、コードc4が”１”であるときにはその値に
よる制御をアクテイブとする。

【００２９】ここでm1o の値が”１”であれば、xo1 に
より、ads の出力を反転する。m2o 、m3o が共に”０”
であるか”１”であるとき、d1o なる信号は”１”にな
る。これはコードc3が”０”であるときにマスクされ
る。一方、コードc3が”１”である時、d1o の値による
制御がアクテイブとなり、d1o の値が”１”であれば、
ads のセレクタを制御し、ａo 又はadr で１クロツク遅
延させたａo のいずれかを選択するようにする。

【００３０】加算等の演算中に、このadr レジスタで遅
延させて演算するということは、ａo からシリアルに読
み込まれるデータを１ビツトだけ最大ビツト（MSB ）方
向にシフトして演算していることに相当する。さてm1o
、m2o 、m3o が共に”０”であるか”１”であると
き、d2o なる信号は”１”になる。これはc2が”０”で
あるときにマスクされる。c2が”１”である時、d2o の
値による制御がアクテイブとなり、d2o の値が”１”で
あれば、xo1 の出力は、ma1 により、”０”となる。

【００３１】またコードc5は、ma1 の出力をxo2 により
反転し、演算器に入力するコードとして作用する。xo2
の出力と、入力bo、coをフルアダーadd1に入力し、サム
（sm）、キヤリー（cy）を発生する。

【００３２】（１−２−４−５）セレクタの構成図１０では、最終段のメモリへの書き込みデータの選択
を行うセレクタの構成を示す。まずコードc6によつてレ
ジスタCSの使用方法を決める。コードc6が”１”である
時、レジスタCSはＩ２の値のパイプラインレジスタとし
て機能する。またコードc6が”０”である時、レジスタ
CSはadd1から出力されたキヤリー（cy）の１クロツク遅
延素子として使用される。あるサイクルで発生されたサ
ム（sm）、キヤリー（cy）を共にメモリに書き込みたい
ときに、当該サイクルでサム”sm”を書き込み、キヤリ
ー”cy”はレジスタCSにラツチしておき、次のサイクル
で書き込むということを可能にする。

【００３３】wsセレクタは、コードc1及びc0によつて制
御され、dsレジスタの出力、drレジスタの出力、サム
（sm）、キヤリー（cy）を選択することができる。この
wsセレクタの出力は、図６のis2 セレクタに入力される
と共にoregでラツチされ、RFW としてＡＬＵから出力さ
れる。これはＲＦレジスタフアイルに書き込まれ、又は
インプツトレジスタＩＲ、アウトプツトレジスタＯＲの
モードレジスタmodereg に接続され、又はアウトプツト
レジスタＯＲのメモリセルへの書き込みラインなどに接
続される。

【００３４】セレクタdsは、図８のm1o によつて制御さ
れ、drレジスタの出力とサム（sm）とを選択する。プロ
セツサエレメント毎の個別の動作を可能にする。csレジ
スタがI2を選択し、wsセレクタがdsセレクタの出力を選
択したとき、m1o によつてI2とサム（sm）を選択的にメ
モリにライトバツクできる。csレジスタがキヤリー（c
y）を選択した時、wsセレクタをdrレジスタの出力を選
択すれば、１クロツク遅延されたキヤリー（cy）をメモ
リに書き込める。

【００３５】（１−２−５）プロセツサブロツク内の接
続図１１に、プロセツサエレメントとインプツトレジスタ
ＩＲ、アウトプツトレジスタＯＲのエレメントについて
の接続構成を示す。インプツトレジスタＩＲ及びアウト
プツトレジスタＯＲは図２、図３に示したものを模式的
に記述した。この図１１でＲＦと記述した部分がメモリ
で、図４に示されたものであり、模式的に１ビツトメモ
リセルを記述しているが、この実施例では２５６ビツト
のメモリセルから構成されている。

【００３６】読みだしポートの１つは、ＡＬＵのＲＰ１
ポートに接続され、もう一つの読み出しポートはＡＬＵ
のＲＰ２ポートに接続され、書き込みポートは、ＲＦＷ
ポートに接続されている。ＡＬＵは図６〜図１０に示し
たものである。この図により、プロセツサエレメント全
体としての動作を説明する。まずＩＲ１、ＩＲ２の制御
について述べる。i1pe、i2peは、ＩＲ１及びＩＲ２のモ
ードレジスタ（mode reg）への書き込みのイネーブル
で、これがイネーブルされたときにモードレジスタ（mo
de reg）に、ＡＬＵが駆動している書き込みラインのデ
ータの書き込みを行う。

【００３７】i1rst 、i2rst は、ＩＲ１及びＩＲ２のシ
フトレジスタの値をすべて”０”にするもので、ＩＲへ
の新たな書き込みを行うときに、ブロツク内のシフトレ
ジスタ（sft reg ）のポインタをクリアするための信号
である。i1sft 、i2sft は、ＩＲ１及びＩＲ２のシフト
レジスタのクロツクであり、これに同期して書き込みの
ポインタとしての”１”を隣接以降のエレメントのシフ
トレジスタに移していく。

【００３８】i1pti 、i2pti は、ＩＲ１、ＩＲ２のシフ
トレジスタのポインタ入力で、隣接エレメントのpto に
接続されている。i1pto、i2pto は、ＩＲ１、ＩＲ２の
シフトレジスタのポインタ出力で、隣接エレメントのpt
i に接続されている。同一ブロツク内のＩＲ１、ＩＲ２
は、共通のデータラインに接続されており、ブロツク外
部から順次に書き込みデータを駆動する。シフトレジス
タにポインタとして”１”が置かれたエレメントのメモ
リセルに書き込みが行われる。

【００３９】address もブロツク内で共通に制御され、
全てのエレメントで共通に指定されたメモリセルの値が
読み出される。この図では読み出された値は、メモリの
書き込み線を駆動し、そのままメモリに書き込まれるよ
うになつているが、メモリの読み出しラインに接続し、
ＲＰ１、ＲＰ２からのデータが一旦、ＡＬＵに取り込ま
れ、ＡＬＵを経由してメモリに書き込まれるような構成
でも良い。

【００４０】次のアウトプツトレジスタＯＲの制御につ
いて述べる。orpen は、アウトプツトレジスタＯＲのモ
ードレジスタ（mode reg）への書き込みのイネーブル
で、これがイネーブルされたときに、モードレジスタ
（mode reg）に、ＡＬＵが駆動している書き込みライン
のデータの書き込みを行う。orrst は、アウトプツトレ
ジスタＯＲのシフトレジスタの値をすべて”０”にする
もので、新たな書き込みを行うときにブロツク内のポイ
ンタをクリアするための信号である。

【００４１】orsft は、アウトプツトレジスタＯＲのシ
フトレジスタのクロツクであり、これに同期して書き込
みのポインタとしての”１”を隣接以降のエレメントの
シフトレジスタに移していく。orpti は、アウトプツト
レジスタＯＲのシフトレジスタのポインタ入力で、隣接
エレメントのpto に接続されている。orpto は、アウト
プツトレジスタＯＲのシフトレジスタのポインタ出力
で、隣接エレメントのpti に接続されている。

【００４２】メモリセルへの書き込みは、ブロツク内で
共通に制御されるaddress によつて行われ、ＡＬＵから
の書き込みデータが全エレメントで共通に所望のセルに
書き込まれる。一方、アウトプツトレジスタＯＲのデー
タラインはバス接続されており、シフトレジスタにポイ
ンタとしての”１”が置かれたエレメントのメモリセル
のデータが、同時にブロツク外部に読み出すことができ
る。

【００４３】tr1 、tr2 は、プロセツサエレメントの一
方の隣接プロセツサエレメントに向けて出力され、tr1
は、隣接プロセツサエレメントのfr1 と接続され、tr2
は、２つめの隣接プロセツサエレメントのfr2 と接続さ
れる。tl1 、tl2 は、プロセツサエレメントのもう一方
の隣接プロセツサエレメントに向けて出力され、tl1
は、隣接プロセツサエレメントのfl1 と接続され、tl2
は、２つめの隣接プロセツサエレメントのfr2 と接続さ
れる。

【００４４】この接続により、各プロセツサエレメント
は、左右４つの隣接プロセツサエレメントのメモリを読
み出せると共に、左右４つの隣接プロセツサエレメント
に当該メモリの読みだし値を供給することができる。Ａ
ＬＵ内部は、先に述べたように、C24 〜C0の制御線で制
御される。またメモリはアドレスをポート毎に供給さ
れ、その読み出し、書き込みを制御される。

【００４５】ＡＬＵとメモリとでプロセツサエレメント
を構成し、２段に重ねられているが、この部分とＩＲ
１、ＩＲ２、アウトプツトレジスタＯＲなどとの接続に
ついて説明する。前段のプロセツサエレメントは、メモ
リを読み出し、ＡＬＵで処理を行い、結果をメモリに書
き戻すが、それ以外に、ＩＲ１、ＩＲ２のモードレジス
タ（modereg ）への書き込みを行える。

【００４６】この時には、i1pe、i2peがイネーブルさ
れ、ＡＬＵの出力値が、モードレジスタ（modereg ）に
書き込まれる。またＩＲ１、ＩＲ２のメモリを読み出
し、メモリに書き写したい時には、i1en又はi2enをイネ
ーブルし、untrをデイセーブルし、メモリへの書き込み
アドレスを供給する。なおＩＲ１、ＩＲ２の読みだし値
をＡＬＵの読みだしポートＲＰ１、ＲＰ２に接続し、Ｉ
Ｒ１、ＩＲ２の読みだし値をメモリからの値同様にＡＬ
Ｕに取り込み、なんらかの処理をしてからメモリに書き
戻すような構成にしても良い。

【００４７】後段のプロセツサエレメントは、ＲＦメモ
リを読み出し、ＡＬＵで処理を行い、結果をＲＦメモリ
に書き戻すが、それ以外にアウトプツトレジスタＯＲの
モードレジスタ（modereg ）への書き込み、アウトプツ
トレジスタＯＲのメモリセルへの書き込みを行える。ア
ウトプツトレジスタＯＲのモードレジスタ（modereg）
への書き込みは、orenをイネーブルし、orpen をイネー
ブルすることにより、ＡＬＵの出力値をモードレジスタ
（modereg ）に書き込むことができる。またorenをイネ
ーブルすることによりアウトプツトレジスタＯＲのメモ
リセルへも書き込みを行うことができる。

【００４８】前段のＡＬＵの出力値を後段のプロセツサ
エレメントに渡すことができる。tr信号をイネーブル
し、前段のＡＬＵの出力値を後段のプロセツサエレメン
トのメモリの書き込みビツトラインに駆動し、一方、後
段のntr 信号はデイセーブルすることにより、前段のＡ
ＬＵの出力値を、後段のメモリの所望のアドレスに書き
込むことができる。前段から後段のプロセツサエレメン
トへのデータの転送を可能にする。ここでは２段のプロ
セツサエレメントに関して説明したが、これは多段の場
合に拡張できる。

【００４９】（１−２−６）プロセツサブロツク間の接
続図１２にプロセツサブロツク間の接続を示す。２つのプ
ロセツサブロツクに対し、２つの接続方法をモード別に
説明する。

【００５０】（１−２−６−１）ＨＤモード１つはＨＤモードである。このＨＤモードではdpbl及び
dpbrと呼ばれる２つのプロセツサブロツクをあたかも１
つのブロツクであるように接続して使用する。それぞれ
のブロツクのＩＲ１、ＩＲ２のデータ入力は、チツプ外
部からの入力されたデータが幾段かのレジスタを経て、
そのまま入力するようにセレクタを制御する。これによ
りブロツク内部のＩＲ１、ＩＲ２のデータ信号線は、Ｉ
１、Ｉ２からの入力値が駆動される。

【００５１】一方、このＩＲ１の制御、i1rst 、i1sft
は２つのブロツクで共通に制御される。またdpblのブロ
ツク端へのi1pti にのみデータ取り込み開始を示すポイ
ンタ入力が入力され、このポインタがdpbl内部を順に伝
搬された後、dpblのもう一方の端のプロセツサエレメン
トから出力されたi1pto が、dpbrの端のi1pti に入力さ
れ、dpbr内部を今度はポインタが伝搬され、入力データ
がdpbrにも取り込まれていく。ＩＲ２も同様である。dp
blの末端側のプロセツサエレメントとdpbrの先端側のプ
ロセツサエレメントは、ブロツク内部のプロセツサエレ
メント間と同様に通信ができるように接続される。

【００５２】図１に示したコントローラ３Ａ、３Ｃは全
く同様のプログラムと制御コードを与えられ、同一タイ
ミングで同一動作を行わねばならない。また図１に示し
たコントローラ３Ｂ、３Ｄも同様に同一動作をせねばな
らない。同一の制御プログラムにより制御されるので、
i1pe、i2peアドレスなども全く同じに供給される。アウ
トプツトレジスタＯＲのorsft 、orrst の制御もdpbl、
dpbrは全く同一に行われ、dpblのorpti のみに画素取り
だしの最初のタイミングを与えるポインタが入力され
る。そしてdpblの末端のプロセツサエレメントのorpto
からの出力が、dpbrの先端のプロセツサエレメントのor
pti に入力されており、ポインタはdpblを順に転送され
た後に、dpbr内部を転送される。

【００５３】データラインは、それぞれのブロツク内部
はバス接続されており、ポインタの指定するエレメント
の画素で駆動されている。ブロツクの外部に出力された
データは、一旦数段のレジスタでラツチされた後、ポイ
ンタの存在するブロツクの出力値をセレクタにより選択
して、その結果をチツプ外部に出力する。このセレクタ
の制御は、各ブロツクへのpti によりセツトされ、pto
によりリセツトされるリセツトセツトフリツプフロツプ
（RSFF）の出力により行える。各ブロツクにこのような
RSFFを設け、このRSFFの出力が”１”であるブロツクの
データの出力をこのセレクタが選択すれば良い。

【００５４】これによりＨＤモードにおいては、２１６
０個のプロセツサエレメントからなる２つのブロツクが
あたかも１つのブロツクであるかのように動作させるこ
とができる。アウトプツトレジスタＯＲで説明した、RS
FFはＩＲ１、ＩＲ２のポインタに関してもブロツクごと
に設けられている。そしてこのRSFFの出力により、その
ブロツクのＩＲ１、ＩＲ２の書き込みビツトラインの駆
動が制御されている。ポインタの存在しないブロツクで
は、書き込みが起こらないため、このビツトラインの駆
動を制御することにより、電力を削減している。

【００５５】（１−２−６−２）ＳＤモード次にスタンダードモード（ＳＤモード）について説明す
る。このＳＤモードは図１２に示す２つのブロツクを独
立の制御するものである。図１に示されたコントローラ
３Ａ〜３Ｃは独立なプログラムで独立に動作する。プロ
セツサブロツクdpblのアウトプツトレジスタＯＲとプロ
セツサブロツクdpbrのＩＲ２のみが協調した動作を行
う。ＳＤモードにおいては、プロセツサブロツクdpblの
アウトプツトレジスタＯＲの出力をＩＲ２の入力として
選択するようにセレクタを制御する。

【００５６】プロセツサブロツクdpblのorsft 、プロセ
ツサブロツクdpbrのi2sft は共通のクロツクが用いられ
る。またプロセツサブロツクdpblのorrst 、orpti に対
し、アウトプツトレジスタＯＲからＩＲ２までのレジス
タによる遅延分遅れて、プロセツサブロツクdpbrのi2rs
t 、i2pti が入力される。このことによりアウトプツト
レジスタＯＲの出力がdpbrの入力として与えられること
になる。チツプからの出力は、プロセツサブロツクdpbr
のアウトプツトレジスタＯＲの出力が選択されるよう出
力部のセレクタを制御する。

【００５７】（１−２−６−３）データの流れ続いてデータの流れを説明する。まずＨＤモードの場
合、Ｉ１、Ｉ２の入力ポートから２１６０個以内のデー
タがインプツトレジスタＩＲ１、ＩＲ２に順に書き込ま
れる。インプツトレジスタＩＲ１、ＩＲ２は独立に動作
できる様にしてあるが、これは外部にフレームメモリを
置き、現フレームと１フレーム遅延した画像を入力する
場合とか、ゴーストキヤンセルのために遅延をさせた画
素データを入力する場合等のために独立なタイミングで
入力するようなアプリケーシヨンに対応するためのもの
である。

【００５８】インプツトレジスタＩＲ１、ＩＲ２にデー
タが書き込まれると、図１に示すコントローラ３Ａ、３
Ｃに制御された前段のプロセツサエレメントがこれを読
み出し、様々な処理を実行し、後段のプロセツサエレメ
ントに引き渡す。後段のプロセツサエレメントでも図１
のコントローラＢ、Ｄに制御され、処理を行つた後、ア
ウトプツトレジスタＯＲに書き出す。この後で、アウト
プツトレジスタＯＲの内容がチツプ外部に読み出され
る。

【００５９】他方、ＳＤモードの場合、Ｉ１、Ｉ２の入
力ポートから１０８０個以内のデータがプロセツサブロ
ツクdpblのインプツトレジスタＩＲ１、ＩＲ２に順に書
き込まれる。書き込まれた後に、前段のプロセツサエレ
メントが図１のコントローラ３Ａに従いインプツトレジ
スタＩＲ１、ＩＲ２からデータを読み出し、処理を行
い、後段のプロセツサエレメントに渡す。後段のプロセ
ツサエレメントは処理を行つた後、アウトプツトレジス
タＯＲに書き出す。

【００６０】プロセツサブロツクdpblの処理が終わる
と、アウトプツトレジスタＯＲからプロセツサブロツク
dpbrのＩＲ２に転送が行われ、プロセツサ３Ｃによつて
制御されるプロセツサブロツクdpbrの前段のプロセツサ
エレメントによつて読み出され、処理され、後段のプロ
セツサエレメントに引き渡される。後段のプロセツサエ
レメントはこれを受取り、処理し、プロセツサブロツク
dpbrのアウトプツトレジスタＯＲに書き込む。これら一
連の処理が終わつたものがプロセツサブロツクdpbrから
チツプ外部に読み出される。

【００６１】さてインプツトレジスタＩＲへの読み込
み、前段プロセツサエレメント、後段プロセツサエレメ
ント、アウトプツトレジスタＯＲは独立、並列に動作で
きるので、上記のデータフローは、２１６０又は１０８
０以内のデータを単位としたパイプライン動作を行える
ことになる。画像の場合、ＨＤモードでは４ラインのラ
インデイレイが生じ、ＳＤモードでは６ラインのライン
デイレイが生じる。ＨＤモードでは、１画素に対し、２
ライン分の時間が画像処理の時間として割り当てられ、
ＳＤモードでは、４ライン分の時間が画像処理の時間と
して割り当てられることになる。

【００６２】またＩ／Ｏ、プロセツサブロツクは独立に
動作しており、プログラミングにより周波数乗り換え等
のアプリケーシヨンにも対応できる。pti へのポインタ
の入力は、外部からのデータの入力又は外部へのデータ
の読み出しタイミングと同期して行わねばならないが、
この方法に２つのモードを設定した。

【００６３】１つは明示的にこのポインタとしてのパル
スを各sft クロツクに同期して入力する方法。この場合
には明確にそれぞれの画素がどのエレメントに書き込ま
れたか指定できる。外部から入力されるこのスタートパ
ルスを幾つかのレジスタで遅延させ、各rst 信号、各pt
i 信号を生成する。一方、もう一つはコントローラにイ
ンプツトレジスタＩＲ１、ＩＲ２、アウトプツトレジス
タＯＲ等から与えられる読み込み、書き込み可能なタイ
ミングを通報する信号（act 信号）を利用する方法であ
る。

【００６４】このact 信号は、インプツトレジスタＩＲ
の書き込み中であること、又はアウトプツトレジスタＯ
Ｒが読み出し中であることをコントローラに通報するた
めの信号であり、これがデイセーブルされているとき
に、コントローラはインプツトレジスタＩＲから読み込
みを行い、又はアウトプツトレジスタＯＲに書き込みを
行う。一方、この信号がイネーブルされてるときにプロ
セツサエレメントからの読み出しが行われると、新しい
データを書き込み終わつたエレメントと前の書き込みさ
れたデータが残つているエレメントが存在してしまい、
正常な処理が行えない。

【００６５】この信号の立ち上がり又は立ち下がりのタ
イミングに各sft クロツクに同期させたパルスを生成
し、これから前記と同様に各rst 信号、各pti 信号を生
成するようにした。これはチツプ外部の基板上で１クロ
ツクのパルスを生成するためのコストを削減するための
機能である。なお画像データを処理する場合には、シン
ク信号、ブランキング信号などが通常与えられので、こ
れらを先のact 信号として用いる。

【００６６】（１−３）コントローラの構成図１３に制御回路（コントローラ）３Ａ〜３Ｄの構成を
示す。図１に示すデイジタルシグナルプロセツサ１では
このコントローラ３Ａ〜３Ｄが４つ搭載されており、一
部のＩ／Ｏ関連を除いてほぼ共通の回路になつている。
各コントローラ３Ａ〜３ＤはコードＲＡＭ１１と呼ばれ
るプログラムメモリ、シーケンスコントロール回路１
２、ＡＬＵのコード生成回路１３、メモリのアドレス発
生回路１４、係数ＲＡＭ回路１５、アドレスローテーシ
ヨン回路１６から構成されている。

【００６７】ここでコードＲＡＭ１１には１０２４ワー
ド、８４ビツト幅が与えられている。このコードＲＡＭ
１１はＳＲＡＭで構成しても良く、また外部からロード
するかマスクＲＯＭで構成しても良い。さてコントロー
ラ３Ａ〜３Ｄでは水平型のアーキテクチヤが採用されて
おり、各フイールドが明確に機能分担されている。以
下、各フイールドの説明を行う。

【００６８】（１−３−１）シーケンスコントロール回
路の構成まずシーケンスコントロール回路１２から説明する。シ
ーケンスコントロール回路１２は、コードＲＡＭ１１の
アドレスを発生する１０ビツト（コードＲＡＭのアドレ
スが１０２４ワードである）のカウンタ１２Ａ、リピー
トカウンタ１２Ｂ、３２ワードのジヤンプ先アドレスＲ
ＡＭ１２Ｃ、stack レジスタ１２Ｄから構成されてい
る。因にシーケンスコントロール回路１２はコードＲＡ
Ｍ１１のシーケンスコントロールにコードＲＡＭ１１の
sqc フイールド及びext フイールドを使用する。

【００６９】これらsqc フイールド及びext フイールド
で与えられるシーケンスコントロールの内容は図１４に
示す通りである。CONTはカウンタをインクリメントする
指示である。JUMPは、ext フイールドの５ビツトが指定
するジヤンプ先アドレスＲＡＭに予め書き込まれたアド
レスにJUMPする指示である。JPCCは４つのコントローラ
には、それぞれ５ビツトのコントロールコードがチツプ
外部から与えられており、そのコントロールコードが指
定するジヤンプ先アドレスＲＡＭの予め書き込まれたア
ドレスにジヤンプする。

【００７０】RTN は、stack レジスタのアドレスにジヤ
ンプし、stack レジスタをpop する。JSUBは、現アドレ
スの次のアドレスをstack レジスタにpushし、ext フイ
ールドが指定するジヤンプ先アドレスＲＡＭに予め書き
込まれたアドレスにジヤンプする。RPT は、ext フイー
ルドの指定する値をリピートカウンタにロードし、デク
リメントしながら、これが”０”になるまで同一アドレ
スにとどまり、その後、カウンタをインクリメントす
る。

【００７１】RPTRは、RPT と同様なリピートをした後、
stack レジスタのアドレスにジヤンプし、stack レジス
タをpop する。WAITは、チツプ外部から与えられる信号
を監視し、指定された状態になるまで同一アドレスにと
どまる。監視する信号は、ext フイールドで指定する。
例えばact 信号である。act 信号はインプツトレジスタ
ＩＲ１、ＩＲ２、アウトプツトレジスタＯＲ等、Ｉ／Ｏ
回路の入力出力状態を示すもので、前段のプロセツサエ
レメントがインプツトレジスタＩＲ１、ＩＲ２を読み出
すことが許可されるタイミング又は後段のプロセツサエ
レメントがアウトプツトレジスタＯＲに書き込むことが
許可されるタイミングを示す。

【００７２】シーケンスコントロール回路１２は所望の
act 信号を監視し、これが許可された後、インプツトレ
ジスタＩＲ１、ＩＲ２を読み出し、又はアウトプツトレ
ジスタＯＲに書き込むことにより、インプツトレジスタ
ＩＲ１、ＩＲ２に書き込みが行われている時に読み出し
たり、アウトプツトレジスタＯＲを外部から読み出した
り、又は一方のプロセツサブロツクdpblから他方のプロ
セツサブロツクdpbrにデータを転送している時に書き込
むといつた動作を防止する。このwait機能は、前段のプ
ロセツサエレメントから後段のプロセツサエレメントへ
のデータ転送の際にも使用される。

【００７３】図１のコントローラ３Ａ〜３Ｄは、データ
を前段のプロセツサエレメントから後段のプロセツサエ
レメントに転送する際に、協調して動作をしなければな
らない。このためプロセツサブロツクdpbl及びdpbrには
それぞれ１つづつ図１５に示す回路が搭載されている。
ここで比較回路２１には前段のコントローラ３Ａ又は３
Ｃのsqc 、ext が入力され、比較回路２２には後段のコ
ントローラ３Ｂ又は３Ｄのsqc 、ext が入力される。こ
こでsqc によつて指定される条件がWAITであり、かつex
t によつて指定される条件がtrans 信号であり、各比較
回路２１及び２２がこのtrans 信号がイネーブルされる
のをwaitしている状態の時、各出力端から「Ｈ」（イネ
ーブル）が出力される。

【００７４】前段及び後段のコントローラが共にこの条
件を満したとき、その信号がレジスタにラツチされ、tr
ans 信号として前後のコントローラに伝えられる。この
時、前段及び後段のコントローラは同期してデータを転
送することができる。前段のコントローラはＡＬＵの出
力を後段に対して出力し、後段のコントローラはその値
を書き込むべきアドレスを指定する。またそれ以外に
も、画像ではＶsyncと呼ばれるフレーム、フイールドの
タイミングを指定する信号があるが、これもwait条件と
して選択できる。

【００７５】（１−３−２）ＡＬＵのコード生成回路の
構成次にＡＬＵのコード生成回路１３について述べる。コー
ドＲＡＭ１１の２５ビツトのcodeフイールドで、ＡＬＵ
の各部の制御を行う。コード生成回路１３はそれぞれ数
段のパイプラインレジスタを持つている。特にＡＬＵの
制御のうちコードc0〜c6については、コード生成回路１
３はＡＬＵの内部のパイプライン構成に合わせてさらに
１段のレジスタにラツチしてからプロセツサブロツクの
制御ラインに値を入力するようになされている。

【００７６】コードc20 〜c24 は図６の入力制御信号で
あるが、このコードはコードＲＡＭ１１のreg2ctl フイ
ールドがイネーブルされるとき、特に設けられたレジス
タに格納される。そしてコードＲＡＭ１１のrlctフイー
ルドがイネーブルされたとき、codeフイールドの値に変
わつてこのレジスタの値がコードc20 〜c24 として使用
される。この使用法についてはアドレス発生回路の部分
で説明する。また係数ＲＡＭ１１の２ビツト１ワードの
出力は、このコード生成回路１３に入力される。コード
ＲＡＭ１１のcoefccフイールドの２ビツトがその制御に
割り当てられている。coefccと制御内容との関係を図１
６に示す。

【００７７】ここでccが”０”のとき、コードＲＡＭの
codeがそのままＡＬＵに与えられる。ccが”１”のと
き、係数ＲＡＭ回路１５から供給される２ビツトがc18
、c16の制御に使用される。この２つのビツトは図８の
セレクタを制御するコードで、c19 、c17 を”１”にし
ておくことにより、係数ＲＡＭの２ビツトの値が、regM
1 、regM2 に格納されることになる。これは定数係数で
の乗算を容易にするもので、その方法については後述す
る。

【００７８】さてccが”２”、”３”の場合には、係数
ＲＡＭの２ビツトのうちいずれかが、c11 の制御に使用
される。c11 は図７のセレクタを制御するコードであ
り、c12 を”１”とすることで、係数ＲＡＭ１５Ａの２
ビツトのうちいずれかの値をregAに格納することができ
る。これにより係数ＲＡＭの値をregAを経由し、ＲＦに
ロードすることを可能にする。

【００７９】（１−３−３）係数ＲＡＭ回路の構成係数ＲＡＭ回路１５の制御について説明する。各コント
ローラ３Ａ〜３Ｄはそれぞれ係数ＲＡＭを搭載してい
る。係数ＲＡＭ１５Ａは２ビツト幅で８１９２ワードで
ある。この２ビツトは前記のコード生成回路１３で使用
され、regM1 、regM2 、regAにロードされることによ
り、乗算の場合の係数として使用される。またこの２ビ
ツトは前記のコード生成回路１３で使用され、regM1 、
regM2 、regAにロードされることにより、メモリに対し
て値をロードする場合に使用され、それ以外の様々な処
理の際のデータを供給することもできるようになつてい
る。この係数ＲＡＭ１５Ａのアドレスは、１３ビツトの
アドレスカウンタ１５Ｂにより指定される。

【００８０】このアドレスカウンタ１５ＢはコードＲＡ
Ｍ１１のcoeffcc フイールドのうちの２ビツトを使用し
て係数ＲＡＭ１５Ａのアドレスを指定する。このアドレ
スカウンタ１５Ｂの動作例を図１７に示す。例えばce
が" ０" のとき、アドレスカウンタ１５ＢはコードＲＡ
Ｍ１１のcoeffaddフイールドの６ビツトを１３ビツトの
うちのMS６ビツトとしてロードし、LS７ビツトとして”
０”を入力する。さらにこの命令sqc がリピート命令で
あつた時、リピートされる間、その値はホールドされ
る。

【００８１】ceが”１”のとき、アドレスカウンタ１５
ＢはコードＲＡＭ１１のcoeffaddフイールドの６ビツト
を１３ビツトのうちのMS６ビツトとしてロードし、LS７
ビツトとして”０”を入力する。さらにこの命令sqc が
リピート命令であつたとき、リピートされる間、このカ
ウンタはインクリメントされる。ceが”２”のとき、ア
ドレスカウンタ１５Ｂは、その値を保持する。ceが”
３”のとき、アドレスカウンタ１５Ｂは、前クロツクで
の値をインクリメントして係数ＲＡＭ１５Ａに与える。

【００８２】また係数ＲＡＭ回路１５はアドレスローテ
ーション回路１６からアドレスの特定の領域が指定さ
れ、ステツプ値を受け取つた場合には、コードＲＡＭ１
１のcoefadd フイールドのアドレスをロードする際に与
えられたステツプ値をその値に加算し、この加算された
値が指定された領域を越えた場合には加算値からその領
域のアドレス幅を減算した値をアドレスカウンタ１５Ｂ
にロードするようになされている。このときの判定条件
を表したのが図１８である。

【００８３】なお係数ＲＡＭ回路１５はアドレスローテ
ーション回路１６からアドレスの特定の領域が指定さ
れ、ステツプ値を受け取つた場合であつても、コードＲ
ＡＭ１１のcoefadd フイールドのアドレスをロードする
際に与えられたステツプ値をその値に加算した値が指定
された領域を越えないときには加算値をそのままアドレ
スカウンタ１５Ｂにロードするようになされている。

【００８４】これは画像データのライン毎に巡回的にい
くつかの種類の係数を使用できるようにするための工夫
であり、コードＲＡＭ１１の同一プログラムによつて同
じcoefadd を発生させながら係数ＲＡＭ１５Ａの決めら
れた領域の異なる係数を利用できるようになされてい
る。

【００８５】（１−３−４）メモリのアドレス発生回路
の構成次にメモリのアドレス発生回路１４について説明する。
各プロセツサブロツクのメモリは、３ポートでそれぞれ
独立にアドレスを指定することができる。このためコン
トローラ３Ａ〜３Ｄは３つのアドレスカウンタを搭載し
ている。３つのアドレスカウンタ１４Ａ〜１４Ｃの基本
的な機能は同一であるので、その回路を説明した後、最
後に若干の差異について説明する。

【００８６】コードＲＡＭ１１のRport1CC、Rport2CC、
WportCC でこれらのカウンタ１４Ａ〜１４Ｃを制御し、
Rport1ADD 、Rport2ADD 、WportADDでアドレスを指定す
る。これら３つのアドレスカウンタ１４Ａ〜１４Ｃはそ
れぞれ９ビツトのカウンタであり、そのアドレスマツプ
は図１９の通りである。このアドレスは、幾段かのパイ
プラインレジスタを経由してプロセツサブロツクのメモ
リアドレスなどに使用されるが、書き込みアドレスに関
しては通常、ＡＬＵ内部のパイプライン動作に合わせ、
２段のパイプラインレジスタをさらに搭載している。な
おメモリのアドレスは、２５６ビツトのメモリセルをア
ドレツシングするためにメモリの項目でも見られるよう
に８ビツトである。インプツトレジスタＩＲ、アウトプ
ツトレジスタＯＲ等がこのアドレス上にマツピングされ
ている。

【００８７】ただしハードウエアが存在しないものはコ
ントローラによつて指定できない。例えばアウトプツト
レジスタＯＲから読み出し、インプツトレジスタＩＲに
データを書き込みことはできない。この例では、最大ビ
ツト（MSB ）が”０”のとき、各アドレスカウンタはメ
モリのアドレスを指定するようになされている。このと
きメモリのアドレスラインが駆動され、指定されたアド
レスに対応するメモリセルにデータを読み書きすること
ができる。

【００８８】また前段のプロセツサエレメントのコント
ローラ３Ａ、３Ｃの場合、MS４ビツトが「1000」又は
「1001」のとき、インプツトレジスタＩＲ１及びＩＲ２
の読み出しを意味し、図２のインプツトレジスタＩＲ１
及びＩＲ２のメモリセルの指定されたアドレスラインが
駆動され、また、同時に図１１のi1en又はi2enがイネー
ブルされ、nntrはデイセーブルされる。またこの場合に
は、このメモリセルからの読み出し値が直接メモリの書
き込み線を駆動するため、前記の書き込みアドレスに置
かれた２段のＡＬＵのパイプラインに対応したレジスタ
はパスされる。

【００８９】また書き込みアドレスで、MS４ビツトが
「1100」又は「1101」である場合、図２のモードレジス
タ（mode reg）が指定され、i1pe、i2peがそれぞれイネ
ーブルにされる。一方、後段のプロセツサエレメントの
コントローラ３Ｂ、３Ｄの場合、書き込みアドレスのMS
４ビツトが「1010」であるとき、アウトプツトレジスタ
ＯＲのメモリセルの書き込みアドレスラインを駆動し、
orenをイネーブルにしてアウトプツトレジスタＯＲ側の
書き込みビツトラインにＡＬＵの出力を駆動する。これ
によりアウトプツトレジスタＯＲへの書き込みが実行さ
れる。

【００９０】また書き込みアドレスのMS４ビツトが「11
10」であるとき、図３のモードレジスタ（mode reg）が
指定され、orpen がイネーブルされ、このmode regにＡ
ＬＵの出力を書き込むことができる。前段プロセツサエ
レメントから後段プロセツサエレメントへの転送に際し
ては、前段プロセツサエレメントにおいて、MS４ビツト
を「1010」とし、アウトプツトレジスタＯＲへの書き込
みを指定する。このとき図１１のtr信号がイネーブルさ
れ、ntr 信号がデイセーブルされ、前段ＡＬＵの出力値
が、後段プロセツサエレメントの書き込み線を駆動す
る。これにより後段のコントローラが発生する書き込み
アドレスにデータが書き込まれる。因にこの動作は図１
５に示したタイミング調整回路によるタイミング調整が
終了後に実行される。

【００９１】なおこのアドレス発生回路１４にはアドレ
スカウンタ１４Ａ〜１４Ｃ以外にもアドレスレジスタが
搭載されており、図２０に示す条件に従つて制御される
ようになされている。ここでアドレスレジスタはコント
ロールコードの最大ビツト（MSB ）をイネーブルしたと
き、レジスタの値をインクリメントするようにしてあ
り、またコードＲＡＭのreg2ctl フイールドをイネーブ
ルすることによつてコードＲＡＭのそれぞれのアドレス
フイールドの値をそのレジスタにロードできるようにな
されている。この使用法については後述する。

【００９２】アドレスカウンタ１４Ａ〜１４Ｃの制御に
戻る。アドレスカウンタ１４Ａ〜１４ＣはRport1CC、Rp
ort2CC、WportCC フイールドの最下位（LS）３ビツトを
用いて制御される。制御条件を図２１に示し、各制御の
様子を説明する。まず”０”の場合、コードＲＡＭ１１
の該当アドレスフイールドの値をアドレスカウンタにロ
ードする。そしてその命令がリピートであつたときに
は、その値をホールドする。”１”の場合には、コード
ＲＡＭ１１の該当アドレスフイールドの値をアドレスカ
ウンタにロードする。そしてその命令がリピートであつ
たときには、リピートの間、その値をインクリメントす
る。

【００９３】”２”の場合には、先に説明したアドレス
レジスタにラツチされている値をアドレスカウンタにロ
ードし、その命令がリピートであつたときにも、その値
をホールドする。”３”の場合には、先に説明したアド
レスレジスタにラツチされている値をアドレスカウンタ
にロードし、その命令がリピートであつたとき、リピー
トの間、その値をインクリメントしていく。”４”の場
合には、前クロツクでラツチされているアドレスをホー
ルドする。

【００９４】”５”、”７”の場合には、前クロツクで
ラツチされているアドレスをインクリメントする。”
６”の場合には、前クロツクでラツチされているアドレ
スをインクリメントし、リピートの場合、その値をホー
ルドする。

【００９５】なおアドレスローテーシヨン回路１６から
メモリのアドレスの特定の領域が指定されてステツプ値
の指定があつた場合には、図２２に示すように、当該ス
テツプ値をこのアドレスカウンタのメモリのアドレスに
加算し、加算後の値をプロセツサブロツクに対して与え
るようになされている。因にこの加算後の値が指定され
た領域を越える場合には、加算値からその領域のアドレ
ス幅を減算し、プロセツサブロツクに与えるようになさ
れている。これはメモリ領域をライン毎に巡回的に使用
するための工夫であり、コードＲＡＭ１１の同一プログ
ラムによつて、同じメモリ領域をアクセスするようにプ
ログラムしながらも、いくつかの領域を巡回的に利用で
きるようになされている。

【００９６】（１−３−５）アドレスローテーシヨン回
路の構成図２３及び図２４を用いて、アドレスローテーシヨン回
路１６の構成を説明する。このアドレスローテーシヨン
回路１６は外部から与えられるローテーシヨンに関する
情報を保存するレジスタと、ステツプ値情報を計算する
回路とから構成されている。このアドレスローテーシヨ
ン回路１６は係数ＲＡＭ１５Ａのアドレスカウンタ１５
Ｂと、アドレス発生回路１４のアドレスカウンタ１４Ａ
〜１４Ｃに対してアドレスのローテーシヨン情報を与え
る。

【００９７】このアドレスローテーシヨン回路１６の機
能をメモリのアドレスに対する動作例を用いて説明す
る。ここでは図２３の斜線部分の” 128”から” 191”
を特定処理を行う領域とし、さらにこの領域を４つに分
割するローテーシヨンを行うものとする。アドレスカウ
ンタがこの領域以外をポイントすると、このアドレスロ
ーテーシヨン回路１６をパスしてプロセツサブロツクに
は直接そのアドレスが与えられる。

【００９８】図２３の右側のように、アドレスカウンタ
がこの領域をポイントすると、ステツプ値が加算され、
プロセツサブロツクに与えられる。ステツプ値は指定さ
れた領域の幅を分割数で除算した値の倍数で与えられ
る。この場合には、ステツプの単位は”１６”にな
り、”０”、”１６”、”３２”、”４８”のいずれか
であり、チツプ外部から与えられる信号により巡回的に
設定されるようになつている。”４８”の次は”０”に
戻る。

【００９９】このステツプの値に依存し、例えばアドレ
スカウンタが” 129”を指定したとき、このステツプ値
により” 129”、” 145”、” 161”、” 177”がコー
ドＲＡＭ１１のプログラムに依存せずに選択できるよう
になる。また加算した結果がこの領域を出た場合には、
この領域の幅が減算される。例えば” 177”がアドレス
カウンタによつて指定されたとき、ステツプ値を加算し
たアドレスは” 177”、” 193”、” 209”、” 225”
になるが後者の３つは加算結果がこの領域を出るた
め、” 177”、”129 ”、” 145”、” 161”を指し示
し、これがプロセツサブロツクのアドレスとして与えら
れる。

【０１００】チツプ外部から与えられる情報は、領域指
定のためのendadd、stadd 領域の分割数であるnum であ
り、これらはアドレスローテーシヨン回路内部のレジス
タに保持される。このステツプ値を計算する回路を図２
４に示す。このステツプ計算回路は、外部から与えられ
るステツプ値をローテーシヨンさせる信号により起動さ
れ、値を更新する。

【０１０１】この信号が入力されると、カウンタ２５は
インクリメントされ、コンパレータ２６にてnum reg ２
７の値と比較される。ステツプ計算回路はnum と等しく
なれば、次のローテーシヨン信号によりカウンタ２５を
クリアし、レジスタ２８をクリアする。一方、レジスタ
２８にはローテーシヨン信号が起動される毎にステツプ
の単位である (endadd-stadd)/num が加算され、カウン
タ２５が”０”となつたときにクリアされる。

【０１０２】このレジスタ２８の値がステツプ値とし
て、アドレス発生回路１４に与えられる。これを受けて
アドレス発生回路１４ではアドレスカウンタ２５から得
られる元のアドレスに対し、ステツプ値を加算した値、
ステツプ値を加算した後(endadd-stadd)を減算した値、
アドレスカウンタから得られた値の３つの値の中から先
の条件に相当するものが、セレクタ２９によつて選択さ
れ、プロセツサブロツクに与えられる。係数ＲＡＭ１５
Ａについても同様な構成で、アドレスのローテーシヨン
が行われる。

【０１０３】（２）処理動作以上のような構成でコントローラは構成されている。こ
のコントローラはコードＲＡＭ１１、係数ＲＡＭ１５
Ａ、ジヤンプ先アドレスＲＡＭ１２Ｃ、アドレスローテ
ーシヨン情報をロードする必要がある。なお外部からこ
れを入力する際にＨＤモードにおいては、図１のコント
ローラ３Ａ〜３Ｄは同一プログラムでなければならな
い。ＨＤモードにおいては、このそれぞれのコントロー
ラへのデータ入力が同時に行われることとする。この構
成のデイジタルシグナルプロセツサ１はプログラムによ
り様々な処理を実行することができる。この項ではその
プログラム方法について述べ、合わせてアプリケーシヨ
ンについても説明する。

【０１０４】（２−１）論理演算処理まず最初に図６から図１０を参照して各種論理演算を実
行できることを説明する。NOT 操作は、Ｉ１から読み込
んだデータをregAに入力し、C2、C3、C4をデイセーブル
し、C5をイネーブルし、xo2 によつてこの値を反転し、
regB、regC等を"０”にし、サム（SM）をメモリ（Ｒ
Ｆ）に書き戻すことにより実現される。AND 操作は、Ｉ
１、Ｉ２から読み込んだデータに対し、C2、C3、C4、C5
等をデイセーブルし、これらをregA、regBに入力し、re
gCを”０”として、キヤリー（CY）をメモリ（ＲＦ）に
書き戻すことにより実現される。

【０１０５】OR操作は、Ｉ１、Ｉ２から読み込んだデー
タに対し、C2、C3、C4、C5等をデイセーブルし、これら
をregA、regBに入力し、regCを”１”としてキヤリー
（CY）をメモリ（ＲＦ）に書き戻すことにより実現され
る。EOR 操作は、Ｉ１、Ｉ２から読み込んだデータに対
し、C2、C3、C4、C5等をデイセーブルし、これらをreg
A、regBに入力し、regCを”０”としてサム（SM）をメ
モリ（ＲＦ）に書き戻すことにより実現される。これら
の操作を組み合わせることにより、必要な論理演算はす
べて行うことができる。なお数値のシフト演算について
は、読みだしアドレスを制御することにより、容易に実
現される。

【０１０６】（２−２）算術演算処理次に算術演算について説明する。数値は、メモリの任意
のアドレスに最下位ビツト（LSB ）から順にアドレスの
最上位ビツト（MSB ）方向に格納されているものとす
る。これはアドレスカウンタがインクリメントのみを行
えるように回路が構成されていることに対応するもの
で、通常の演算では最下位ビツト（LSB ）側から数値を
処理していくものとして良い。なお最上位ビツト（MSB
）側から読み出す場合には、その都度、コードＲＡＭ
１１からアドレスを指定することができる。

【０１０７】まずこの回路により”２”の補数表現での
加算又は減算は容易に実現できる。Ｉ１及びＩ２からメ
モリの任意の位置に置かれた２つの値を、最下位ビツト
（LSB ）から順に読み出す。C2、C3、C4、C5等はデイセ
ーブルし、この２つの読み出し値をフルアダーに入力す
る。最下位ビツト（LSB ）の演算では、regCは”０”と
するが、それ以降では、全ステツプのキヤリー（CY）を
regCにストアし、この値を選択する。このことによりま
ず加算が可能になる。

【０１０８】またC5をイネーブルし、regAからのデータ
を反転し、最下位ビツト（LSB ）の演算におけるregC
を”１”とすることにより、Ｉ２を経由して与えられる
値から、Ｉ１を経由して与えられる値の減算を行うこと
ができる。なおコードＲＡＭ１１のcoefccフイールドを
制御することにより、係数ＲＡＭの出力によるregAの制
御が可能であり、加減算等の処理においてＩ１からのデ
ータに替えて、この係数ＲＡＭ１５Ａの値による加減算
を行うこともできる。

【０１０９】（２−３）乗算演算処理次に乗算演算について説明する。図６からのＡＬＵの構
成を参照し、信号処理に多く用いられる乗算のプログラ
ミング方法を示す。乗算方法にはいくつかの方法が知ら
れているが、ここでは２次のブースの方法にのデコーダ
を搭載しており、その方法を示すが、それ以外の方法で
もインプリメント可能である。ここでは２つの乗数及び
被乗数をＸ及びＹとし、”２”の補数表現で次式のよう
に記述する。なお簡単のためｍを奇数とする。

【数１】

【数２】

【０１１０】このとき乗算値をＺ（＝Ｘ *Ｙ）とする
と、乗算値Ｚは（１）式及び（２）式を用いて、次式

【数３】と表すことができる。これは乗数Ｘの（ｍ−１）／２＋
１回のシフト加算で乗算を行えることを示している。

【０１１１】なお部分積（Y2i+2 + Y2i+1 - 2*Y2i ）の
値は、この部分積を構成する係数に依存し、”２”、”
１”、”０”、”−１”、”−２”のいずれかの値をと
る。この関係を図２５に示す。ただしYm+1＝ 0とする。
このように（３）式は乗数Ｘを等倍、２倍又は符号反転
しつつ塁加算することによつて乗算値を求める。ここで
ｎ及びｍを３としたときの例について、乗数Ｘを「Ｓ○
○○」で示すと、ビツトダイアグラムは図２６及び図２
７のようになる。

【０１１２】この図に示すように、通常の乗算では４つ
の部分積の加算が必要であつた処理が２回の塁加算で完
了させることができる。なおそれぞれの部分積では、○
が４ビツトになつているが、これは２倍を考慮したもの
である。乗数Ｘを２倍すると、最下位ビツト（LSB ）
は”０”になり「Ｓ○○○０」となることによる。なお
図２７に示すダイヤグラム２は図２６に示すダイヤグラ
ム１のステツプ数を削減するため、サインビツトＳの演
算を回避する方法を採用した場合の例である。この各ビ
ツトの演算をこのデイジタルシグナルプロセツサ１の１
ビツトＡＬＵで実行する場合、ＮビツトとＭビツトの演
算は（Ｎ＋３）×Ｍ／２回のステツプで実現できる。

【０１１３】この演算過程を図６〜図１０を参照しつつ
図２８〜図３２に詳しく説明する。この演算過程におい
ては、図１０のcsセレクタは常にキヤリー（CY）を選択
又は常にキヤリー（CY）をセーブし、１クロツク遅延さ
せる。図６のセレクタは、乗数Ｘ及び被乗数Ｙのメモリ
上の存在するアドレスに従う。ここでは被乗数をＹ０、
Ｙ１、Ｙ２、Ｙ３とし、乗数をＸ０、Ｘ１、Ｘ２、Ｘ３
とする。なおＹ０、Ｘ０はサインビツトＳである。また
書き込む結果をＷ０、Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、
Ｗ６、Ｗ７とする。また図２８〜図３２に示す処理ステ
ツプでは記号”＜−”はメモリＲＦの読み出しアドレ
ス、is1 、is2 を制御することによつて、所望のビツト
データを読み出すことを示す。また記号”−＞”はＡＬ
Ｕの出力を指し示すアドレスに書き込むことを意味す
る。

【０１１４】まず図２８に示すように、初段のステツプ
ＳＰ１の演算を実行する。このときレジスタregMi （ｉ
＝１、２、３）には乗数がロードされ、初段でＸにかけ
る係数が定められる。またadr レジスタには”０”がロ
ードされ、regMが負を係数を指定する時にはregAからフ
ルアダーへの入力が”１”となり、regCに”１”がセツ
トされる。

【０１１５】続くステツプＳＰ２では、regMのコードに
従つて最下位ビツトを処理する。またregAの出力は２倍
又は−２倍であれば、ステツプＳＰ１でクリアされたad
r レジスタの値が”０”になり、これ以降、１クロツク
遅れてフルアダーに入力されるため２倍が実現できる。
また負であればステツプＳＰ１でregCが”１”にセツト
されており、xo1 により反転された負の値を表現する値
がフルアダーに入力される。この値が”０”であれば、
regCは”０”にクリアされており、ma1 により、フルア
ダーには" ０" が入力される。

【０１１６】以下、ステツプＳＰ３、ステツプＳＰ４、
ステツプＳＰ５と順に処理を進め、ステツプＳＰ６に移
る。なおステツプＳＰ６において、regAは２倍の可能性
を考慮し、ステツプＳＰ５と同様、Ｘ０を読み出す。ま
たregBは”１”を入力し、C5をイネーブルすることによ
り、サインビツトを反転してフルアダーに入力する。続
いてステツプＳＰ７に移ると、初段の部分積の先頭の”
１”を加算する。この時のキヤリー（CY）が、drにロー
ドされる。

【０１１７】さてステツプＳＰ８では、regM1 にあつた
Ｙ２がregM3 にロードされ、乗数がregMにセツトされ
る。また、drにロードされていた前段でのキヤリー（C
Y）が書き込まれる。以下、ステツプＳＰ９、ステツプ
ＳＰ１０、ステツプＳＰ１１、ステツプＳＰ１２と順に
処理が進行する。やがてステツプＳＰ１３に移るが、re
gAは２倍の可能性を考慮し、ステツプＳＰ１２と同様に
Ｘ０を読み出す。またC5をイネーブルすることにより、
サインビツトを反転してフルアダーに入力する。

【０１１８】この後、演算処理はステツプＳＰ１４に移
り、このステツプＳＰ１４で４ビツト×４ビツトの演算
が完了する。なお乗数のビツト数が大きくなる場合に
は、ステツプＳＰ８からステツプＳＰ１４までの内容が
繰り返えされ、３段目以降の部分積に対して適用され
る。最終部分積の加算以外では、加算の最上位ビツト
（MSB ）のキヤリーは、drレジスタに保存され、次の部
分積の演算のために乗数を読み出す最初のステツプでメ
モリに書き込まれる。この例ではステツプＳＰ７及びス
テツプＳＰ８で実行されている。

【０１１９】また乗数を係数ＲＡＭから供給することが
できる場合には、コードＲＡＭのcoefccフイールドから
c16 、c18 を制御し、上記の例でステツプＳＰ１、ステ
ツプＳＰ８のような乗数の読み込みの際に、係数メモリ
からの値をregM1 、regM2 等にロードする。係数ＲＡＭ
のアドレスを制御し、乗数を最下位ビツト（LSB ）から
２ビツトづつ出力されるように、係数メモリにロードし
ておく。このことにより、係数ＲＡＭに保持された値を
乗数として乗算を行える。因に定数係数の乗算は、直
接、コードＲＡＭへのプログラムでc16 、c18 を制御し
ても良い。

【０１２０】（２−４）サブルーチン処理続いて乗算等の演算のサブルーチン化について説明す
る。簡単のために乗算にしぼつて説明する。乗算のよう
な決められたパターンはサブルーチン化し、繰り返し使
用し、コードＲＡＭのサイズを削減したい。なお被乗数
又は乗数は先頭アドレスさえ指定すれば、アドレスカウ
ンタのインクリメントで、必要なアドレスをポイントす
ることができるものとする。それができるように係数等
は最下位ビツト（LSB ）から連続するアドレスに書き込
むコードＲＡＭの容量は制限されている。

【０１２１】通常のプロセツサは汎用レジスタを搭載
し、そのルーチンを使用する時の特有のデータ、アドレ
スを格納してサブルーチンに制御を移すのであるが、本
発明に係るデイジタルシグナルプロセツサのようにシー
ケンス制御のみしか行わないコントローラではそのよう
な汎用レジスタを設けると回路規模が増大するため、被
演算数の先頭アドレス用のアドレスレジスタのみを設け
た。前述したコードＲＡＭのreg2ctl がイネーブルされ
るときに、コードＲＡＭのアドレスはアドレスレジスタ
へロードされ、またコードのC20 〜C24 は同様にレジス
タに取り込まれる。

【０１２２】この両者は、左右からの読み出しも含めて
メモリから読み出す値のアドレスを示すことになる。そ
してrlc3-0、r2c3-0、wc3-0 又は rlctlの制御により、
これらのレジスタの値をアドレスカウンタ等にロードす
ることができ、サブルーチンに被演算数のアドレスを渡
しての演算が可能になる。乗算サブルーチンで説明す
る。メモリに格納された被乗数と、係数ＲＡＭに格納さ
れた係数とを乗算する場合を考える。係数ＲＡＭは、サ
ブルーチンに移る前に係数ＲＡＭアドレスカウンタに先
頭アドレスを設定し、被乗数はその先頭アドレス（最下
位ビツトのアドレス）をこのアドレスレジスタreg2にロ
ードする。そして上記の乗算課程における部分積演算の
最初、ステツプＳＰ１、ステツプＳＰ９において、この
reg2に保存されたアドレスをアドレスカウンタにロード
する。

【０１２３】部分積の演算時には、アドレスカウンタを
インクリメントすれば良い。乗算の係数がメモリにロー
ドされており、この係数を乗数として使用したい場合、
この乗数の先頭アドレスをアドレスレジスタreg2にロー
ドしておく。前述の例ではステツプＳＰ１、ステツプＳ
Ｐ８にあたるときに、reg2からロードしてくる。また乗
数をreg2に保存する場合には、部分積ごとに２ビツトづ
つそのアドレスをインクリメントせねばならない。部分
積の加算演算を行つているいずれかのステツプで、この
reg2を２回インクリメントすれば良い。

【０１２４】なおアドレスレジスタreg2とは、各アドレ
スのアドレスレジスタと、ＡＬＵのis1 、is2 を制御す
るビットC20 〜C24 を保存するレジスタを併せて呼んで
いる。次にここで示したプロセツサエレメントは全て同
一コマンドによつて制御されるものである。しかし必要
とされる処理によつては、プロセッサエレメント毎に異
なる処理を行わねばならない場合がある。この方法につ
いて説明する。ＳＩＭＤ処理であるために動作自体は共
通に行わねばならず、各プロセツサで得られた値をなん
らかの基準で選択する動作により、個々の異なつた処理
の結果を得る。この選択動作はregM1 に書き込まれたビ
ツトの論理により、２つの別なアドレスから読み出され
た値から一方を選択することにより行われる。

【０１２５】まず選択基準をあるビツトの論理に反映さ
せ、regM1 にロードする。図１０のCSセレクタはＩ２の
パスを選択し、またwsセレクタはdsセレクタを選択す
る。このことによりＩ２を経由してきた値と、サム（S
M）とを選択的にメモリに書き込むことができる。reg
B、regCを”０”とし、regAはＩ１ポートの値を選択
し、regAの出力に対して行われるads 、xo1 、ma1 、xo
2 等の処理をデイセーブルすれば、Ｉ１の値がサム（S
M）に得られ、Ｉ１、Ｉ２の値がそのまま選択できる。

【０１２６】この選択動作により除算をも行うことがで
きる。除算の方法は、被除数から除数を引き算し、この
結果が正ならば、商の当核桁に”１”をおき、減算結果
を被除数として書き換え、結果が負ならば、商の当核桁
に”０”をおき、被除数をそのまま次のビツトで使用
し、次に除算を１ビツト分最下位ビツト（LSB ）側にシ
フトし、同様の処理を繰り返す。これまでのことによ
り、四則演算が可能になる。

【０１２７】（２−５）ＳＩＭＤ処理下でのプロセツサ
エレメントの個別処理ここでは前項までに説明したＳＩＭＤ処理されるプロセ
ツサエレメントにおいて、プロセツサエレメント毎に異
なる処理を行うための方法を示す。まずそのためには、
各プロセツサエレメントが自分の位置、又は自分の処理
を認識できるなんらかの方法が必要である。そして全て
のプロセツサにおいて行われる可能性のある処理を全て
行い、その結果のうちから必要とする結果を前述した何
らかの方法を用いて選択する。

【０１２８】このうちの自分のブロツク端からの位置を
認識する方法を示す。１つの方法は、インプツトレジス
タＩＲからデータと共にこの位置情報をタグとして入力
すれば、そのタグによりregM1 を使用してのデータの選
択動作を行える。もう一つは演算により求める方法であ
る。各プロセツサエレメントは、隣接するプロセツサエ
レメントのメモリを読み出すことができるものとし、そ
してそのブロツク端のプロセツサエレメントのさらに外
側からの読み出しは、”０”になつているものとする。

【０１２９】全プロセツサエレメントに対し、一方から
読み出し、”１”を加算し自からのメモリに書き込むと
いう動作を連続して行うと、”０”を常に読み出してい
るブロツク端のプロセツサエレメントは、常に”１”を
書き込み続け、その隣接プロセツサエレメントはこの”
１”に”１”を加算し、”２”を書き込み続ける。この
ようにして、一方から順に番号を付けることができる。
この番号をもとにしてそれぞれのプロセツサエレメント
の必要な処理結果をregM1 による選択動作により選び出
せば良い。

【０１３０】本発明のプロセツサエレメントでは、１つ
おいた隣から読むことができ、この１つおいた隣接プロ
セツサエレメントから読み出し、”２”を加算するとい
うようにしても良い。この操作をプロセツサエレメント
の個数の１／２回行い、その後で、隣接プロセツサエレ
メントの値と自らのＲＦメモリの値を加算して、１ビツ
ト最下位ビツト（LSB ）側にシフトダウンするという操
作を行つても良い。この方法を採れば操作の回数がおよ
そ半減する。上記の基本操作を組み合わせることによ
り、様々なプロセツサエレメントごとに異なる処理をも
行うことができる。

【０１３１】（２−６）ＤＳＰの処理タイミング及びプ
ログラミング方法次にこのデイジタルシグナルプロセツサ１のデータ処理
タイミング、またそのプログラミング方法について述べ
る。このデイジタルシグナルプロセツサはスキヤン画像
信号の処理に適しており、画素それぞれにプロセツサエ
レメントを対応付けることができ、共通のインストラク
シヨンで必要な処理を行うことができる。

【０１３２】画像のスキヤンされた画素は画像のシンク
信号又はブランキング信号（以下、これをシンク信号と
いう）に同期して入力される。なおこのシンク信号が
「Ｈ」となるタイミングで画像のラインの先頭データが
このデイジタルシグナルプロセツサの入力ポートに与え
られ、当該ラインの画素が終わるまで「Ｈ」であり、そ
の後「Ｌ」になり、数十クロツク以上の間隔をおいて、
次にラインの入力が始まるものとする。

【０１３３】基本的な動作は、次のようなものである。
各ラインの最初に、画像データが入力される前に、図２
のi1rst 又はi2rst がイネーブルされ、sftregをクリア
する。またラインの先頭画素に合わせてi1sft、i2sft
に同期して、入力ポートのi1pti 、i2pti に「Ｈ」のパ
ルスが与えられる。画像データはi1sft 、i2sft に同期
して入力される。当該ラインの画素の入力後のシンク信
号が「Ｌ」の期間に、図１のコントローラ３Ａは、この
画素を読み出し、メモリに蓄える。

【０１３４】コントローラ３Ａにより制御されるプロセ
ツサエレメント群がこの入力画素を必要な処理を行い、
コントローラ３Ｂにより制御される後段のプロセツサエ
レメント群にデータを引渡し、さらに処理を行い、入力
同様の方法でアウトプトレジスタＯＲから出力される。
ライン毎のタイミングは、図３３に示すようになる。こ
こではＨＤモードについて記述したが、ＳＤモードでは
このアウトプツトレジスタＯＲの出力を再度同じ構造の
インプツトレジスタＩＲに入力することによりさらに、
処理ステツプ数を倍増できる。

【０１３５】またメモリをラインメモリとして使用し、
数ラインの画素を蓄積し、それらを利用して必要な処理
を行うために、さらに数ラインのライン遅延が生じるよ
うな処理も可能である。このような処理を行うときに
は、メモリに保存された、数ラインのデータは、新しい
ラインが入力された時に、古いラインをプツシユしなけ
ればならないが、アドレスローテーシヨン機能により、
１ライン毎に、ステツプ値を更新するようにすることに
より、同一の特定アドレスに新しいラインを書き込むプ
ログラムでプツシユと同等の結果を得ることができる。

【０１３６】次に本発明のデジタルシグナルプロセツサ
の一般的なプログラミング方法を図３４及び図３５に示
す。まず初期化、これはプロセツサエレミントに番号を
付け、係数の読み込みなどの事前に必要な処理である。
次がプログラムの選択処理、これはいくつかのコードＲ
ＡＭに書き込まれたプログラムから、必要な処理のプロ
グラムをコントロールコードにより選択し、そのアドレ
スにジヤンプする処理である。そして選択された処理を
行い、処理を繰り返すか又はプログラムの選択処理に戻
る。

【０１３７】処理の内容は次のような物から成り立つ。
読み出しは、前段のプロセツサエレメントに特有のもの
で、ウエイト命令により入力に対するシンク信号の
「Ｌ」を待ち、この条件が成立した後、インプツトレジ
スタＩＲからの読み出しを行う。書き込みは、後段のプ
ロセツサエレメントに特有のもので、ウエイト命令によ
り出力に対するシンク信号の「Ｌ」を待ち、この条件が
成立した後、アウトプツトレジスタＯＲへの書き込みを
行う。

【０１３８】転送は、前段のプロセツサエレメントと後
段のプロセツサエレメントはそれぞれtransopen 信号を
ウエイトすることにより同期をとり、双方のコントロー
ラが同期をとれれば、transopen 信号はイネーブルさ
れ、前段のプロセツサエレメントは書き込み動作を、後
段のプロセツサエレメントは前段プロセツサエレメント
の出力する画像データを受け入れるメモリのアドレスを
発生し、データ転送を行う。処理は、前項などで説明し
た論理演算、算術演算を行い、目的の処理を行う。ここ
でウエイトするのは、シンク信号の「Ｌ」と述べたが、
コントロール回路の項目で説明したように、用途に応じ
て、様々な信号により動作を外部から制御できる。

【０１３９】（２−７）レート変換処理（２−７−１）水平方向についてのレート変換本発明のデジタルシグナルプロセツサによりスキヤン画
像信号に対するレート変換を行う方法を述べる。図３６
でレートを３倍に拡大する場合を例として説明する。ま
ず最初の図３６（Ａ）は番号づけを行つており、この図
で左隣のプロセツサエレメントのメモリから読みだし、
ＡＬＵで”１”を加えて自らのメモリにその値を書き戻
すという操作を行つている。このことにより、メモリに
は、一方の端から、順に番号を付けることができる。

【０１４０】そして、次に図３６（Ｂ）ではアドレス
を”３”で除算しその剰余を求めている。そして剰余の
下位２ビツトのＯＲ論理をとつて、インプツトレジスタ
ＩＲのmodereg に書き込むという操作を行う。このこと
により”３”の倍数の位置だけ、図２におけるmodereg
に”０”を書き込み、その他は”１”とすることができ
る。順に入力ポートから入力されるデータは、”３”の
倍数の位置のプロセツサエレメントのインプツトレジス
タＩＲにのみ割り当てられ、その間のプロセツサエレメ
ントのインプツトレジスタＩＲには値が割り当てられな
いことになる。これが図３７（Ｄ）のaddress8に示した
Ｄ１、Ｄ２、Ｄ３等の値である。

【０１４１】図３６（Ｃ）を用いて、係数ＲＡＭから係
数を導入する方法を説明する。フイルタ係数は、ここで
は簡単のために２タツプとし、”３”の倍数の位置では
元の画素データを選択し、その間の位置では1/3 、 2/3
又は2/3 、 1/3という係数になるようにしたい。先の図
１０のdsセレクタを用いた選択動作を行う。まずregM1
に先の剰余の最下位ビツト（LSB ）を導入する。addres
s1の剰余が”１”であるプロセツサエレメントのみがds
セレクタはサム（SM）を選択する。

【０１４２】Ｉ２へはaddress2から読み出し、address2
にライトバツクする。係数ＲＡＭから、2/3 を読み出
し、coefccを”２”又は”３”として最下位ビツト（LS
B ）からこの係数を読み出す。この各ビツトがC11 を制
御し、係数ＲＡＭの読み出し値がサム（SM）から出力さ
れるようにＡＬＵを制御することにより、剰余が”１”
のプロセツサエレメントのaddress2にのみ、2/3 が書き
込まれる。次に、1/3 を係数ＲＡＭから読み出し、addr
ess3に対して同様の操作を行うことにより、剰余”１”
のプロセツサエレメントのメモリのaddress3に対して、
1/3 を導入できる。剰余が”２”のプロセツサエレメン
トに対しても同様に係数を導入できる。

【０１４３】図３７では、画素データに関する処理につ
いて説明する。まず図３６（Ｂ）に関連して簡単に述べ
たが、順に入力されるデータはmodereg に０を書き込ん
だプロセツサエレメントのみに書き込まれる。各ＡＬＵ
はこの値をメモリに読み込まねばならない。図３７で
は、address8に読み込んでいる。このaddress8の値をＩ
１から読み出しつつ、先の係数と同様にdrセレクタを使
用した選択的な動作を行わせることにより、address4、
address5にフイルタ演算に必要な画素データを導入する
ことができる。

【０１４４】剰余が”１”のプロセツサエレメントは左
隣から画素を取り込み、また１つおいて右隣からもう１
つの画素を取り込む。剰余が”２”のプロセツサエレメ
ントは、１つおいて左隣から画素を取り込み、また右隣
からもう１つの画素を取り込む。そしてaddress4の画素
データとaddress2の係数を乗算し、address5の画素デー
タとaddress3の係数を乗算し、これらを加算する。この
結果をaddress6におく。

【０１４５】最後に、剰余の下位２ビツトのＯＲ論理を
取つたものを、regM1 に入力し、address8とaddress6の
値を選択し、剰余”０”のプロセツサエレメントでは、
インプツトレジスタＩＲからの入力値をそのまま選択
し、剰余”１”、”２”のプロセツサエレメントでは、
先のaddress6に書き込まれた演算結果を選択し、この結
果をアウトプツトレジスタＯＲに出力する。これにより
水平ライン上の画素に対し、３倍のレートコンバートが
実現される。またインプツトレジスタＩＲのmodereg だ
けでなく、アウトプツトレジスタＯＲのmodereg をも使
用することにより、また様々な剰余を導き、それに従
い、各位相に必要な係数を係数ＲＡＭからロードし、入
力された画素をプロセツサ間の通信によつて獲得するこ
とにより、一般的な拡大又は縮小の画素数変換、レート
コンバートを実現できる。

【０１４６】（２−７−２）垂直方向についてのレート
変換次に垂直方向へのレートコンバートの方法を示す。画像
の入力はそのシンク信号に同期して、スキヤンされた画
像データが、１ライン毎にインプツトレジスタＩＲに入
力される。一方、アウトプツトレジスタＯＲからは、こ
れとは異なるシンク信号に従い、処理された画像データ
が１ライン毎に出力される。このデジタルシグナルプロ
セツサの入力又は出力部にフレームメモリ等の手段によ
るバツフアを設け、Ｉ／Ｏに関するレートを一致させる
ことにより、非常に容易にプログラミングが行える。

【０１４７】ここではフレームメモリ等のバツフア手段
を用いず、このデジタルシグナルプロセツサのみを使用
してのレートコンバートする方法を示す。この場合、こ
のＩ／Ｏそれぞれに対する２つのシンク信号は一致しな
いのであるが、その位相は決められており、その比率に
応じた周期で、同じ状態を繰り返すものとする。例とし
て図３８にラインのタイミング関係を示す。これは３：
２の比率でラインを生成する場合を示している。本発明
のようなリアルタイム画像を扱う信号処理回路において
は、ライン単位でのラインデイレイは許容されるが、シ
ンク信号にはきちんと同期して、連続的に画素を入力
し、また出力せねばならない。

【０１４８】前段のプロセツサエレメント群はインプツ
トレジスタＩＲからその入力のブランキング期間に読み
出しを行わねばならず、後段のプロセツサエレメント群
はアウトプツトレジスタＯＲへ、その出力のブランキン
グ期間に書き込みを行わねばならない。この２つの動作
の位相は、そのライン毎に周期的ではあるが異なる。プ
ログラムは、このシンク信号の位相関係の条件に沿うよ
うに複数準備され、これらが外部から切り替えられつつ
動作できねばならない。

【０１４９】まず図３８の場合には、もしその画像信号
の処理が入力の１ライン分の時間であるＡの時間で終わ
る処理量であれば、この場合のプログラミングでは、図
３９に示す２つのプログラムを入力のシンクに同期して
交互に実行させれば良い。ＩＯと記述された部分はイン
プツトレジスタＩＲからの読み込み、又はアウトプツト
レジスタＯＲへの書き込みが行われていることを示し、
Ｐは処理が行われていることを示し、Ｗはインプツトレ
ジスタＩＲからの読み込みやアウトプツトレジスタＯＲ
への書き込みをウエイトしていることを表している。

【０１５０】一方、この例において、処理量がＢの時間
程度必要であれば図４０に示す２つのプログラムを実行
する。この例では、２つのプログラムをコントロールコ
ードにより１ラインおきに交互に実行することで実現で
きる。

【０１５１】（２−７−３）一般的なレート変換最後に図４１のように一般的な比率のレート変換をする
場合を説明する。上記の例と同様に必要なタイミング
で、入力又は出力を行うプログラムを全て準備し、その
シンク信号に同期して位相関係により適切なプログラム
を選択し実行させても良い。選択すべきプログラムの数
がＩ／Ｏの比率により膨大になつてしまう可能性もある
が、本発明では、プロセツサは前段及び後段の２つに分
けられており、前段から後段にデータを引き渡すタイミ
ングがＩ／Ｏのシンク信号から独立に設定できるため、
このタイミングを緩衝として上記のプログラムの種類を
大幅に減らすことができ、プログラミング作成を容易に
し、またコードＲＡＭのサイズも削減できる。前段のプ
ログラムを余裕をもたせて作成し、前段から後段に渡す
タイミングを、後段のプログラムに会わせてずらせるよ
うにする。

【０１５２】図４２にその例を示した。後段のプログラ
ムは２種類のプログラムを選択的に使用する。なお図４
２のＩ、Ｏ、Ｗ、Ｐは図３８と同様、Ｃは前段から後段
へのデータの転送を意味する。垂直方向のレート変換は
メモリに数ラインの画素のため込み、このライン間でフ
イルタ演算を行う。出力するライン毎にサンプル位置が
異なることがあり、フイルタ係数はそのサンプル点に応
じたものを選択せねばならない。アドレスのローテーシ
ヨン機能、係数ＲＡＭのアドレスカウンタのローテーシ
ヨン機能を使用することにより、容易にプログラミング
できる。前段のプロセツサエレメントに水平フイルタ、
後段のプロセツサエレメントに垂直フイルタのプログラ
ムをプログラムし、レート変換を実現できる。

【０１５３】（２−７−４）省電力化処理最後に省電力化について述べる。図１に示したものは論
理上のブロツクであり、チツプ上に搭載されるときには
ここで示す１ブロツクはいくつかに分割される。入力の
ためのインプツトレジスタＩＲのビツトラインは、その
ブロツクごとに分割される。インプツトレジスタＩＲの
一方から入力される書き込みプロセツサエレメントを示
すポインタはこのブロツク分割にも拘らず、各物理ブロ
ツクを経めぐるのであるが、このポインタの存在しない
物理的ブロツクでは、書き込みが起こることはありえな
い。そこでこのポインタの存在をリセツトセツトフリツ
プスロツプで検出し、ポインタのあるときだけ、このビ
ツトラインを駆動するようにした。

【０１５４】このリセツトセツトフリツプフロツプは、
その物理的ブロツクへのポインタ入力でセツトされ、ポ
インタが出力されるときにリセツトされる。このリセツ
トセツトフリツプフロツプの出力によつてビツトライン
のバツフアをイネーブルすることとした。またアプリケ
ーシヨンによつては、この回路の全ての機能を使用する
必要があるときがある。リセツト信号により図１の右側
のブロツクをパワーダウンできるようになした。この
時、制御回路のプロセツサブロツクへの制御信号は任意
ではなく、プロセツサブロツク内部のレジスタノードの
値が確定するような値を選び、これにより貫通電流が流
れ、無駄な電力が消費されるのを防いだ。

【０１５５】（３）実施例の効果以上のように、本実施例に係るデイジタルシグナルプロ
セツサにおいては、メモリのビツト線上にプロセツサを
置き、このビツト線上のメモリとともにプロセツサエレ
メントを構成し、このプロセツサエレメントを画素数に
対応する複数個を並列に配置したアーキテクチヤをとつ
た。またこの複数の処理装置群を制御するための制御装
置はこのプロセツサエレメント群（プロセツサブロツ
ク）ごとに設け、プロセツサブロツク内の全てのプロセ
ツサエレメントを同一制御を行うＳＩＭＤ方式を採用し
た。

【０１５６】そしてその処理は、プロセツサエレメント
の面積がメモリの幅で大きく制限されるためフルアダー
と、その周辺回路程度とし、ビツトシリアル処理により
行うようにする。上記のプロセツサエレメント群は１チ
ツプ内に複数設けられているが、標準信号と高精細度信
号に対応できるように、ブロツク構成を変更できるよう
にした。また１画素当たりのプロセツサエレメントを２
とし、演算性能を上げた。また処理の制御を容易にし、
処理ステツプを向上するために、メモリには２リード１
ライト方式の３ポートメモリを採用し、これら３ポート
に対し、独立にアドレスを指定できるようにした。

【０１５７】入出力にはシリアルアクセスメモリが用い
られ、画像などの信号はここにワードに対してシリアル
に、ワード内のビツトについてはパラレルに入力され
る。さらにこの１ワードに対し、対応したプロセツサエ
レメントが１ビツトづつ読み出し、処理を行う。この読
み出しは、画像においては、ブランキング期間に行われ
ることが適切である。同様に、処理結果は１ビツトづ
つ、やはりブランキング期間を用いて、出力用のシリア
ルアクセスメモリに書き込まれ、ワードに対しシリアル
に、ワード内のビツトに関してはパラレルに読み出され
る。

【０１５８】これらの入出力シリアルアクセスメモリ
は、入力に関しては２相が独立に動作可能で出力シリア
ルアクセスメモリも独立に動作できる。また制御装置で
は、コードＲＡＭと呼ばれるメモリに各部制御コードを
水平型に記述し、シンプルなシーケンサにより動作させ
ている。画像のリアルタイム処理においては、１つの処
理は数千程度のステツプで行われねばならず、またビツ
トシリアル処理では加算でも数ステツプ、乗算では数十
ステツプ必要とするため、全てのステツプで無駄なく処
理を行えるように、ＶＬＢＷ的な水平型プログラムアー
キテクチヤとした。

【０１５９】さらに共通化できるプログラムをサブルー
チン化するための回路、ビツトシリアルでは、メモリの
アドレスのみをインクリメントすることにより、共通化
できる場合があり、これらに対して、専用回路を設ける
ようにした。このことにより、コードＲＡＭサイズも、
１チツプ化のために小さく押さるという要求に即して、
できるだけ小さく押さえるようにしてある。このような
回路工夫により、各部の面積を押さえつつ必要とされる
プログラミビリテイを確保している。

【０１６０】画像処理において、頻繁に使用され、かつ
多くのステツプ数を必要とする乗算については、特にプ
ロセツサエレメント内に専用回路を設け、ｎビツトとｍ
ビツト間の乗算で、（ｎ＋３）×ｍ／２のステツプ数で
実行可能になつている。これらの工夫により、画像の拡
大、縮小、レート変換がプログラミング可能になつてい
るる。このように様々な画像信号に対し、充分なプログ
ラミビリテイをもち、高度な演算性能をもつデイジタル
信号処理装置を実現することができる。また低消費電力
をも考慮したデイジタル信号処理装置を実現することが
できる。

【０１６１】

【発明の効果】上述のように本発明によれば、マルチポ
ートメモリのビツト線上に演算器を配置してなるプロセ
ツサエレメントを一連のシリアルデータのデータ数以上
設けてプロセツサエレメント群を構成し、またプロセツ
サエレメント群を構成する複数のプロセツサエレメント
を同一シリコンチツプ上に搭載された制御装置によつて
共通に制御するようにしたことにより、入力データのバ
ツフアとして機能するマルチポートメモリと演算器とが
密接に接合されているため、双方間でネツクなくデータ
を通信することができる。また複数のプロセツサエレメ
ントを１つの制御装置によつて制御し、並列計算機とし
て動作させることにより、処理速度の高いデイジタル信
号処理装置が実現される。

【図面の簡単な説明】

【図１】本発明に係るデイジタル信号処理装置の全体構
成例を示すブロツク図である。

【図２】インプツトレジスタのエレメント構成例を示す
接続図である。

【図３】アウトプツトレジスタのエレメント構成例を示
す接続図である。

【図４】メモリの構成例を示す接続図である。

【図５】ＡＬＵの全体構成例を示すブロツク図である。

【図６】ＡＬＵを構成するセレクタの構成例を示すブロ
ツク図である。

【図７】ＡＬＵを構成するパイプラインレジスタの構成
例を示すブロツク図である。

【図８】ＡＬＵを構成するモードレジスタの構成例を示
すブロツク図である。

【図９】ＡＬＵを構成する演算部の構成例を示すブロツ
ク図である。

【図１０】ＡＬＵを構成するセレクタの構成例を示すブ
ロツク図である。

【図１１】プロセツサブロツク内の接続構成を示すブロ
ツク図である。

【図１２】プロセツサブロツク間の接続構成を示すブロ
ツク図である。

【図１３】制御回路の構成を示すブロツク図である。

【図１４】シーケンスコントロールの内容を示す図表で
ある。

【図１５】転送タイミング調整回路の構成を示すブロツ
ク図である。

【図１６】coefccによる制御内容を示す図表である。

【図１７】係数ＲＡＭ回路による制御内容を示す図表で
ある。

【図１８】同一プログラムで同一coefadd を発生させな
がら異なる係数を巡回的に使用させるための条件を示す
図表である。

【図１９】アドレスマツプを示す図表である。

【図２０】アドレスレジスタのコントロール内容を示す
図表である。

【図２１】アドレスカウンタの制御内容を示す図表であ
る。

【図２２】同一プログラムで同一メモリ領域をアクセス
するようにプログラムしながら異なる領域を巡回的に使
用させるための条件を示す図表である。

【図２３】アドレスカウンタの値に対する動作例を示す
略線図である。

【図２４】アドレスローテーシヨン回路で用いるステツ
プ値の計算回路を示すブロツク図である。

【図２５】部分積の値と係数との関係を示す図表であ
る。

【図２６】計算例を略線図である。

【図２７】計算例を略線図である。

【図２８】演算処理手順を示すフローチヤートである。

【図２９】演算処理手順を示すフローチヤートである。

【図３０】演算処理手順を示すフローチヤートである。

【図３１】演算処理手順を示すフローチヤートである。

【図３２】演算処理手順を示すフローチヤートである。

【図３３】画像信号の処理タイミングを示す略線図であ
る。

【図３４】ＤＳＰの一般的なプログラミング方法を示す
図表である。

【図３５】処理内容を示す図表である。

【図３６】スキヤン画像を３倍に拡大する際の処理手順
を示す略線図である。

【図３７】スキヤン画像を３倍に拡大する際の処理手順
を示す略線図である。

【図３８】垂直方向へのレート変換を示す略線図であ
る。

【図３９】画像信号の処理量が１ラインの時間で終了す
る場合のプログラム内容を示す図表である。

【図４０】画像信号の処理量が１ラインの時間で終了し
ない場合のプログラム内容を示す図表である。

【図４１】一般的なレート変換の説明に供する略線図で
ある。

【図４２】一般的なレート変換の説明に供する略線図で
ある。

【符号の説明】

１……デイジタルシグナルプロセツサ、２Ａ、２Ｂ……
プロセツサブロツク、３Ａ、３Ｂ、３Ｃ、３Ｄ……制御
回路、１１……コードＲＡＭ、１２……シーケンスコン
トロール回路、１３……コード生成回路、１４……アド
レス発生回路、１５……係数ＲＡＭ回路、１６……アド
レスローテーシヨン回路、ＡＬＵ……演算回路、ＩＲ…
…インプツトレジスタ、ＯＲ……アウトプツトレジス
タ、ＰＥ……プロセツサエレメント、ＲＦ……メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村憲一郎東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも２つの読みだしポート及び１つ
の書き込みポートを同時に動作させることができるマル
チポートメモリと、上記マルチポートメモリのビツト線
上に配置され当該マルチポートメモリと共に一連のシリ
アルデータをデータごと１つづつ処理する演算器とを有
するプロセツサエレメントを上記一連のシリアルデータ
のデータ数以上設けてなるプロセツサエレメント群と、上記プロセツサエレメント群と同一のシリコンチツプ上
に搭載され、当該プロセツサエレメント群を構成する各
プロセツサエレメントを共通に制御する制御装置とを具
えることを特徴とするデイジタル信号処理装置。
【請求項２】上記各プロセツサエレメントは、少なくと
も、上記マルチポートメモリと、１ビツト単位でデータを処
理する上記演算器と、上記演算器に与えるデータを選択
するセレクタと、ブースのアルゴリズムに従うデコーダ
と、上記マルチポートメモリからの読み出し用、データ
処理用及びメモリへの書き込み用に設けられた３段のパ
イプラインレジスタと、上記デコーダ用に設けられた３
ビツトのレジスタとによつて構成されていることを特徴
とする請求項１に記載のデイジタル信号処理装置。
【請求項３】データのうちワードについてはシリアルに
入出力する一方、ワード内の各ビツトについてはパラレ
ルに入出力するようになされており、当該ワード内の各
ビツトが上記マルチポートメモリの各ビツトと同じアド
レス空間に対応付けられてなる入力用シリアルアクセス
メモリ及び出力用シリアルアクセスメモリを具えること
を特徴とする請求項１に記載のデイジタル信号処理装
置。
【請求項４】上記一連のシリアルデータを画像信号とす
るとき、１ライン分の画素を上記入力用シリアルアクセ
スメモリに書き込む動作と、上記１ライン分の画素を上
記プロセツサエレメント群で処理する動作と、上記１ラ
イン分の画素を上記出力用シリアルアクセスメモリから
読み出す動作とをパイプライン処理することを特徴とす
る請求項３に記載のデイジタル信号処理装置。
【請求項５】上記入力用シリアルアクセスメモリ、上記
出力用シリアルアクセスメモリ及び上記プロセツサエレ
メント群はそれぞれ独立のクロツクで動作し得ることを
特徴とする請求項３に記載のデイジタル信号処理装置。
【請求項６】上記入力用シリアルアクセスメモリにおけ
る上記プロセツサエレメント当たりのビツト数が上記出
力用シリアルアクセスメモリにおける上記プロセツサエ
レメント当たりビツト数に対して２倍に設定されている
ことを特徴とする請求項３に記載のデイジタル信号処理
装置。
【請求項７】上記入力用シリアルアクセスメモリにおけ
る上記プロセツサエレメント当たりビツト数は６４ビツ
トであり、上記出力用シリアルアクセスメモリにおける
上記プロセツサエレメント当たりのビツト数は３２ビツ
トであることを特徴とする請求項６に記載のデイジタル
信号処理装置。
【請求項８】上記一連のシリアルデータとして入力され
る画像信号の１ライン分の画素を処理する上記プロセツ
サエレメントが配列されてなるプロセツサエレメント群
を２つ搭載し、当該２つのプロセツサエレメント群間の
接続をセレクタによつて切り替えられるようにしたこと
を特徴とする請求項３に記載のデイジタル信号処理装
置。
【請求項９】上記２つのプロセツサエレメント群の端部
に位置するプロセツサエレメントはそれぞれ各プロセツ
サエレメント群内のプロセツサエレメント間と同様に接
続できるようになされており、上記セレクタによる接続
の切り替えにより上記２つのプロセツサエレメント群を
あたかも単一のブロツクとして使用できるようにしたこ
とを特徴とする請求項８に記載のデイジタル信号処理装
置。
【請求項１０】上記２つのプロセツサエレメント群の端
部に位置するプロセツサエレメントはそれぞれ各プロセ
ツサエレメント群内のプロセツサエレメント間と同様に
接続できるようになされており、上記セレクタによる接
続の切り替えにより上記２つのプロセツサエレメント群
のうち一方のプロセツサエレメント群の出力用シリアル
アクセスメモリから出力された信号を、他方のプロセツ
サエレメント群の入力用シリアルアクセスメモリに入力
して使用するようにしたことを特徴とする請求項８に記
載のデイジタル信号処理装置。
【請求項１１】上記２つのプロセツサエレメント群のう
ち前段のプロセツサエレメント群において上記プロセツ
サエレメントに番号を付し、当該番号に従つて各プロセ
ツサエレメントごとに異なる必要な演算係数を係数メモ
リから上記マルチポートメモリに読み込み、当該演算係
数と入力データとのフイルタ演算により水平方向への拡
大又は縮小によるレート変換を実行し、その演算結果を
後段のプロセツサエレメント群に渡すようにすることを
特徴とする請求項８に記載のデイジタル信号処理装置。
【請求項１２】上記後段のプロセツサエレメントおいて
は、必要なライン数を上記マルチポートメモリに保存
し、上記係数メモリからライン毎に異なる係数を読み出
し、保存されたライン間でフイルタ演算を行い、垂直方
向への拡大又は縮小のレート変換を行い、その垂直フイ
ルタ演算処理と、上記出力用シリアルアクセスメモリへ
の出力処理を外部からの出力要求に従つて切り替えるよ
うに制御して垂直又は水平方向への拡大又は縮小レート
変換を実行することを特徴とする請求項１１に記載のデ
イジタル信号処理装置。
【請求項１３】各画素にそれぞれ複数の上記プロセツサ
エレメントが対応付けられており、当該複数のプロセツ
サエレメントのうち少なくとも１つのプロセツサエレメ
ントは入力用シリアルアクセスメモリからデータを読み
出せるようになされており、かつ少なくとも１つのプロ
セツサエレメントは出力用シリアルアクセスメモリにデ
ータを書き込むことができるようになされていることを
特徴とする請求項３に記載のデイジタル信号処理装置。
【請求項１４】上記プロセツサエレメントを構成する上
記演算器の出力は当該プロセツサエレメント以外のマル
チポートメモリの書き込みラインを駆動できるように接
続されていることを特徴とする請求項１３に記載のデイ
ジタル信号処理装置。
【請求項１５】上記プロセツサエレメント及び当該プロ
セツサエレメント以外のプロセツサエレメントを制御す
る上記制御装置は、上記演算器から出力される出力値の
出力タイミングと、書き込み対象であるマルチポートメ
モリのアドレスとを同期させて動作させることを特徴と
する請求項１４に記載のデイジタル信号処理装置。
【請求項１６】上記２段のプロセツサエレメント群を制
御する独立の制御装置を２つ有し、各制御装置それぞれ
には１ビツトのレジスタが設けられており、当該レジス
タの出力によつて上記各制御装置の停止条件を制御する
ことを特徴とする請求項１５に記載のデイジタル信号処
理装置。
【請求項１７】上記各レジスタは、通常、上記各制御装
置を停止させる論理を保ち、上記２つの制御装置が当該
レジスタの出力値の停止解除をウエイトするようになつ
た時、停止条件を解除することを特徴とする請求項１６
に記載のデイジタル信号処理装置。
【請求項１８】上記プロセツサエレメントを１０８０個
並べてなるプロセツサエレメント群を縦に２段接続して
なるプロセツサブロツクを２つ同一チツプ上に搭載し、
当該２つのプロセツサブロツク間の接続をセレクタによ
つて切り替えられるようにしたことを特徴とする請求項
３に記載のデイジタル信号処理装置。
【請求項１９】上記２つのプロセツサブロツクの端部に
位置するプロセツサエレメントはそれぞれ各プロセツサ
ブロツク内のプロセツサエレメント間と同様に接続でき
るようになされており、上記セレクタによる接続の切り
替えにより上記２つのプロセツサブロツクをあたかも単
一のプロセツサブロツクとして使用でき、１ライン当た
り２１６０画素までの画像信号を処理できるようにした
ことを特徴とする請求項１８に記載のデイジタル信号処
理装置。
【請求項２０】上記２つのプロセツサブロツクの端部に
位置するプロセツサエレメントはそれぞれ各プロセツサ
ブロツク内のプロセツサエレメント間と同様に接続でき
るようになされており、上記セレクタによる接続の切り
替えにより上記２つのプロセツサブロツクのうち一方の
プロセツサブロツクの出力用シリアルアクセスメモリか
ら出力された信号を、他方のプロセツサブロツクの入力
用シリアルアクセスメモリに入力して使用することがで
きるようにし、１ライン当た１０８０画素までの画像信
号を２段縦続処理できるようにしたことを特徴とする請
求項１８に記載のデイジタル信号処理装置。
【請求項２１】独立に動作し得る上記制御装置を同一チ
ツプ上に４つ設け、上記２つのプロセツサブロツクと、
当該プロセツサブロツク内に縦続接続された２つのプロ
セツサエレメント群を独立に制御できるようにしたこと
を特徴とする請求項１８に記載のデイジタル信号処理装
置。
【請求項２２】上記各制御装置は、コードＲＡＭとシー
ケンサとを有することを特徴とする請求項２１に記載の
デイジタル信号処理装置。
【請求項２３】上記コードＲＡＭには上記プロセツサブ
ロツクの各部制御用のフイールドが独立して設けられて
おり、上記シーケンサが当該コードＲＡＭのアドレスを
順次指定することにより上記演算器及び上記マルチポー
トメモリのアドレスを制御できるようになされているこ
とを特徴とする請求項２２に記載のデイジタル信号処理
装置。
【請求項２４】上記各制御装置は、上記マルチポートメ
モリのアドレスを発生するアドレスカウンタと、上記シ
ーケンサが発生するアドレスの繰り返し回数を規定する
リピートカウンタとを有し、上記シーケンサは当該リピ
ートカウンタに書き込まれた回数だけ同一アドレスを繰
り返し発生させることを特徴とする請求項２３に記載の
デイジタル信号処理装置。
【請求項２５】上記各制御装置は、上記コードＲＡＭに
設けられている上記アドレスカウンタの制御用フイール
ドを用いて上記アドレスカウンタを制御し、上記コードＲＡＭから上記アドレスカウンタにアドレス
を読み込み続ける又は、上記アドレスカウンタに上記コ
ードＲＡＭからアドレスを読み込み、リピートする間、
アドレスをインクリメントする又は、前ステツプで上記
アドレスカウンタに保持してあるアドレスをそのまま保
持させる又は、前ステツプで上記アドレスカウンタに保
持してあるアドレスをインクリメントさせることを特徴
とする請求項２４に記載のデイジタル信号処理装置。
【請求項２６】上記各制御装置は、上記アドレスカウン
タに対し、上記コードＲＡＭからのロード、上記コードＲＡＭのア
ドレス保存用のアドレスレジスタからのロード、前サイ
クルでの値の保持、前サイクルでの値のインクリメン
ト、又は上記コードＲＡＭの制御がリピートしている際
におけるその値の保持若しくはインクリメントのいずれ
かを上記コードＲＡＭからの制御に従い選択的に実行す
ることを特徴とする請求項２４に記載のデイジタル信号
処理装置。
【請求項２７】上記各制御装置は、上記アドレスカウンタが発生する上記メモリアドレスに
おける特定範囲の上限と下限とを保持する２つのレジス
タと、当該特定範囲をいくつかに分割したときの分割個数を保
持するレジスタと、上記分割された部分のアドレス幅を保持するレジスタ
と、上記アドレスへの加算値を保持するレジスタとを有する
ことを特徴とする請求項２４に記載のデイジタル信号処
理装置。
【請求項２８】上記各制御装置は、外部から初期化要求があつた場合、上記加算値を保持す
るレジスタを０に設定した後、外部からの制御に基づい
て上記分割された部分のアドレス幅を示すレジスタの値
を上記加算値を保持するレジスタに加算し、やがて上記
分割の個数を保持するレジスタに保持された回数の加算
操作が行われると上記加算値を保持するレジスタを０に
クリアすると共に、上記特定範囲の上限と下限とを保持する２つのレジスタ
の値を比較し、上記アドレスカウンタの値がこの範囲に
含まれるときには、上記加算値を保持するレジスタの値
をアドレスカウンタの値に加算し、さらに当該加算値が
上記特定範囲の上限を保持するレジスタの値を越えたと
きには、上記特定範囲のアドレス幅をこの値から差引い
てその結果を上記プロセツサエレメントのメモリアドレ
スとして上記プロセツサエレメントに与えることを特徴
とする請求項２７に記載のデイジタル信号処理装置。
【請求項２９】上記各制御装置は、上記マルチポートメ
モリのアドレスを保存するアドレスレジスタと、スタツ
クレジスタとを有し、上記コードＲＡＭに設けられてい
る上記アドレスレジスタの制御用フイールドから与えら
れるサブルーチン命令、リターン命令又はジヤンプ命令
に基づいて上記シーケンサを制御することを特徴とする
請求項２３に記載のデイジタル信号処理装置。
【請求項３０】上記各制御装置は、上記各命令に制御を
移す際の引数として与えるメモリアドレスを上記アドレ
スレジスタに格納し、サブルーチン命令の場合には、現在のコードＲＡＭのア
ドレスの次のアドレスを上記スタツクレジスタに格納し
た後、サブルーチン命令又はジヤンプ命令により任意の
アドレスに処理を移行し、ジヤンプ先のアドレスのルー
チンにおいて上記アドレスレジスタに格納されたメモリ
アドレスに基づいて処理を実行し、その後、サブルーチ
ン命令ならばリターン命令に基づいて上記スタツクレジ
スタの指定するコードＲＡＭのアドレスに処理を戻すこ
とを特徴とする請求項２９に記載のデイジタル信号処理
装置。
【請求項３１】上記各制御装置は、上記コードＲＡＭに
設けられているアドレスレジスタの制御フイールドの指
定により、上記コードＲＡＭからのアドレスのロード、
インクリメント又は値の保持を実行することを特徴とす
る請求項２９に記載のデイジタル信号処理装置。
【請求項３２】上記各制御装置は、ジヤンプ先アドレス
を格納するアドレスメモリを有し、当該アドレスメモリ
に格納するアドレスを上記コードＲＡＭから指定するこ
とによりアドレスで与えられるジヤンプ先に制御を移す
ことができるようにしたことを特徴とする請求項２３に
記載のデイジタル信号処理装置。
【請求項３３】上記アドレスメモリのアドレスをチツプ
外部から直接指定できるようにし、外部のステータスで
実行プログラムを選択できるようにしたことを特徴とす
る請求項３２に記載のデイジタル信号処理装置。
【請求項３４】上記各制御装置は、外部から与える入力
データに同期した信号が所望の論理に至るまでに処理を
停止する機能を搭載し、入力データをリアルタイム処理
することを特徴とする請求項２３に記載のデイジタル信
号処理装置。
【請求項３５】チツプ外部から強制的に、上記コードＲ
ＡＭのアドレスを上記シーケンサに与えられるようにし
たことを特徴とする請求項２３に記載のデイジタル信号
処理装置。
【請求項３６】上記各制御装置に係数を保存するメモリ
を搭載すると共に、上記プロセツサエレメント内に乗数
を保持するレジスタと、ブースのアルゴリズムに従うデ
コーダとを搭載し、固定係数乗算する際に、係数を当該
メモリに保持しておき、ブースの次数分のビツトを一度
に読み出して上記デコーダのレジスタにロードし、乗算
演算をブースのアルゴリズムに従い少ないステツプ数で
実行し、かつ乗数の上記プロセツサエレメントへの導入
も少ないステツプ数で実行させるようにしたことを特徴
とする請求項２３に記載のデイジタル信号処理装置。
【請求項３７】上記係数を保存するメモリから出力され
た値に従つて上記演算器に入力される値を制御するセレ
クタを設け、当該係数を保存するメモリから読み出され
た値を演算に使用することを特徴とする請求項３６に記
載のデイジタル信号処理装置。
【請求項３８】上記プロセツサエレメントのメモリに上
記係数を入力できるようにしたことを特徴とする請求項
３６に記載のデイジタル信号処理装置。
【請求項３９】上記係数を保存するメモリのアドレスを
発生するカウンタを設け、当該カウンタは上記コードＲ
ＡＭからの指示により、値の保持、インクリメント、コ
ードＲＡＭからのロードができることを特徴とする請求
項３６に記載のデイジタル信号処理装置。
【請求項４０】上記シーケンサがリピート状態にある時
には、インクリメント又は値の保持を指定できるように
したことを特徴とする請求項３９に記載のデイジタル信
号処理装置。
【請求項４１】上記係数を保存するメモリのアドレスを
発生するカウンタは、上位ビツトをコードＲＡＭからロ
ードする際、下位ビツトを０に設定し、当該下位ビツト
をインクリメントさせるようにすることを特徴とする請
求項４０に記載のデイジタル信号処理装置。
【請求項４２】上記各制御装置は、上記係数を保存するメモリのアドレスの特定範囲の上限
と下限とを保持する２つのレジスタと、当該特定範囲をいくつかに分割したときの分割個数を保
持するレジスタと、上記分割された部分のアドレス幅を保持するレジスタ
と、上記アドレスへの加算値を保持するレジスタとを有する
ことを特徴とする請求項４０に記載のデイジタル信号処
理装置。
【請求項４３】上記各制御装置は、外部から初期化要求があつた場合、上記加算値を保持す
るレジスタを０に設定し、外部からの制御に基づき、上
記分割された部分のアドレス幅を示すレジスタの値を上
記加算値を保持するレジスタに加算し、上記分割の個数
を保持するレジスタに保持された回数の加算操作が行わ
れると上記加算値を保持するレジスタを０にクリアし、一方、上記係数を保持するメモリのアドレスカウンタの
出力するアドレスを、上記特定範囲の上限と下限とを保
持する２つのレジスタの値と比較し、当該アドレスカウ
ンタの値がこの範囲に含まれるときには、上記加算値を
保持するレジスタの値を上記アドレスカウンタの値に加
算し、さらに当該加算値が上記特定範囲の上限を保持す
るレジスタの値を越えたときには、上記特定範囲のアド
レス幅をこの値から差引いてその結果を上記プロセツサ
エレメントのメモリアドレスとして上記プロセツサエレ
メントに与えることを特徴とする請求項４２に記載のデ
イジタル信号処理装置。
【請求項４４】上記コードＲＡＭの情報、上記ジヤンプ
先格納メモリの情報、上記係数メモリの情報又は上記ア
ドレス変換のための情報を当該チツプに書き込む際、当
該各メモリを外部から個別に指定してデータを書き込む
方法と、あらかじめ決められた順番に全てのメモリにデ
ータを書き込む方法のいづれかを選択できるようにした
ことを特徴とする請求項４３に記載のデイジタル信号処
理装置。
【請求項４５】外部からの制御により、上記アドレスカ
ウンタのカウント値はその制御の開始時に０にクリアさ
れてインクリメント動作を開始し、同時に、上記マルチ
ポートメモリから上記演算器に読み出した値をそのまま
上記演算器から出力して上記メモリの同一アドレスに再
度書き込むことにより、上記プロセツサエレメントにお
ける上記マルチポートメモリのセルとしてダイナミツク
型を採用しているプロセツサエレメントにおいても、制
御用レジスタ及び制御用のメモリを書き換えている間に
上記プロセツサエレメントのメモリに保持されているデ
ータが消失しないようにしたことを特徴とする請求項２
３に記載のデイジタル信号処理装置。
【請求項４６】外部からリセツト信号が入力されたと
き、上記プロセツサエレメントのレジスタの値が確定す
るように制御信号を上記プロセツサエレメントに与え、
内部のノードの値を確定させ、貫通電流を抑えることに
より電力を削減し、また各部分ごとに独立にリセツト信
号を設け、アプリケーシヨンごとに不要部分をリセツト
して電力を削減するようにしたことを特徴とする請求項
２３に記載のデイジタル信号処理装置。
【請求項４７】上記プロセツサエレメントはそれぞれ、
近傍のプロセツサエレメントが読み出した上記マルチポ
ートメモリの値を互いに読み出すことができるようにな
されており、当該プロセツサエレメントを複数集めてプ
ロセツサエレメント群を構成するとき、上記プロセツサ
エレメント群の端に位置するプロセツサエレメントが０
を読み出すようにしたことを特徴とする請求項２３に記
載のデイジタル信号処理装置。
【請求項４８】上記プロセツサエレメント群内の全ての
プロセツサエレメントに対し、隣接プロセツサエレメン
トにおける特定のアドレスから値を読み出して算術演算
又は論理演算する際、当該演算結果を同じ特定アドレス
に繰り返し書き込むことにより、上記プロセツサエレメ
ント群の端からの位置を表す結果を上記マルチポートメ
モリに取り込むことができるようにしたことを特徴とす
る請求項４７に記載のデイジタル信号処理装置。
【請求項４９】上記入力用シリアルアクセスメモリは、メモリセルと、データ書き込み用のビツトラインと、読
み出し用ビツトラインと、読み出し用のアドレスライン
と、シリアルアクセス書き込み動作におけるポインタを
保持するレジスタ群とを有し、書き込み時、データの入力開始とともに、上記プロセツ
サエレメント群の内部に並置された各プロセツサエレメ
ントの一端からポインタをポインタを保持する上記レジ
スタに入力し、順次入力されるデータに同期して当該ポインタを転送
し、上記書き込み用ビツトラインを順次入力されるデー
タによつて順次駆動することにより、当該ポインタが存
在するプロセツサエレメントのメモリセルに駆動されて
いるデータを保持させることを特徴とする請求項３に記
載のデイジタル信号処理装置。
【請求項５０】上記プロセツサエレメントを複数含んで
なるプロセツサブロツクはチツプ上においていくつかに
分割されて搭載されており、当該分割されたプロセツサ
ブロツク間で上記ポインタが送受されることを特徴とす
る請求項４９に記載のデイジタル信号処理装置。
【請求項５１】上記プロセツサブロツク間にはセツトリ
セツトフリツプフロツプが設けられており、当該セツト
リセツトフリツプフロツプは上記ポインタによつてセツ
トされ、当該分割されたプロセツサブロツクから他のプ
ロセツサブロツクに上記ポインタが出力されるときリセ
ツトされるようになされ、当該セツトリセツトフリツプ
フロツプがセツト状態の場合のみ上記書き込みビツトラ
インを駆動するようにしたことを特徴とする請求項５０
に記載のデイジタル信号処理装置。
【請求項５２】上記入力用シリアルアクセスメモリは２
つ設け等れており、それぞれ独立に動作し得ることを特
徴とする請求項４９に記載のデイジタル信号処理装置。
【請求項５３】一方の上記出力用シリアルアクセスメモ
リから他方の上記入力用シリアルアクセスメモリへの転
送クロツクを、それ以外のプロセツサエレメント及び入
出力用シリアルアクセスメモリと別クロツクで駆動し、
当該転送回路を他のクロツクの数倍で動作させることを
特徴とする請求項３に記載のデイジタル信号処理装置。
【請求項５４】上記入力用シリアルアクセスメモリは上
記演算器からデータを読み出すことができ、上記出力用
シリアルアクセスメモリは上記演算部からデータを書き
込むことができるようになされていることを特徴とする
請求項３に記載のデイジタル信号処理装置。
【請求項５５】上記プロセツサエレメントは、メモリと、１ビツトフルアダーと、ブースのアルゴリズ
ムに従うデコーダと、乗数を保存するレジスタと、入力
データを選択するのに用いるセレクタ群と、キヤリーを
保存するレジスタとを有し、上記プロセツサエレメントは、上記乗数をマルチポート
メモリから設定して累加算演算する際に、部分積の演算
の最上位ビツトのキヤリーを上記キヤリーを保存するレ
ジスタに一時保存し、次の部分積演算前の乗数読み込み
時に上記マルチポートメモリに書き込むことにより、２
の補数表現でのｍビツト×ｎビツトの乗算を（ｎ＋３）
×ｍ／２回のビツト演算で実現することを特徴とする請
求項１に記載のデイジタル信号処理装置。
【請求項５６】上記プロセツサエレメントは、上記乗数
を上記制御装置の係数メモリから取り込んで設定するこ
とを特徴とする請求項５５に記載のデイジタル信号処理
装置。
【請求項５７】上記プロセツサエレメントは、上記乗数
を上記制御装置のコードＲＡＭから取り込んで設定する
特徴とする請求項５５に記載のデイジタル信号処理装
置。
【請求項５８】情報を入力する入力装置と、少なくとも２つの読みだしポート及び１つの書き込みポ
ートを同時に動作させることができるマルチポートメモ
リと、上記マルチポートメモリと共に一連のシリアルデ
ータをデータごと１つづつ処理する演算器とを有するプ
ロセツサエレメントを上記シリアルデータのデータ数と
同数以上設けてなるプロセツサエレメント群と、上記プ
ロセツサエレメント群と同一のシリコンチツプ上に搭載
され、当該プロセツサエレメント群を構成する各プロセ
ツサエレメントを共通に制御する制御装置とを有し、上
記入力装置から上記情報を受け取るデイジタル信号処理
装置と、上記デイジタル信号処理装置に接続された補助記憶装置
と、上記デイジタル信号処理装置の処理結果を出力する出力
装置とを具えることを特徴とする情報処理システム。