JP2948921B2 - マイクロプロセッサ中央処理ユニットに結合される算術計算演算モジュール - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
中央処理装置と結合される算術計算演算モジュールに関
連する。この演算モジュールは１個のシーケンサーと１
個の読み書き可能な型のワーク・メモリーとを有し、下
記の一般式に対応する動作を行なう： Ｂ＝ａ・Ｘ＋Ｔ ただしここで、Ｂ，Ｘ及びＴは多桁の整数で、ａはｍビ
ットの限定フォーマットをもつオペランドである。この
演算は、下記のような連続する計算ステップのシーケン
スの間に行なわれる、すなわち： i) 前記オペランドａと、オペランドｘ_i 及びｔ_i とを
結合する演算を行う。ただしここで、オペランドｘ_i 及
びｔ_i はそれぞれ、整数Ｘ及びＴのｉ番目の有意ランク
(rank of significance,すなわち２進数字を構成する一
連のビットのうちでその一部の連続する複数ビット、例
えば８ビットの集まりを意味する。10進数字の桁に相
当）に属するビット群を取り出したもので、最大ｎビッ
トの限定フォーマットをもつ； ii) 同一ランクに関する部分結果ｂ_i を記憶する。この
部分結果は、最終演算結果Ｂに関する、ｎビット単位ご
との抜枠(extract) にも相当する； という連続する計算ステップのシーケンスの間に行なわ
れる。前記処理モジュールは以下の諸要素、すなわち： - オペランドａ，ｘ_i 及びｔ_i に対する入力回路； - 結果ｂ_i の出力回路； - ａ・ｘ_i を求める乗算器(multiplier)； - これに続く第１加算器と第２加算器； を含む。ここで、第２加算器の与える部分演算結果は、
最上位の有意ランク部分(most significant portino,す
なわち演算結果 2ｎビットの集まりのうち上位のｎビッ
ト）と、最下位の有意ランク部分(least significant p
ortion,すなわち同じく下位のｎビット）とに分けるこ
とができる（以下、これらを最上位部分、最下位部分と
略記する）。最下位部分は、結果ｂ_i として出力でき
る。また、オペランドｔ_i は１つの加算器の１つの入力
に加えられ、先行した計算ステップの最上位部分は、リ
サイクル記憶手段(recycling storage means) によって
他の加算器の入力の１つに加えられる。

【０００２】本発明は、特にマイクロ・コントローラ型
の単一集積回路によってデジタル情報処理を行なう小型
システムの実現を目的とするが、目的はそれに限定され
るわけではない。この種の回路においては、製造コスト
の節約と処理時間の短縮という双方の要求を満足するた
め、処理実行速度と要素数の最小化の間で極めて厳しい
妥協を見出だす必要がある。この点に関し特に重要な代
表例は、例えば銀行データの交換、アクセス制御、署名
の認証など多種類の応用の可能な「スマート・カード」
（又は「チップ・カード」）型の小型装置などである。

【０００３】データ処理が多数の類似した算術演算を含
む場合には、特別の演算モジュールを準備してこれを中
央処理ユニット(CPU) に結合し、一般的な管理機能は後
者に任せ、演算モジュール自体は、ある種の算術演算や
論理演算を高速で実行し、かつ、少なくとも一連の関連
演算の続く間は、それら演算を中央処理ユニットとは比
較的に独立して実行できるようにすると有利である。

【０００４】

【従来の技術】この型の演算モジュールで、本明細書の
導入パラグラフで示した定義に合致するモジュールは、
フランス国特許第FR-A-2 613 861号に開示されている。

【０００５】この装置は、主としてスマート・カード用
マイクロ・コントローラへの組込みを目的としているの
で、マイクロ・コントローラ・チップ上に集積化すべき
メモリーの容量を極力最小化し、かつ現行技術ではかな
り限界のあるクロック速度を最も有効に利用する必要が
ある。そのほか追求すべき目標として、処理時間はユー
ザの許容できる範囲であること、例えば演算結果を得る
ための待時間はできるだけ１秒以内かその近辺であるこ
とが要求される。

【０００６】既知の演算モジュールを分析してみると、
モジュールの動作は、特に処理すべき新データを中央処
理ユニットの制御の下でロードしていることに起因し
て、頻繁に中断されることが判った。こうした中断は必
然的に全体の処理動作を著しく遅延させる原因となる。

【０００７】

【発明が解決しようとする課題】本発明の目的は、マイ
クロ・コントローラ内に容易に集積化できる算術計算演
算モジュールを提供することであり、更に、前記演算モ
ジュールは最小の中断時間で動作し、かつこれに組み合
わせて用いるメモリーの容積も減少できることにある。

【０００８】

【課題を解決するための手段】実際には、本発明によれ
ば、冒頭のパラグラフに記載の算術計算演算モジュール
は特に： - オペランドａの、連続するｋ込の有意ランク
〔1....k〕に対応するｋ個の入力を含み； - ｋステップから成る各（演算）サイクルにおいて、
前記オペランドａ〔 〕のそれぞれを乗算器の１つの入
力に順次加えるための入力選択手段を含み； - 更に、リサイクル記憶手段とこれに附属する切替え
手段(switching means) とを含み；その働きによって１
個のサイクルのうち第１ステップ以外の計算ステップの
結果の最下位部分を(k−1)計算ステップだけ遅延させ、
１個のサイクルの第１計算ステップの結果の最上位部分
をｋ計算ステップだけ遅延させる； ことを特徴とする。

【０００９】本発明の実施例のうちで特に有利な一変形
による処理モジュールは： - オペランドａ〔 〕に対応するｋ個の入力回路を含
み； - これらの入力ａ〔 〕の選択手段であって、該選択
手段の目的は、オペランドａ〔1....p〕のそれぞれの乗
算器の入力回路の１つへ、順次にかつｐステップ・サイ
クルの間に加えることであり、この場合更に、オペラン
ドａ〔1....p〕の個数ｐは、中央処理装置の制御の下
に、１つの演算シーケンスの継続期間として(p＝k)と(p
＜k)との間から選択することができる (ただし p＞2)と
ころの選択手段を含み： - 追加のリサイクル記憶手段及びこれに附属する切替
え(switching) 手段であって、それらの手段の目的は、
１サイクルのうち、第１ステップ以外のすべての計算ス
テップの結果の最下位部分を(p−1)計算ステップだけ遅
延させ、１サイクルの第１ステップの結果の上位有意ラ
ンク(high significant)部分はｐステップだけ遅延させ
ることであるところの追加のリサイクル記憶手段及びこ
れに付属する切替え(switching) 手段を含み；及び - リサイクル記憶手段の中の遅延ステップ数を、使用
したｐの値の関数として(k−p)だけ減らす機能をもつ遅
延選択手段を含む； ことを特徴とする。

【００１０】本発明に基づく算術計算演算モジュールは
既知の演算モジュールに比べて効率がよいが、これは、
１つの連続する演算シーケンスの中で、k(又はp)個のａ
・Ｘの乗算を行なうための当然の結果である。

【００１１】本発明の算術計算演算モジュールでは、ｘ
の乗算を行なって同一の最終結果を得るための総計算ス
テップ数は変わらないが、各演算シーケンスを開始する
ために中央処理ユニットの行なう、演算モジュール呼び
出し回数はk(又はp)分の１となる。

【００１２】詳細は後述するが、本発明によれば、１個
の基本乗算及び２個の関連加算を各クロック・サイクル
ごとに実行できるので、１つの演算シーケンスの全過程
にわたり無駄な時間が全くない。これと同時に、その次
のシーケンスの間に処理すべきデータに対応するアドレ
ス・ポインタは、中央処理ユニットによって独立にロー
ドできるので、１つのシーケンスとその次のシーケンス
との間における演算モジュールの動作の中断時間は最小
限ですむ。

【００１３】このような結果が得られるようにし、かつ
演算モジュールと中央処理ユニットの間のインタフェイ
スに関連した特別の手段があり、この手段は、本出願人
の同時出願に係る「同種の演算シーケンスに分割し得る
多数の演算を迅速に実行するためのマイクロコントロー
ラ(Microcontroleur pour l'execution rapide d'ungra
nd nombre d'operations decomposable en sequences
d'operations de meme nature)」と題する、フランス国
特許出願の主題をなすものである。

【００１４】本発明の別の実施例は、オペランドａ
〔 〕に対する入力の数ｋとして３又は４の何れをも選
択できるという特徴をもつ。この場合、 k＝3 とすれ
ば、演算モジュールをワーキング・メモリーに接続する
バスは、１個の３ステップ・サイクルの各ステップで使
われるという形で最適使用される。 k＝4 とすれば、４
ステップ・サイクルのうち１サイクルの間は前記バスは
使用されない。

【００１５】特にある種の用途に適した構成として、オ
ペランドａ〔 〕に対する入力の数ｋを４に等しくし、
同時に、中央処理ユニットの制御の下でａ〔 〕の入力
選択手段の働きによって、１つのシーケンスの間、４個
のオペランドへの演算を行なうか、３個の演算のみ行い
入力の１つ例えば入力ａ〔４〕を使わないか、の何れか
を選べるようにすることができる。こうすれば、所定の
演算時点で行なうべき特定の演算に応じて、演算モジュ
ールが極めて柔軟に使用できる。例えば、Ｂ＝ａ・Ｘ＋
Ｔ型の乗算をオペランドａ〔1,2,3 〕に対しては３ステ
ップ・サイクルで行い、それに続くＲ＝−ｑ・Ｎ＋Ｔ型
のモジュロＮの減算は４ステップ・サイクルで行なう
（ｑは減算Ｂ／Ｎの整数の商、Ｔは以前の演算の累積剰
余）などである。

【００１６】本発明の有利な１実施例によれば、演算モ
ジュールの中の前記リサイクル記憶手段が、入力に第２
加算器の出力の結果の最上位部分を受取る第１バッファ
・レジスタで構成される。その特徴として、前記の追加
（第２）リサイクル記憶手段は(k−1)のバッファ・レジ
スタで構成される１個のスタックを有し、記憶データは
それらレジスタの中で演算ステップごとに順次転送され
る。また、前記第２リサイクル記憶手段に付随する前記
切替え手段は、第１マルチプレクサと第２マルチプレク
サを含む。今一つの特徴として、第１バッファ・レジス
タの出力は、一方で第２出力がオペランド入力ｔ_i に接
続されている第１マルチプレクサの第１入力に接続し、
この第１マルチプレクサの出力は加算器の１つの入力に
接続し、更に第１バッファ・レジスタの出力は他方にお
いて、第２出力が第２加算器の最下位出力に接続され出
力が前記(k−1)個のバッファ・レジスタのスタックを経
由して他の加算器の入力に接続されている第２マルチプ
レクサの第１入力に接続される。

【００１７】演算モジュールにｋ個の入力があり、１サ
イクルのステップ数をｐ個p＜k)に減少して動作させた
い場合、前記遅延選択手段に「短絡(shortcircuit)マル
チプレクサ」と呼ばれ、バッファ・レジスタのスタック
内でのデータ転送中に(k−p)個のレジスタを回避する機
能をもつマルチプレクサを含ませると有利である。

【００１８】本発明の１つの実施例では、シーケンサの
制御によって、第１マルチプレクサは、各演算サイクル
の第１ステップにおいてその出力としてオペランド入力
ｔ_i を伝送し、また第２マルチプレクサは、その出力と
して第１バッファ・レジスタの出力におけるデータを伝
送するようそれぞれ設定する。更に、各演算サイクルの
第１以外のすべてのステップにおいては、前記のマルチ
プレクサ設定を反転せしめる構成とする。このような構
成により特に簡単で小型な機器が得られる。

【００１９】本発明に基づく演算モジュールを一層広範
に使用するには、下記の特徴をもつ実施例による。すな
わち前記モジュールの中で、更に結果ｂ_i の出力の途中
に「排他的ＯＲ」回路を介在させることによって、結果
ｂ_i をｂ_i とｘの排他的論理和に変換する。ここで、ｘ
は前記排他的ＯＲ回路に附属するレジスタ内にロードさ
れるｎビットの定数か、又はオペランドｘ_i の何れかで
あり、その何れがロードされるは、ｘの前記値を入力と
して受信しその出力が結果ｂ_i のデータと共に前記排他
的ＯＲ回路の入力に加わるようにした１個の附加的マル
チプレクサの設定に支配されるようにする。

【００２０】このようにすれば、乗算や加算以外の演
算、例えば任意の大きな整数に関する反転値(opposite)
すなわち０と１を反転した２進数、又は２補数を求める
ことも可能になる。

【００２１】ワーキング・メモリーの所要スペースにつ
いて、本発明に基づく演算モジュールは、これを最小に
とどめることができる。というのは、リサイクル記憶手
段を設けることにより、データＢとＴの何れも同一記憶
位置に書き込めるからである。これは、一般に１つの演
算シーケンスの結果Ｂが（累積値として）次のシーケン
スのデータＴになることによる。

【００２２】

【実施例】図１は本発明に基づく演算モジュールの第１
実施例のブロック図である。演算モジュール１は破線の
枠内に示す。前記モジュールはオペランドａ〔1,2,3 〕
に対する３つの入力11, 12, 13を有するほか、オペラン
ドｘ_i 用の入力21, オペランドｔ_i 用入力22, 及び結果
ｂ_i に対する入力23を有する。またこの演算モジュール
１は入出力ポート２５を含み、これを介して演算モジュ
ールのシーケンス制御信号と状態信号が出入りする。

【００２３】この演算モジュール１の組込まれるマイク
ロコントローラには、更に中央処理ユニット２(CPU),読
取り専用型のプログラム・メモリー３，及び読み書き型
ワーキング・メモリー４が含まれる。演算モジュール１
の動作は状態・制御レジスタ・ユニット５及びシーケン
サ６で管理され、これら２つのモジュールは中央処理ユ
ニット２によって制御される。

【００２４】図では明確化のため、演算モジュール１の
動作に必要な接続のみ示してある。従って、中央処理ユ
ニット２に出入りするデータについては、常に内部デー
タ・バスを経由するので原則として省略し、その１つの
要素７のみを図示する。この要素７は状態・制御レジス
タ・ユニット５及びシーケンサ６に関連する。

【００２５】アドレスに関しては、内部アドレス・バス
８と称するバスを用いるのが普通であり、このバスは特
に、中央処理ユニットをプログラム・メモリー３及びワ
ーキング・メモリー４と接続する。図１の場合、ワーキ
ング・メモリー４は、内部バス８に直結せず、アドレス
・スイッチング・マルチプレクサ９を介して接続されて
いることがわかる。このマルチプレクサ９の入力には１
組のアドレス・ポインタ・レジスタが含まれる。すなわ
ちオペランドｔ_i のアドレス用としてダブル・レジスタ
122-222,オペランドｘ_i のアドレス用としてダブル・レ
ジスタ121-221,オペランドａ〔1,,,,k〕用としてシング
ル・レジスタ211(この例ではオペランドａ〔 〕の数ｋ
は３である) 及び結果ｂ_i のアドレス用としてダブル・
レジスタ123-223 である。

【００２６】ワーキング・メモリー４と演算モジュール
１の間でのデータ交換についても、図１の構成は特に有
利である。。すなわち「ローカル・バス」と称するバス
10を使用し、これによってデータをデータ入力11, 12,
13, 21及び22に分配し、結果データを出力23から受信す
る。このローカル・バス10への接続は、１組のデータ・
レジスタを介して行なわれる。すなわち、オペランドａ
〔１〕, ａ〔２〕及びａ〔３〕のデータについては、そ
れぞれレジスタ311,312,313 を介し、オペランドｘ_i に
ついてはダブル・レジスタ321,4121 を介し、オペラン
ドｔ_i についてはダブル・レジスタ322,422 を介し、結
果データｂ_i についてはレジスタ323(１個又はそれ以
上) を介して接続が行なわれる。

【００２７】図示を明確化するため、またモジュール１
の実際の動作に直接関係しないことから図１に示してい
ないが、中央処理ユニットからワーキング・メモリー４
へのアクセスは、ローカル・バス10経由でなく、１個の
マルチプレクサ（図示せず）経由で行なうこともでき
る。

【００２８】ダブル・ポインタ・レジスタ122-222,121-
221,123-223 はそれぞれ前位レジスタ(leading registe
r)をもち、これら前位レジスタには中央処理ユニットに
よってワーキング・メモリー４の中の開始アドレスがロ
ードされる。ワーキング・メモリー４には演算シーケン
スの間に処理すべきデータが読み書きされる。同じダブ
ル・レジスタのイメージ・レジスタには、シーケンサ６
の制御により、それぞれ対応する前位レジスタから（開
始アドレスが）ロードされ、次いでシーケンサ６の制御
の下で自動的に減分(decrement) される。

【００２９】オペランドｔ_i 及びオペランドｘ_i 用とし
てそれぞれ設けられたダブル・レジスタ322-422 及び32
1-421 のうち、前位レジスタ322 及び321 には、クロッ
ク・サイクル２ステップの間にローカル・バスから次々
とロードされる。一方、次のステップではイメージ・レ
ジスタ422 及び421 に対してデータが同時に転送され、
同じステップで、レジスタ323 に前以て蓄積された結果
データｂ_i がローカル・バス10を経由してワーキング・
メモリーに書き込まれる。こうして、ローカル・バス10
は１演算サイクル３ステップの間占有され、一方演算モ
ジュール１はオペランドｔ_i 及びｘ_i を、オペランドａ
〔１〕, ａ〔２〕及びａ〔３〕に対して次々に組合わせ
て３つの演算動作を行なう。また後述のように、演算モ
ジュール１はサイクル記憶手段を含み、その働きによっ
て、前記の１サイクルを形成する３つの演算ステップの
結果得られた単一の結果データがワーキング・メモリー
４に書き込まれる。

【００３０】図１に示した例では、演算モジュール１に
出入りするデータのフォーマットとして、一様に８ビッ
ト・フォーマットを選んでいる。しかし別の限定フォー
マット（例えば16ビット）を選ぶことも、もちろん可能
である。

【００３１】演算モジュール１は、その必須の要素とし
て、積ａ〔 〕・ｘ_i を生成するための８×８ビット型
静的乗算器(static multiplier),16＋８ビット型の第１
加算器31, 16＋８ビット型の第２加算器32, 及びリサイ
クル記憶手段を含む。このリサイクル記憶手段は、中間
データに必要な遅延を与えてそれを適当な時点でリサイ
クルさせ、それによって３個の演算ステップから単一の
結果データを得るための手段である。

【００３２】乗算器30は、１つの入力の上にデータ・レ
ジスタ421 から到来するオペランドｘ_i を受信し、もう
１つの入力の上にはデータ選択マルチプレクサ33の出力
に現れるデータを受信する。この選択マルチプレクサ33
の働きによって、データ・レジスタ311,312,313 から到
来するオペランドａ〔１〕, ａ〔２〕, ａ〔３〕を、１
サイクル３ステップの各ステップごとに１個ずつ逐次受
信することが可能になる。乗算器30の出力は16ビット・
フォーマットで第１加算器31の入力となるが、その一方
で第１加算器は、もう１つの入力34としてリサイクル記
憶手段から到来する８ビット・フォーマットのデータを
受信する。第１加算器31の16ビット出力は、第２加算器
32の入力に加わるが、この第２加算器はもう１つの入力
35として、３ステップ・サイクルの１個のステップにお
いて、オペランドｔ_i に対応する８ビット・フォーマッ
トの決められたデータをも受信する。第２加算器には２
つの８ビット出力37, 38がある。出力37に現れるところ
の結果の最下位のビット群、すなわち下位８ビットは出
力端子23を経由してデータ・レジスタ323 の中に、結果
データｂ_i として蓄積できる。出力38は、第２加算器32
の出力結果の最上位８ビットで、バッファ・レジスタ41
に記憶される。このレジスタの本質的な機能は、このレ
ジスタに現れる結果データを１サイクル・ステップだけ
遅らせることである。第１バッファ・レジスタ41の出力
は、一方で第１マルチプレクサ42の第１入力に接続され
る。また第１マルチプレクサ42の第２入力はオペランド
ｔ_i の入力端子22に接続され、また42の出力は第２加算
器の入力35に接続される。第１バッファ・レジスタ41の
出力は、他方で第２マルチプレクサ43の第１入力に接続
される。この第２マルチプレクサ43については、その第
２入力は第２加算器32の最下位出力37に接続され、その
出力は２個の８ビットバッファ・レジスタ44及び45から
成るスタックを経由して第１加算器31の入力に接続され
る。このスタックの中では、記憶されたデータが１ステ
ップごとに順次に(step by step)転送される。

【００３３】このレジスタ44及び45から成るスタック
は、これまで「追加リサイクル手段」と呼んできたもの
に相当し、第１マルチプレクサ42と第２マルチプレクサ
43は、前述の「リサイクルに関連する切替え手段」に相
当する。

【００３４】ある演算シーケンスの中で、演算モジュー
ル１が１つのサイクルｉの間に行なう動作の要点は以下
の通りである： a) サイクルｉ - 第１ステップ - 各マルチプレクサの設定： マルチプレクサ33を入力11に設定する； マルチプレクサ42を入力22に設定する； マルチプレクサ43をバッファ・レジスタ41の出力に設定
する． - 第２加算器32の出力に現れる結果＝ ｘ_i ・ａ〔１〕＋レジスタ45の現在の内容＋オペランド
ｔ_i ． - 結果ｂ_i の最下位有意ランク・ビット（８ビット）
をレジスタ323 に記憶する． - データの転送： レジスタ44からレジスタ45へ転送する； レジスタ41からレジスタ44へ転送する． - 第２加算器32の出力38における結果の最上位ビット
群（８ビット）をレジスタ41に記憶する． - ポインタ・レジスタ222(Ａt)の減分を行う(decreme
ntation)，及びオペランドｔ_i ＋1 をレジスタ322にロ
ードする． b) サイクルｉ - 第２ステップ - 各マルチプレクサの設定： マルチプレクサ33を入力12に設定する； マルチプレクサ42をレジスタ41の出力に設定する；及び マルチプレクサ43を第２加算器32の最下位出力37に設定
する． - 第２加算器32の出力に現れる結果＝ ｘ_i ・ａ〔２〕＋レジスタ45の現在の内容＋レジスタ41
の現在の内容． - データの転送： レジスタ44からレジスタ45へ転送する． - 第２加算器32の出力37における結果の最下位ビット
群（８ビット）をレジスタ44に記憶する． - 第２加算器32の出力38における結果の最上位ビット
群（８ビット）をレジスタ41に記憶する． - ポインタ・レジスタ221(Ａx)の減分を行う(decreme
ntation)，及びオペランドｘ_i ＋1 をレジスタ321 にロ-
ト゛する. c) サイクルｉ - 第３ステップ - 各マルチプレクサの設定： マルチプレクサ33を入力13に設定する； マルチプレクサ42をレジスタ41の出力に設定する；及び マルチプレクサ43を第２加算器32の最下位ビット出力37
に設定する． - 演算結果＝ ｘ_i ・ａ〔３〕＋レジスタ45の現在の内容＋レジスタ41
の現在の内容． - データの転送： レジスタ44からレジスタ45へ転送する． - 第２加算器32の出力37における結果の最下位ビット
群（８ビット）をレジスタ44に記憶する． - 第２加算器32の出力38における結果の最上位ビット
群（８ビット）をレジスタ41に記憶する． - ポインタ・レジスタ223(Ａb)の減分を行う(decreme
ntation)，及びレジスタ323 からワーキング・メモリー
に書き込む． - オペランド・レジスタからデータを同時転送： レジスタ322 からレジスタ422 へ（ｔ_i ＋1 を）転送す
る； レジスタ321 からレジスタ421 へ（ｘ_i ＋1 を）同時転
送する． - 演算モジュール１は、次のサイクル i＋1 のステッ
プが実行可能な状態になる．

【００３５】演算シーケンスの進行中、オペランドａ
〔1,2,3 〕は一定値を保つが、オペランドｔ_i とｘ_i は
３ステップの各サイクルごとに変化する。サイクル(i＋
1)の第１ステップでは、新しい結果データがレジスタ32
3 に記憶され、このサイクルの第３ステップでは、この
結果がワーキング・メモリーに書き込まれる。各データ
の転送、例えばレジスタ44, 45内でのデータのリサイク
ルのための転送は同期的に行なわれる必要がある。

【００３６】上述した演算モジュール１の動作から分か
るように、サイクルの第１ステップ以外のすべての計算
ステップにおける、第２加算器32の出力結果の最下位部
分は、レジスタ44及びレジスタ45の効果により２ステッ
プ分だけ遅延する。また一方で、１サイクルの第１ステ
ップにおける、第２加算器32の出力結果の最上位部分
は、３ステップ分だけ遅延するが、これはレジスタ41を
通過することによる追加遅延効果に基づく。

【００３７】当面予想される用途にあっては、データＴ
とＸとは、連続する３ステップのサイクルで構成される
演算の１つのシーケンスが、演算モジュール１によって
準独立的(quasi-independent) に、すなわち途中CPU へ
の割込みによる中断がないように、実行される程度の大
きな整数（例てば512 ビット）である。この１つのシー
ケンスの間、中央処理ユニット２は、オペランドｔ_i と
ｘ_i ，及び結果ｂ_i の開始アドレス・ポインタを再ロー
ドするために十分な時間がある。

【００３８】オペランドａ〔1,2,3 〕は、各シーケンス
の開始時点で実行される特定の３ステップ・サイクルの
間にレジスタ311,312,313 からロードされ、ポインタ・
レジスタ211(Ａa)は、シーケンサ６によって、中央処理
ユニットによりロードされる初期値から増分(incremen
t) される。

【００３９】１つの演算シーケンスの終りに、オペラン
ドｔ_i とｘ_i のデータが使い尽くされると、演算モジュ
ール１の中から、特にレジスタ41, 44, 45の中に蓄積さ
れたデータを「空にする」必要がある。これは同一の演
算方法を使いオペランドｔ_i とｘ_i として０を入れれば
容易に達成される。

【００４０】これら０の値は、ワーキング・メモリー４
の中でデータＴ及びＸの後の位置へ記憶できることは明
らかである。しかし、データ・レジスタ321 と322 の中
身を強制的に０にするよう仕組んでおけば、上記に対応
するワーキング・メモリー４の記憶位置は節約でき有利
である。１つの演算シーケンスから次に移る場合、オペ
ランド群ａ〔1,2,3 〕は、それらの親データであるＡに
関する有意ランクの下がる順序で取り入れると有利であ
る。こうすれば、アドレス・ポインタ・レジスタ211(Ａ
a)は、次のシーケンスを開始するための正しい位置を与
えられ、従って中央制御ユニットは割込む必要がないか
らである。

【００４１】図１では、簡単化のために制御リンクは一
般に図示していない。その例外として、また例示のた
め、制御ポート25を、状態・制御レジスタ・ユニット５
及びシーケンサ６へ行く鎖線で表わしたリンクとともに
示してある。一方、演算モジュール１の内部では、これ
らリンクはここでも鎖線で表わし、マルチプレクサ33,
42, 43の制御を行なうバス46として示してある。

【００４２】演算モジュール１の外側にも制御リンク47
を示しておいたが、このリンクは、データ・レジスタ32
1-421 及び322-422 の中でのデータ転送のほか、前述の
レジスタ321 と322 に関する０値の強制設定を行なわせ
るものである。

【００４３】シーケンサ６は、クロック周波数で同期し
た複数のフリップ・フロップ回路を中心に構成されてい
るが、詳細説明は省略する。演算モジュール１の動作順
序の条件は、上述の演算過程から純論理的に導かれるか
らである。

【００４４】状態・制御レジスタ・ユニット５は数個の
レジスタを含み、それらの中には、演算モジュール１の
動作状態情報（休止か動作中か…）、１シーケンスの中
で実行されるサイクルの数、及び定まったシーケンスの
終りにデータ・レジスタの内容を強制的に０にすべきス
テップの数、が書き込まれる。この目的のため、状態・
制御レジスタ・ユニット５は、１個のサイクル・カウン
タと数個のレジスタを含み、後者には、特定条件（シー
ケンスの開始と終了）の下で実行すべきサイクル数の限
界が書き込まれる。状態・制御レジスタ・ユニット５は
周知の如何なる方法でも構成でき、またその構成論理は
簡単に定められるのでここで詳述する必要はない。

【００４５】図２に示す演算モジュール100 は、原理的
に図１の演算モジュール１とほぼ同様であるが、幾つか
の変形処理を取り入れてある。図２の要素で図１の演算
モジュール１と同一の機能をもつものには同一参照記号
を付してある。

【００４６】第１に、オペランド入力ａ〔 〕の数ｋが
４に増加しており、このため図１のデータ・レジスタ31
1-313 の数も１個増加し、増加分はオペランドａ〔４〕
用として入力14で演算モジュール100 に接続される。同
様に、データ選択マルチプレクサ33は、入力11から14ま
での４個の選択が可能なように設定される。演算モジュ
ール100 は、１演算シーケンスの間、等価的に４個の同
時乗算「ライン」を実行する４ステップ・サイクルの機
能をもつことが可能になる。４ステップ・サイクルに適
したデータのリサイクル記憶を行なえるよう、バッファ
・レジスタのスタックには、３個のレジスタ44,445,45
を含むことになる（図１の演算モジュール１では２個だ
った）。従って、１個の４ステップ・サイクルにおい
て、第２加算器の出力37に現れる結果の最下位部分は、
サイクルの第１ステップ以外のすべての計算ステップで
３計算ステップ分の遅延が起こる。この遅延は、第２加
算器の出力38に現れる結果の最上位部分については、こ
のデータがバッファ・レジスタ41を通過する場合、４ス
テップ分に増加する。なお、この通過による遅延はサイ
クルの各第１ステップから始まる。

【００４７】演算モジュール100 が４個のオペランドａ
〔1,2,3,4 〕を用いて４ステップ・サイクルで動作し得
るなら、オペランドの数を減らして例えば３オペランド
で動作させることもでき、この場合、演算サイクルは図
１の演算モジュール１のように３ステップに減る。こう
するには、状態・制御レジスタ・ユニットとシーケンサ
に必要な手段をもたせてマルチプレクサ33のデータ選択
機能を制御し、この選択機能によって、１演算シーケン
スの間は終始、４個のオペランドａ〔 〕か３個のみか
の何れかに定めて使うようにすれば充分である。同時
に、３ステップ・サイクルによりオペランドａ〔 〕を
３個に減らして動作させる場合、バッファ・レジスタ44
-45 のスタックを１レジスタだけ減らして、中間データ
のリサイクルに適切な遅延を与える必要がある。これは
レジスタ・スタックの中のレジスタを１個、例えばレジ
スタ445 を、「短絡」マルチプレクサ446 を使って回避
することにより行なう。演算モジュール100 は、こうし
て用途に応じて極めて柔軟に利用でき、各シーケンス
で、実行すべき処理に最も相応しい演算モードが選択で
きる。４個のオペランドａ〔１〜４〕と３個のオペラン
ドａ〔１〜３〕のみの何れを使うかは、単に、データ選
択マルチプレクサ33の適切な制御、及びバッファ・レジ
スタ445 の回避の有無に関するマルチプレクサ446 の設
定の制御のみ行なえばよいので簡単である。

【００４８】図２の演算モジュール100 には、図１に示
したモジュールに対する今一つの変形を含む。それは結
果の最下位出力37と出力端子23の間に排他的論理和回路
50を挿入するである。こうすると出力23は、第２加算器
の最下位出力と、８ビット・レジスタ52の内容から追加
マルチプレクサ51の選択した１個の値との間で、排他的
論理和演算を行なった結果になる。ここでレジスタ52の
上記内容は、オペランドｘ_i ，又は例えば０値や16進数
のFF値（すなわち全ビットが１）など決められた定数と
して中央処理ユニットによりロードされた値，の何れか
である。この措置によって、予想される用途での演算モ
ジュール100 の処理能力は拡大し、例えば任意の長さの
数の反転値(opposite value)すなわち１と０とを反転し
た２進数とか、それに１を加えて上記数字の２の補数な
どを求めることが可能になる。実際の実施例では、図２
に示すように、演算モジュール100 はオペランド・デー
タをすべて８ビット・フォーマットとして構成できる
が、これは必ずしも必要なことではなく、他の如何なる
データ・フォーマットを選ぶことも同様に可能である。
また、オペランドａ〔 〕の数ｋを増すこともできる。
この目的には、マルチプレクサ33に必要な入力数をもた
せ、スタック44-45 のレジスタ数を(k−1)レジスタまで
増加すれば充分である。

【００４９】図３は本発明による演算モジュールのもう
１つの実施例のブロック図である。図３の演算モジュー
ル110 は、特にその用途として、オペランドａ〔４〕の
最上位１ビットが、８ビット・フォーマットから溢れて
も対処できるように仕組まれている。この溢れビット(1
か0)の処理は、演算モジュール110 に１ビットの入力端
子24を追加して実行される。この溢れビットは、例えば
状態レジスタで受信でき、その中にそれまでの演算結果
として記憶される。その他のオペランド入力22 (ｔ_i )
や21 (ｘ_i ) 及び入力11ないし14（ａ〔1....4〕）は図
２の演算モジュール100 と同様８ビット・フォーマット
をもつ。結果出力23についても同様８ビットである。

【００５０】この単一の溢れビットは、演算モジュール
110 が、出力が17ビットの 9×8 ビット・マルチプレク
サ60, 17+9ビットの第１加算器61, 及び17+8ビットの第
２加算器62, を使うことにより、１つの演算動作の中で
同時に処理する。溢れビットはオペランドａ〔４〕とと
もに出現する筈なので、このビットは、それが１である
場合、各サイクルの第４ステップごとに計算に介入させ
ねばならない。このため、第２加算器62の最上位出力68
の９ビットは、９ビット・バッファ・レジスタ71に転送
され、一方次のサイクルの第１ステップでは、レジスタ
71に記憶されていたこの結果が、同じく９ビット・レジ
スタにより構成されたレジスタ74-75 のスタックに転送
される。各サイクルのうち、オペランドａ〔１〕ないし
ａ〔３〕に関連する他のステップには溢れビットは存在
せず、入力24は０となるので、演算は８ビットで行なわ
れ、第２加算器62の最上位出力68の第９ビットは実際に
０となる。また、第１マルチプレクサ42の第９ビットも
不要となり、このマルチプレクサ42は図１又は２で相当
するそれと同じになる。

【００５１】第２加算器62の出力67における最下位有意
ランクの計算結果についていえば、これらの結果は常に
８ビット・フォーマットをとるが、各サイクルの第１ス
テップ以外でこれらデータがレジスタ74-75 のスタック
の中をリサイクルされるとき、このレジスタ・スタック
の中で第９ビットとして０が加えられる。その手段とし
て用いるのが第２マルチプレクサ73の追加入力76で、こ
の入力は常時強制的に０とされている。また図から明ら
かなように、必要があれば１サイクルのステップ数を４
から３に減らしてオペランドａ〔1,2,3 〕のみ使うこと
もできる。これは前図に示したと同様、データ選択マル
チプレクサ33に特別な制御を加え、かつ「短絡」マルチ
プレクサ446 の働きでバッファ・レジスタ74−75のスタ
ックのうち１個のレジスタ、例えば745 を回避すること
によって実行される。

【００５２】こうして図３に示した演算モジュール110
は、図２の演算モジュール100 とほとんど同等の方法で
機能する。すなわち演算モジュール100 は４ステップ・
サイクルから成る演算シーケンスの間、４個のオペラン
ドａ〔１〜４〕に関する演算と同時に、オペランドａ
〔４〕に出現し得る溢れビットの処理をも実行できるの
で、この単一溢れビットについて特に処理シーケンスを
追加する必要がない。

【００５３】これまで図３の演算モジュール110 につい
てはオペランドのフォーマットを、８ビットの場合を例
として述べてきたが、他の任意の値の限定フォーマット
をも使えることは明らかである。図３の実施例は次のよ
うに一般化できる。すなわち、この（一般化された）演
算モジュールは、ｎビット・オペランドの演算を行なう
ために、(n＋1)×ｎビット演算を行なう乗算器60と、(2
ｎ＋1)＋(n＋1)ビット演算を行なう第１加算器61と，(2
ｎ＋1)＋ｎビット演算を行なう第２加算器と，を備え
る。また第１バッファ・レジスタ71並びにレジスタ・ス
タックのバッファ・レジスタ74,745及び75は(n＋1)ビッ
ト・フォーマットである。更に３個の入力をもつ第２マ
ルチプレクサ73を配備して、その第１入力には(n＋1)ビ
ット・フォーマットの第１バッファ・レジスタ71の内容
を受信し、その第２入力には第２加算器62の出力の最下
位有意ランク出力67のｎビットを受信し、更に追加した
１ビット入力76には、強制的に０を受信するが、この０
は、必要な場合には、レジスタ74,745,75 のスタックの
中を最上位有意ランクの(n＋1)番目のビットとしてリサ
イクルする。

【００５４】図４には、本発明による演算モジュールの
もう１つの実施例のブロック図を示す。この演算モジュ
ール120 は図１の演算モジュール１の変形実施例とみな
すことができるので、同一構成要素は図１と同一符号を
用いる。この演算モジュール120 は、オペランドａ〔１
〜３〕に対応して３個の入力11, 12, 13を含み、従って
３ステップ・サイクルのシーケンスで機能する。しか
し、図１のブロック図に示す構成に数個のモジュールが
追加されているため、この演算モジュールではオペラン
ドａ〔３〕の最上位ビットの直近上位に１個の溢れビッ
トが生じてもこれを同時に処理できる。

【００５５】この実施例の原理は、実際に溢れビットが
出た場合には、演算ａ〔３〕・ｘ_i を実行した後で、ｘ
_i に有意ランク(significance)１個分のシフト、すなわ
ち８ビット分だけのシフトを加え、このシフト後のｘ_i
をもう一度加算すれば結果が得られる、という考えに基
づく。この演算には、第３加算器81を必要とする。この
加算器81は (8+8+1)ビットで動作し、その第１の８ビッ
ト入力に第２加算器32の出力38における結果の最上位部
分を受信し、その第２の８ビット入力には、第３でマル
チプレクサ82の選択に基づいて、オペランドｘ_i の値
か、８ビットすべて０値か、の何れかを受信する。前記
第３加算器81の第１の８ビット出力83は第１バッファ・
レジスタ41の入力に接続し、同じく81の第２の１ビット
出力は桁上げ出力と呼ばれ、その値は１ビット桁上げレ
ジスタ85に記憶され、「ゼロ・リセット」マルチプレク
サと呼ばれる第４マルチプレクサを介して、３ステップ
遅れで第３加算器81の第３入力87にリサイクルされる。

【００５６】オペランドａ〔３〕に溢れビットがでた場
合、そのビットは任意の適当な手段により、例えば状態
・制御レジスタ・ユニット５（図１）の中に記憶され
る。この溢れビットの処理は、第３サイクルにおいて、
図１で説明した下記の演算： ａ〔３〕・ｘ_i ＋レジスタ45の現在の内容＋レジスタ41
の現在の内容 と同時に行なう必要がある。

【００５７】今回は、オペランドｘ_i が、第２加算器32
の出力38における結果の最上位部分に対して追加加算さ
れる。この加算は、第３マルチプレクサ82を設定してそ
の出力にオペランドｘ_i を出現させる(transmit)ことに
より達成される。

【００５８】この加算によって、桁上げビット(carry)
の発生する可能性があり、発生した場合これがレジスタ
85に記憶される。一方、最上位部分の残りの８ビットは
第１バッファ・レジスタ41に記憶され、次のサイクルの
第１ステップにおいてレジスタ・スタック44-45 でのリ
サイクルに入る。

【００５９】それ以外の場合、すなわち換言すれば、溢
れビットが１ではない場合、又はオペランドａ〔１〕若
しくはａ〔２〕の演算実行中（サイクルの第１か第２ス
テップ）の場合，はすべて第３マルチプレクサ82が０値
を伝送するように設定する。こうすることにより、結果
の最上位部分を第１バッファ・レジスタ41へ転送するに
あたり、第３加算器81はもはや影響を与えることはな
い。

【００６０】しかし、桁上げレジスタ85に記憶された桁
上げビットは、３ステップ遅れて、すなわち各サイクル
の第３ステップで、再び第３加算器81で加算されること
を忘れてはならない。

【００６１】各サイクルの第１及び第２ステップにおい
ては、ゼロ・リセット・マルチプレクサ86はその出力が
ゼロになるよう設定される。

【００６２】それ以外の点では、演算モジュール120 の
動作は演算モジュール１で前述した動作とほぼ同一であ
る。

【００６３】図５は、本発明による演算モジュールのも
う１つの実施例130 に示す。ここに示す演算モジュール
130 は、図４の演算モジュール120 に対応して、オペラ
ンド入力ａ〔 〕の数を４にしたものである。従って、
図４の演算モジュール120 と同様の要素で構成される
が、相違する点は、データ選択マルチプレクサ33が４入
力であること、及び、リサイクル記憶手段を構成するス
タックが、バッファ・レジスタ44-45 のほか図２の場合
と同様に追加レジスタ445 を含み、それにより中間デー
タ・リサイクルに適切な遅延を与えることである。図２
のモジュール１100 について述べたように、ある種の決
まったシーケンスではオペランドａ〔 〕の数を４から
３に減らすことができた。同様に図５の演算モジュール
でもこの能力を備えることができる。そのためには、短
絡マルチプレクサ446 を設置して、レジスタ44-45 のス
タックのうち１個のレジスタを回避し、こうして演算モ
ジュールが３ステップ・サイクルの演算を行なうべきと
きには適切なリサイクルを再確立できるようにすれば充
分である。演算モジュール130 のそれ以外の機能は図２
と図４を参照すれば自明である。

【００６４】本発明は、本明細書に記載の実施例に限定
されるものではなく、代わりに等価の手段を用いること
により各種の変形による実施例が可能になるものと理解
する必要がある。更に、排他的論理和回路と結果データ
の組合せを出力に加えるなど、図２で述べたような補足
は他のすべての例についても適用することが可能であ
る。また、本発明の具体的実現にあたっては、種々の実
施例で示した通り、８ビット・フォーマットを使うのが
有利であるが、他の如何なるフォーマットも本発明に基
づく演算モジュールの構成には容易に用い得ることが明
らかである。

【００６５】本発明に基づく演算モジュールは、既知の
型のマイクロコントローラの中央処理ユニットとともに
容易に集積化できる。特に INTEL社の設計に係る8051マ
イクロコントローラの場合には、その標準命令セットに
全く修正を必要としない。本発明の演算モジュールと組
合せて用いる状態・制御レジスタ・ユニットは、前記の
マイクロコントローラに含まれる通称「特殊機能」("sp
ecial functions") レジスタ(SFR) のセクションにより
構成される。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例に基づく演算モジ
ュールのブロック図であって、１個のマイクロコントロ
ーラとして集積化した場合に含まれる他のセクションと
の主要な接続をも合わせ示す図である。

【図２】図２は、図１に示したのと類似の演算モジュー
ルのブロック図であって、但し幾つかの実施上の変形を
含む図である。

【図３】図３は、本発明の第２実施例のブロック図であ
って、オペランドａ〔ｋ〕（の上位）に溢れビットが生
じても同時に処理する機能をもつものを示す図である。

【図４】図４は、本発明の第３実施例に基づく演算モジ
ュールのブロック図であって、特に追加の加算器を使用
しているものを示す図である。

【図５】図５は、本発明の第４実施例に基づく演算モジ
ュールのブロック図であって、追加加算器の使用という
点では図４に示すものに関連する。

【符号の説明】

１，100,110,120,130 演算モジュール ２ 中央処理ユニット(CPU) ３ プログラム・メモリー ４ ワーキング・メモリー ５ 状態・制御ユニット ６ シーケンサ ７，８，10 バス ９ アドレス切換えマルチプレクサ 11〜14,21,22,24,34,35,36 入力 23,37,38,67,68,83,84 出力 25 入力／出力ポート 30,60 乗算器 31,32,61,62,81 加算器 33,42,43,51,73,82,86 マルチプレクサ 41,44,45,52,74,75,445,745 レジスタ 46,47 制御リンク 50 排他的論理和回路 85 桁上げレジスタ 121-221,122-222,123-223,321-421,322-422 ダブル・
レジスタ 211,311,312,313,323 シングル・レジスタ 446 「短絡」マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ジャン−ピエール ブルナ フランス国 92370 シャヴィル リュ ド ラ フォンテーヌ アンリ キャ トル 18 (72)発明者 ドミニク ド ヴァレフ ベルギー国 ベ−1170 ブリュッセル アブニュ デ クリケット 17／１ (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/10 G06F 7/00 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ中央処理ユニットと
   共に集積され、シーケンサと読出／書込ワーキング・メ
   モリとを有し、また、Ｂ，Ｘ及びＴをマルチビット長の
   整数とし、かつａはこれらのマルチビット長に比較して
   小さいｍビットフォーマットを有するオペランドである
   とするときに、次の一般式： Ｂ＝ａ・Ｘ＋Ｔ によって演算を行なうことを目的とする算術計算演算モ
   ジュールであって、 前記演算は連続する計算ステップのシーケンスによって
   実行され、各計算ステップは、オペランドａに対して、
   前記マルチビット長よりも小さいｎビット長のフォーマ
   ットを有するオペランドｘ_i とｔ_i とを組合せることを
   含み、これらオペランドｘ_i ，ｔ_i は整数Ｘ，Ｔの隣接
   する排他的ｎビット部分であってそれぞれ増加順に有意
   ランクｉ番目に位置し、また前記演算は、同一有意ラン
   クｉに対応しかつ最終演算結果Ｂについても相互に排他
   的部分を構成するｎビットの部分結果ｂ_i を記憶するこ
   とを含み、 前記演算モジュールは、オペランドａ，ｘ_i ，ｔ_i に対
   する入力と；結果ｂ_i に対する出力と；積ａ・ｘ_i を形
   成する乗算器及びそれに後続する第１加算器と第２加算
   器との直列接続と；を有し、第２加算器の与える部分演
   算結果は、その最上位部分(the most significant port
   ion)と；出力されて結果ｂ_i になる最下位部分(the lea
   st significant portion)と；に分割することができ、
   オペランドｔ_i は１つの加算器の１つの入力に加えら
   れ、１つの先行計算ステップの最上位部分は第１リサイ
   クル記憶手段によって他の加算器の１つの入力に加えら
   れるように構成されて成る算術計算演算モジュールにお
   いて、 - オペランドａに含まれる、相互に排他的なｋ個の
   連続ランクのオペランド部分ａ〔1....k〕に対応するｋ
   個の並列入力と； - ｋ個の計算サブステップを１サイクルとする各計
   算ステップごとに、前記オペランド部分すなわちａ
   〔1....k〕を、順次、乗算器の１つの入力に加える入力
   選択手段と； - 第２リサイクル記憶手段及びこれに附属する切替
   え手段によって、与えられた１つのサイクルの第１以外
   の任意の計算サブステップの結果の最下位部分を(k−1)
   計算サブステップだけ遅延させ、与えられた１つのサイ
   クルの第１計算サブステップの結果の最上位部分をｋ計
   算サブステップだけ遅延させる手段と； を含むことを特徴とする算術計算演算モジュール。
2. 【請求項２】 マイクロプロセッサ中央処理ユニットと
   共に集積され、シーケンサと読出／書込ワーキング・メ
   モリとを有し、また、Ｂ，Ｘ及びＴはマルチビット長の
   整数で、かつａはこれらのマルチビット長に比較して小
   さいｍビットフォーマットを有するオペランドとすると
   きに、次の一般式： Ｂ＝ａ・Ｘ＋Ｔ によって演算を行なうことを目的とする算術計算演算モ
   ジュールであって、 前記演算は連続する計算ステップのシーケンスによって
   実行され、各計算ステップは、オペランドａに対して、
   前記マルチビット長よりも小さいｎビット長のフォーマ
   ットを有するオペランドｘ_i とｔ_i とを組合せることを
   含み、これらオペランドｘ_i ，ｔ_i は整数Ｘ，Ｔの隣接
   する排他的ｎビット部分であってそれぞれ増加順に有意
   ランクｉ番目に位置し、また前記演算は、同一有意ラン
   クｉに対応しかつ最終演算結果Ｂについても相互に排他
   的部分を構成するｎビットの部分結果ｂ_i を記憶するこ
   とを含み、 前記演算モジュールは、オペランドａ，ｘ_i ，ｔ_i に対
   する入力と；結果ｂ_i に対する出力と；積ａ・ｘ_i を形
   成する乗算器及びそれに後続する第１加算器と第２加算
   器との直列接続と；を有し、第２加算器の与える部分演
   算結果は、その最上位部分（the most significant por
   tion)と；出力されて結果ｂ_i になる最下位部分(the le
   ast significant portion)と；に分割することができ、
   オペランドｔ_i は１つの加算器の１つの入力に加えら
   れ、１つの先行計算ステップの最上位部分は第１リサイ
   クル記憶手段によって他の加算器の１つの入力に加えら
   れるように構成された算術計算演算モジュールにおい
   て、 - オペランドａに含まれる、相互に排他的なｋ個の
   連続ランクのオペランド部分ａ〔1....k〕に対応するｋ
   個の並列入力を含み、 - １サイクルに含まれるｐ個の各計算サブステップ
   ごとに、前記オペランド部分ａ〔1....p〕を順次選択し
   て乗算器の入力の１つに加える手段を含み、この場合、
   前記中央処理ユニットは前記演算シーケンスを完全に実
   行するに要する継続期間(duration)を、間隔〔2....k〕
   の中から１個選択する手段を有し、 - 第２リサイクル記憶手段及びこれに附属する切替
   え手段として、与えられた１つのサイクルの第１以外の
   サブステップの結果の最下位部分は常に(p−1)計算サブ
   ステップだけ遅延させ、与えられた１つのサイクルの第
   １計算サブステップの結果の最上位部分は常にｐ計算サ
   ブステップだけ遅延させる手段を含み、 - 更に第２リサイクル記憶手段の中で、遅延ステッ
   プ数を、使用するｐの値の関数として(k−p)だけ減少さ
   せ得る遅延選択手段を含むことを特徴とする算術計算演
   算モジュール。
3. 【請求項３】 請求項１に記載の算術計算演算モジュー
   ルにおいて、オペランドａ〔 〕に対する入力ｋの数値
   を３に等しくすることを特徴とする算術計算演算モジュ
   ール。
4. 【請求項４】 請求項１に記載の算術計算演算モジュー
   ルにおいて、オペランドａ〔 〕に対する入力ｋの数値
   を４に等しくすることを特徴とする算術計算演算モジュ
   ール。
5. 【請求項５】 請求項２に記載の算術計算演算モジュー
   ルにおいて、オペランドａ〔 〕に対する入力ｋの数値
   は４に等しくし、入力ａ〔 〕の選択手段は、その選択
   範囲をオペランドａ〔 〕の個数ｐ、すなわち３に減少
   して動作し得ることを特徴とする算術計算演算モジュー
   ル。
6. 【請求項６】 請求項１，３，４のうちのいずれか１項
   に記載の、前記第１リサイクル記憶手段として、入力に
   第２加算器の出力の結果の最上位部分を受取る第１バッ
   ファ・レジスタを用いる算術計算演算モジュールにおい
   て、 前記第２リサイクル記憶手段は(k−1)個の更に別のバッ
   ファ・レジスタのスタックを有し、記憶データはそれら
   レジスタの中で１ステップごとに順次転送され； 前記第２リサイクル記憶手段に付随する前記切替え手段
   は、第１マルチプレクサと第２マルチプレクサを含み； 第１バッファ・レジスタの出力は、一方では第２出力が
   オペランド入力ｔ_i に接続されている第１マルチプレク
   サの第１入力に接続し、この第１マルチプレクサの出力
   は加算器の１つの入力に接続し、他方では更に第１バッ
   ファ・レジスタの出力は第２出力が第２加算器の最下位
   出力に接続され出力が前記(k−1)個のバッファ・レジス
   タのスタックを経由して他の加算器の入力に接続されて
   いる第２マルチプレクサの第１入力に接続されている； ことを特徴とする算術計算演算モジュール。
7. 【請求項７】 請求項２又は５に記載の、前記第１リサ
   イクル記憶手段が、入力に第２加算器の出力結果の最上
   位部分を受取る第１バッファ・レジスタによって形成さ
   れる算術計算演算モジュールにおいて、 前記の追加リサイクル記憶手段は、(k−1)個のバッファ
   ・レジスタのスタックを含み、記憶データはその中で１
   ステップごとに順次に転送され； 前記遅延選択手段は、前記レジスタのスタック内でのデ
   ータ転送中に(k−p)個のレジスタを回避する機能をもつ
   「短絡(shortcircuit)」マルチプレクサと称するマルチ
   プレクサを含み； リサイクル機能に関連する前記切替え手段は第１マルチ
   プレクサと第２マルチプレクサを含み； 第１バッファ・レジスタの出力は、一方では第２入力が
   オペランド入力ｔ_i に接続されている第１マルチプレク
   サの第１入力に接続し、この第１マルチプレクサの出力
   は加算器の１つの入力に接続し、第１バッファ・レジス
   タの出力はまた、他方では第２入力が第２加算器の最下
   位出力に接続され、出力が前記(k−1)個のバッファ・レ
   ジスタのスタックを経由して他の加算器の入力に接続さ
   れている第２マルチプレクサの第１入力に接続する； ことを特徴とする算術計算演算モジュール。
8. 【請求項８】 請求項６又は７に記載の算術計算演算モ
   ジュールにおいて、 オペランドａ〔ｋ〕の最上位に、１ビットの溢れ(overf
   low)ビットがある場合、この溢れビットを同時処理する
   目的で、ｎを前記減少フォーマットのビット数とすると
   きに、モジュールに前記オーバーフロー・ビット用の入
   力を追加して設け、これを(n＋1)×(n) ビットの乗算が
   可能な乗算器の入力として追加接続し； 第１加算器には(2ｎ＋1)＋(n＋1)ビットの処理機能を、
   第２加算器には(2ｎ＋1)＋ｎビットの処理機能をそれぞ
   れもたせ； 第１バッファ・レジスタ及びレジスタ・スタックのバッ
   ファ・レジスタを(n＋1)ビットのフォーマットとし； 第２マルチプレクサは、第１入力に(n＋1)ビット・フォ
   ーマットの第１バッファ・レジスタの内容を受信し、第
   ２入力に、一方では第２加算器の出力の最下位ｎビット
   を、他方では前記マルチプレクサの附加的入力から、(n
   ＋1)番目の最上位ビットを強制的にゼロにするための１
   ビットをそれぞれ受信し、一方第１マルチプレクサは、
   その２つの入力及び出力が何れもｎビット・フォーマッ
   トを有することから、第１バッファ・レジスタの(n＋1)
   番目の出力ビットを無視し、結果ｂ_i の出力もｎビット
   とする； ことを特徴とする算術計算演算モジュール。
9. 【請求項９】 請求項６又は７に記載の算術計算演算モ
   ジュールにおいて、 オペランドａ〔ｋ〕の最上位に１ビットの溢れビットが
   ある場合、この溢れビットを同時処理する目的で、第３
   の加算器として１個の３入力加算器を設け、その第１の
   ｎビットの入力は第２加算器の出力結果の最上位部分を
   受信し、第２のｎビット入力は、第３マルチプレクサの
   選択に従って、オペランドｘ_i の値、又はｎビットのゼ
   ロ値の何れかを受信し、この第３の３入力加算器は、前
   記１バッファ・レジスタの入力に接続された第１のｎビ
   ット出力と、キャリー（桁上げ）出力と称される第２の
   １ビット出力とを有し、このキャリー出力の値はｋステ
   ップにおけるキャリー・リサイクルのため１ビット・レ
   ジスタ内に記憶され、「ゼロ・リセット」と称する第４
   マルチプレクサを経て同じ前記第３加算器の第３入力に
   接続され、 前記第３マルチプレクサは、オペランドａ〔ｋ〕と同時
   にオーバーフロー・ビットも処理すべきときには、その
   出力としてオペランドｘ_i を伝送し、それ以外のすべて
   の場合にはゼロ値を伝送することを特徴とする算術計算
   演算モジュール。
10. 【請求項１０】 請求項６ないし９のうちのいずれか１
    項に記載の算術計算演算モジュールにおいて、 シーケンサの制御によって、第１マルチプレクサはその
    出力としてオペランド入力ｔ_i を伝送し、また第２マル
    チプレクサはその出力として第１バッファ・レジスタの
    出力におけるデータを伝送し、前記各伝送は各演算サイ
    クルの第１ステップにおいてこれを行なうよう前記各マ
    ルチプレクサを設定し、一方各サイクルの第１以外のす
    べてのステップの間には、前記のマルチプレクサ設定を
    反転せしめることを特徴とする算術計算演算モジュー
    ル。
11. 【請求項１１】 請求項１ないし10のうちのいずれか１
    項に記載の算術計算演算モジュールにおいて、オペラン
    ドｘ_i 及びｔ_i が８ビットのフォーマットを有すること
    を特徴とする算術計算演算モジュール。
12. 【請求項１２】 請求項１ないし11のうちのいずれか１
    項に記載の算術計算演算モジュールにおいて、 ｂ_i とｘとの排他的論理和演算を行なう目的で結果ｂ_i
    の出力の途中に「排他的ＯＲ」回路が介在しており、こ
    こでｘは前記排他的ＯＲ回路に附属するレジスタ内にロ
    ードされるｎビットの定数か、又はオペランドｘ_i かの
    何れかであり、その何れがロードされるかの決定は、ｘ
    の前記値を入力として受信しその出力が結果ｂ_i のデー
    タと共に前記排他的ＯＲ回路の入力に加わるようにした
    １個の附加的マルチプレクサの設定に支配されることを
    特徴とする算術計算演算モジュール。