JPH1173408A

JPH1173408A - 演算処理システム及び演算処理方法

Info

Publication number: JPH1173408A
Application number: JP9233741A
Authority: JP
Inventors: Tetsuo Hattori; 哲雄服部; Yasuhiro Matsumoto; 保広松本
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16
Also published as: US6223196B1

Abstract

(57)【要約】（修正有）【課題】サブ・プロセッサが有する積和演算器をホス
ト・プロセッサでも共用できるようにすることで、ホス
ト・プロセッサの演算処理時間の短縮を図る。【解決手段】ホスト・プロセッサ１１と、積和演算器１
５を有するサブ・プロセッサ１２と、その間に接続され
たホスト・バス・インターフェース１３とを有する演算
処理システムにおいて、ホスト・プロセッサ１１から要
求された積和演算を実行するために、乗数と、被乗数
と、演算結果と、ステータスとを書き込むための第１の
レジスタ１７と、サブ・プロセッサから要求された同様
のデータを書き込むための第２のレジスタ１８と、演算
処理システムの内部クロックを分周した分周信号に応じ
て、第１のレジスタ１７と第２のレジスタ１８とを切り
替える切り替え手段とを有し、サブ・プロセッサ１２中
の積和演算手段は、切り替えられた第１または第２のレ
ジスタの内容に応じて積和演算を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する利用分野】本発明は、演算処理システム
及び演算処理方法に関し、特にサブ・プロセッサが有す
る積和演算器をホスト・プロセッサでも共用する方法に
関する。

【０００２】

【従来の技術】ロー・エンド・アプリケ−ションにおい
て、ホスト・プロセッサ及びサブ・プロセッサを、１チ
ップに集積して独立に動作させることにより、低価格で
高いパフォーマンスを得られる統合コントローラが提案
されている。例えば、ホスト・プロセッサとしては、機
器全体の制御を行うCISCタイプのマイクロ・コントロー
ラが、また、サブ・プロセッサとしては、ＤＳＰ機能を
実現するファジー・プロセッサなどが用いられる。

【０００３】図１は、従来の統合コントローラの構成を
示すブロック図である。CISCタイプのホスト・プロセッ
サ１とサブ・プロセッサ２は、ホスト・バス・インター
フェース３を介して接続されている。サブ・プロセッサ
２中には、メモリ４の他に、サブ・プロセッサ２の重要
な機能である積和演算器５が設けられている。このサブ
・プロセッサ２中の積和演算器５は、得意とする繰り返
しの積和演算を用いたサ−ボ制御などの定常的なルーチ
ン処理を受け持っている。一方、マイクロ・プロセッ
サ１は全体の流れの制御を主に受け持っている。両者の
間のコミュニケーション方法として、割り込み手段を用
いた、共有メモリまたは共有レジスタを介してのデータ
の受け渡しが提案されている。

【０００４】この従来のシステムでは、ホスト・プロセ
ッサ１が受け持つ一連の処理において、単発的な積和演
算を実行する必要が生じた場合、ホスト・プロセッサ１
に提供されている積算命令及び加算命令とを組み合わせ
て積和演算を実行するか、または、割り込み処理を用い
て、サブ・プロセッサ２中の積和演算器５に積和演算を
実行させることになる。しかしながら、いずれの場合で
あっても、比較的に長い演算処理時間を要する。特に、
後者のように、ホスト・プロセッサ１がサブ・プロセッ
サ２に割り込み処理を通じて積和演算を実行させる場
合、割り込み処理に要する時間が、一連の演算処理にお
けるボトルネックになる可能性が大きい。そこで、サブ
・プロセッサ２中の積和演算器５を、割り込み処理に依
ることなく、より効率的に、ホスト・プロセッサ１と共
用できるようなシステムの開発が望まれている。

【０００５】

【発明が解決しようとする課題】本発明の目的は、ホス
ト・プロセッサの演算処理時間の短縮を図ることによ
り、統合コントローラ全体における演算処理のパフォー
マンスの向上を図ることである。

【０００６】また、本発明の別の目的は、サブ・プロセ
ッサが有する積和演算器を、効率的にホスト・プロセッ
サと共用できるシステムを提供することである。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、ホスト・プロセッサと、積和演算手
段を有するサブ・プロセッサと、ホスト・プロセッサと
サブ・プロセッサとの間に接続されたホスト・バス・イ
ンターフェースとを有する演算処理システムにおいて、
ホスト・プロセッサから要求された積和演算を実行する
ために、乗数と、被乗数と、演算結果と、ステータスと
を書き込むための第１のレジスタと、サブ・プロセッサ
から要求された積和演算を実行するために、乗数と、被
乗数と、演算結果と、ステータスとを書き込むための第
２のレジスタと、演算処理システムの内部クロックを分
周した分周信号に応じて、第１のレジスタと第２のレジ
スタとを切り替える切り替え手段とを有し、サブ・プロ
セッサ中の積和演算手段は、上記切り替えられた第１レ
ジスタまたは第２のレジスタ中に書き込まれた内容に応
じて積和演算を実行する演算処理システムを提供する。

【０００８】上記切り替え手段は、分周信号に応じて、
第１のレジスタまたは第２のレジスタのいずれか一方に
書き込まれた乗数と、被乗数とを積和演算手段に供給す
る第１の切り替え手段と、分周信号に応じて、第１のレ
ジスタまたは第２のレジスタのいずれか一方に、積和演
算手段により求められた演算結果及びステータスを供給
する第２の切り替え手段とを有していてもよい。

【０００９】また、上記積和演算手段は、掛け算器と足
し算器とで構成される。

【００１０】さらに、第１のレジスタ及び第２のレジス
タは、サブ・プロセッサ中に設けられていることが好ま
しい。

【００１１】第２の発明は、ホスト・プロセッサと、積
和演算器を有するサブ・プロセッサと、ホスト・プロセ
ッサとサブ・プロセッサとの間に接続されたホスト・バ
ス・インターフェースと、レジスタとを有する演算処理
システムにおける演算処理方法において、ホスト・プロ
セッサから要求された積和演算を実行するために、乗数
と、被乗数とを、ホスト・バス・インターフェースを介
して、レジスタに書き込むステップと、演算処理システ
ムの内部クロックを分周した分周信号に応じて、タイム
シュアリングで、レジスタに書き込まれた乗数及び被乗
数に基づき、積和器において積和演算を実行するステッ
プと、積和演算を実行することにより得られた演算結果
及びステータスを前記レジスタに書き込むステップと、
演算結果及び前記ステータスを、ホスト・バス・インタ
ーフェースを介して、ホスト・プロセッサに転送するス
テップとを有する演算処理方法を提供する。

【００１２】

【作用】高速な繰り返し演算処理機能が要求されている
サブ・プロセッサは、一般的に、サーボ制御などでの繰
り返し頻度が比較的低いので、積和演算の実行頻度はそ
れほど高くない。そこで、サブ・プロセッサに付属する
積和演算器をホスト・プロセッサ側での外部演算器とし
てタイム・シェアリングで共用できるようにする。その
ためには、演算処理システムの内部クロックを分周した
分周信号に応じてタイミングで、ホスト・プロセッサ用
のレジスタとサブプロセッサ用のレジスタを選択的に積
和演算器に接続することにより、積和演算を実行すれば
よい。

【００１３】

【発明の実施の形態】図２は、本実施例における統合コ
ントローラの構成を示すブロック図である。ホスト・プ
ロセッサ１１とサブ・プロセッサ１２は、ホスト・バス
・インターフェース１３を介して接続されている。サブ
・プロセッサ１２には、メモリ１４、積和演算器１５、
積和演算コントローラ１６、ホスト・プロセッサ１１用
のレジスタ１７、及びサブ・プロセッサ用のレジスタ１
８が設けられている。サブ・プロセッサ１２中の積和演
算器１５は、積和演算を行うためのものであり、積和演
算コントローラ１６は、この演算に必要な一連の処理を
制御するためのものである。なお、サブ・プロセッサ１
２中には、サブ・プロセッサ１２用のレジスタ１８のみ
ならず、ホスト・プロセッサ１１用のレジスタも用意さ
れている点に留意されたい。

【００１４】ここで、メモリ１４には、ホスト・プロセ
ッサ１１が単独で使用するプログラムやデータがストア
されており、サブ・プロセッサ１２は、ホスト・プロセ
ッサ１１のオペレーションと独立して、受け持っている
タスクを実行する。ホスト・プロセッサ１１とサブ・プ
ロセッサ１２は、メモリ１４またはその一部を共用し
て、ホスト側及びサブ側との効率の良いデータ転送を行
う。

【００１５】ホスト・バス・インターフェース１３は、
ホスト・プロセッサ１１とサブ・プロセッサ１２との間
の信号のやりとりを制御するために設けられている。す
なわち、このインターフェース１３は、ホスト側とサブ
側とが同時アクセスして、バス・コンテンション(衝突
状態)を起こさないように監視している。具体的には、
データを読み書きする番地制御を行ったり、サブ側がホ
スト側に対してサービスの要求（たとえば所定の演算を
完了したことをホスト側に通知）を行うために割り込み
要求(INT)を送ったり、その処理状況をモニターしたり
する機能を有している。

【００１６】積和演算器１５が行う積和演算とは、被乗
数（Ｙ）に乗数（Ｘ）をかけて、前の演算結果（Prev S
UM）に足し込んでいく演算である。ディジタル信号処理
などでは、この繰り返しによりマトリックス演算を実行
させる。アプリケーションとしてはサーボの制御などに
用いられる。これを実行する上で必要とされるハードウ
ェアとして、乗数（Ｘ）、被乗数（Ｙ）を入れておくレ
ジスタＡ１、Ｂ１、掛け算器（MULTIPLＩER）、足し算
器（ACCUMULATOR）、演算結果を入れておくレジスタ
（Ｃ１／Ｃ２）、及びステータスを入れておくレジスタ
（Ｄ１）である。これらを用いて、以下の式を実行す
る。

【数１】 SUM(i) = X(i) * Y(i) + SUM(i-1) i=1,2,・・・

【００１７】乗数（Ｘ）、被乗数（Ｙ）が１６Bit で
あるとすれば、演算結果（SUM）はその倍に相当する３
２Bit になる。ステータスを記録するレジスタ（Ｃ１／
Ｃ２）は、演算結果にオーバーフロー(ポジティブ／ネ
ガティブ）がある場合に、それを記録する。

【００１８】掛け算器及び足し算器で構成される積和演
算器１５を、サブ・プロセッサ１２のみならず、ホスト
・コンピュータ１１でも使用できるようにするために、
本実施例では、サブ・プロセッサ１２中にレジスタを２
系統設けた点に回路構成上の特徴がある。すなわち、サ
ブ・プロセッサ１２自身の処理過程における積和演算用
のレジスタ１８の他に、ホスト・プロセッサ１１から要
求された積和演算を実行するためのレジスタ１７を有し
ている。ホスト・プロセッサ１１用とサブ・プロセッサ
１２用に設けられたレジスタ１７、１８は、乗数
（Ｘ）を記憶するＡ１レジスタ、被乗数（Ｙ）を記憶す
るＢ１レジスタ、演算結果を記憶するＣ１／Ｃ２レジス
タ、及びステータスを記憶するＤ１レジスタをそれぞれ
有している。そして、内部クロックを分周した信号でこ
れらを切り替えることにより、タイム・シェアリングで
積和演算を実行する。

【００１９】この制御方法のもとでは、ホスト・プロセ
ッサ１１側から見れば、見かけ上、外部レジスタへの書
き込み動作を行うことで、自動的に積和演算が実行され
る。この実施例では、タイム・シュアリングで積和演算
を実行し、サブ・プロセッサ１２への割込み要求を必要
としない。従って、ホスト・プロセッサ１１は積和演算
に必要とされるデータをＡ１レジスタ及びＢ１レジスタ
へ書き込み動作を終了した後、連続して演算結果のＣ１
／Ｃ２レジスタの読み出しを行うことにより、積和演算
の演算結果を得ることができる。つまり外部レジスタへ
の書き込み・読み出し動作だけで積和演算の演算結果を
得ることができる。

【００２０】図３は、本実施例における積和演算器１５
のブロック図である。積和演算器１５は、第１の切り替
え部２１、掛け算器２２、足し算器２３、及び第２の切
り替え部２４で構成されている。第１の切り替え部２１
及び第２の切り替え部２４は、切り替え信号（MAC Shar
ing）に応じて、ホスト用レジスタ１７またはサブ用レ
ジスタ１８を切り替える。具体的には、切り替え部２１
は、２つの切り替え回路ＭＵＸを有しており、切り替え
信号（Mac Sharing）に応じて、レジスタＡ１、Ｂ１中
に記憶された乗数（Ｘ）、被乗数（Ｙ）を掛け算部２２
に供給する。掛け算部２２及び足し算部２３は、上述し
た積和演算を積和演算コントローラ１６の制御の下で実
行する。第２の切り替え部２３は、切り替え信号（MAC
Sharing）に応じて、演算結果及びステータスを選択さ
れた側のＣ１／Ｃ２レジスタ及びＤ１レジスタに供給す
る。ホスト・プロセッサ１１から要求された積和演算の
場合、演算結果及びステータスを、ホスト・バス・イン
ターフェース１３を介して、ホスト・プロセッサ１１に
転送する。

【００２１】ここで、切り替え信号（MAC Sharing）
は、ホスト側とサブ側の積和演算の使用を選択制御する
ものである。この信号は、ホスト・プロセッサ１１の内
部クロック（Internal Clock）を分周した信号を用い
る。いくらに分周するかは、ホスト側とサブ側のクロッ
ク周波数の関係で決定される。一例として、50MHZ程度
の内部クロックが用いられるローエンド・アプリケーシ
ョンでは、1クロック・サイクル中に一回の積和演算処
理が可能なので、１／２分周された内部クロックを使用
する場合を考える。

【００２２】内部実行クロックが50MHZ程度であれば、
１６ｘ１６Bitで３２Bit出力の積和演算器１５を実現し
ようとする場合、１クロック・サイクル中に１回の演算
が十分実行可能である。従って、１クロック・サイクル
毎に積和演算器１５の占有状態をホスト・プロセッサ１
１とサブ・プロセッサ１２の間で切り替えることができ
る。一般的にＣＩＳＣタイプのマイクロ・コントローラ
では、外部メモリ／レジスタへの書き込みには数クロッ
ク・サイクルを必要とするので、書き込みと読み出しの
連続動作のみで、サブ・プロセッサの処理にほとんど影
響を与えることなく、積和演算の演算結果がえられる。

【００２３】図４は、下記の積和演算を１／２分周の信
号で切り替えた場合のタイミング・チャートである。

【数２】ＳＵＭ＝Ｘ１＊Ｙ１＋Ｘ２＊Ｙ２＋（Previou
s ＳＵＭ）このようなタイミングで、積和演算器１５を制御するこ
とにより、ホスト・プロセッサ１１とサブ・プロセッサ
１２との間で、タイム・シュアリングで積和演算器１５
を共用することができる。

【００２４】図４において、信号WRはＡ１レジスタ及び
Ｂ１レジスタへの書き込み(Write)を表すと共に、信号R
DはＣ１／Ｃ２レジスタ及びＤ１レジスタからの読み
出し(ReaD)を表わしている。また、信号HOST Reg A1 WR
(X1) は、ホスト用のＡ１レジスタに乗数（Ｘ１）と
いうデータを書き込むことを表わしており、被乗数（Ｙ
１）、乗数（Ｘ２）、被乗数（Ｙ２）のデータを順次、
ホスト用のレジスタに書き込んでいく。これにより自動
的に、X1*Y1 + X2*Y2の演算結果(SUM)が、Ｃ１／Ｃ２レ
ジスタにセットされ、オーバーフローが発生すれば、オ
ーバーフロー・フラッグ(STAUS)がＤ１レジスタにセッ
トされる。従って、連続してＣ１／Ｃ２／Ｄ１の各レジ
スタからデータを読み出せば、上記演算の演算結果を得
ることができる。ホスト側からの書き込み/読み出しに
は数クロックサイクルかかるので、ホスト側から見れ
ば、外部メモリに順次データを書き込み、必要なデータ
の読み出しを行うことにより、自動的に積和演算の処理
を行うことができる。積和の段数が多くなれば読み出し
のオーバーヘッドが相対的に小さくなるので、ますます
効率がよくなる。当然、同様の処理をSUB側でも同時進
行させることも可能である。

【００２５】Ａ１レジスタへの乗数の書き込みに関し
て、切り替え信号（MAC Sharing）がサブ側の時に始ま
ったとしても、1クロック・サイクル程演算開始が遅れ
るものの同様のオペレーションが可能である。図５は、
１クロック・サイクルずれた場合のタイミング・チャー
トである。なお、同図中の"HOST Reg A1 Data"、"HOSTR
eg B1 Data"、"C1/C2/D2 Data"は、各レジスタの内容の
変化を表わしている。

【００２６】切り替え信号（MAC Sharing）は、ホスト
・プロセッサ１１とサブ・プロセッサ１２とが積和演算
器１５を共用するためのタイミングを単に決定している
にすぎず、必ずしも各フェィズでどちらかにより、積和
演算器１５が必ず使用されているというわけではない。
すなわち、積和演算器１５が、単に、ホスト用レジスタ
１７またはサブ用レジスタ１８のどちらに接続されてい
るかを決めているだけである。

【００２７】また、ホスト側が積和演算を必要としてい
ない場合は、切り替え信号（MAC Sharing）はサブ側
に固定することが好ましい。そこで、ホスト側が乗数
（Ｘ）を、レジスタ１７中のＡ１レジスタに書き込んだ
後にステータスをＤ１レジスタから読み出しにいくま
での間だけ、切り替えるようにする。そのために、乗数
（Ｘ）、被乗数（Ｙ）の書き込み順序を規定すると共
に、信号SUM/L、SUM/H、STATUSの読み出し順序を規定す
る。そして、最初の乗数（Ｘ）の書き込みでラッチをセ
ットし、信号STATUSの読み出しでリセットする回路を追
加して、上記の分周クロックをゲートして切り替え信号
(MAC Sharing)の信号とすれば実現できる。

【００２８】ＣＩＳＣタイプのマイクロ・コントローラ
ーの８０Ｃ１９６を例にとって、下記の積和演算処理時
間を考えてみる。

【数３】SUM ＝Ｘ１*Ｙ１+Ｘ２*Ｙ２+(Previous SUM)
with Overflow Check

【００２９】この処理を通常の命令で実行させるには、
最低９０クロック・サイクルを必要とする。一方、提案
した共用積和演算器を使えば５６クロック・サイクル
（フラグの読み込み含む）で実行可能であり３８％パフ
ォーマンスが改善されることが確認できた。また、３段
の積和演算になると最低１３５クロック・サイクルが７
２クロック・サイクルで実行可能となり、４７％の改善
となることも確認できた。このように、積和演算の段数
が増えるに従って改善される程度は増していく。オーバ
ーフローの処理を伴うと、更に改善度が上がる。

【００３０】

【効果】このように本発明によれば、サブ・プロセッサ
が有する積和演算器を、ホスト・プロセッサー側の外部
演算器として、タイム・シェアリングで共用する。タイ
ム・シュアリングで共用するため、サブ・プロセッサの
オペレーションにほとんど影響を与えることなく、ホス
ト・プロセッサの演算処理時間を短縮することができ
る。これにより統合コントローラ全体のパフォーマンス
の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】従来の統合コントローラの構成を示すブロック
図である

【図２】本実施例における統合コントローラの構成を示
すブロック図である

【図３】本実施例における積和演算器１５のブロック図
である

【図４】下記演算を１／２分周の信号で切り替えた場合
のタイミング・チャートである

【図５】１クロック・サイクルずれた場合のタイミング
・チャートである。

【符号の説明】

１１・・・ホスト・プロセッサ、１２・・・サブ・プロセッサ、１３・・・ホスト・バス・インターフェース１４・・・メモリ１５・・・積和演算器１６・・・積和演算コントローラ１７・・・ホスト用レジスタ１８・・・サブ用レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者松本保広滋賀県野洲郡野洲町大字市三宅800番地日本アイ・ビー・エム株式会社野洲事業所内

Claims

【特許請求の範囲】

【請求項１】ホスト・プロセッサと、積和演算手段を有
するサブ・プロセッサと、前記ホスト・プロセッサと前
記サブ・プロセッサとの間に接続されたホスト・バス・
インターフェースとを有する演算処理システムにおい
て、前記ホスト・プロセッサから要求された積和演算を実行
するために、乗数と、被乗数と、演算結果と、ステータ
スとを書き込むための第１のレジスタと、前記サブ・プロセッサから要求された積和演算を実行す
るために、乗数と、被乗数と、演算結果と、ステータス
とを書き込むための第２のレジスタと、前記演算処理システムの内部クロックを分周した分周信
号に応じて、前記第１のレジスタと前記第２のレジスタ
とを切り替える切り替え手段とを有し、前記サブ・プロセッサ中の前記積和演算手段は、前記切
り替えられた前記第１レジスタまたは前記第２のレジス
タ中に書き込まれた内容に応じて積和演算を実行するこ
とを特徴とする演算処理システム。
【請求項２】前記切り替え手段は、前記分周信号に応じ
て、前記第１のレジスタまたは前記第２のレジスタのい
ずれか一方に書き込まれた前記乗数と、前記被乗数とを
前記積和演算手段に供給する第１の切り替え手段と、前記分周信号に応じて、前記第１のレジスタまたは前記
第２のレジスタのいずれか一方に、前記積和演算手段に
より求められた前記演算結果及び前記ステータスを供給
する第２の切り替え手段とを有することを特徴とする請
求項１に記載の演算処理システム。
【請求項３】前記積和演算手段は、掛け算器と足し算器
とで構成されることを特徴とする請求項１または２に記
載の演算処理システム。
【請求項４】前記第１のレジスタ及び前記第２のレジス
タは、前記サブ・プロセッサ中に設けられていることを
特徴とする請求項１または２に記載の演算処理システ
ム。
【請求項５】ホスト・プロセッサと、積和演算器を有す
るサブ・プロセッサと、前記ホスト・プロセッサと前記
サブ・プロセッサとの間に接続されたホスト・バス・イ
ンターフェースと、レジスタとを有する演算処理システ
ムにおける演算処理方法において、前記ホスト・プロセッサから要求された積和演算を実行
するために、乗数と、被乗数とを、前記ホスト・バス・
インターフェースを介して、前記レジスタに書き込むス
テップと、前記演算処理システムの内部クロックを分周した分周信
号に応じて、タイム・シュアリングで、前記レジスタに
書き込まれた前記乗数及び前記被乗数に基づき、前記積
和器において積和演算を実行するステップと、積和演算を実行することにより得られた演算結果及びス
テータスを前記レジスタに書き込むステップと、前記演算結果及び前記ステータスを、前記ホスト・バス
・インターフェースを介して、前記ホスト・プロセッサ
に転送するステップとを有することを特徴とする演算処
理方法。