JP2000076066A - 信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ＤＳＰのような１命令１サイクル
処理を基本とする信号処理において、処理サイクル及び
動作クロックの速度を調整可能とし、処理効率の向上及
び消費電力の低減を図ることができる信号処理回路を提
供することを課題とする。 【解決手段】 本発明のＤＳＰは、命令を取り込んでデ
コードするデコーダ１１と、取り込まれた命令に従って
所定の演算処理を実行する演算部１２と、予め外部から
供給される基準クロックに基づいて所定の処理サイクル
を有する動作クロックを生成するクロック生成部１３
と、命令によって指示された信号処理の内容に基づいて
基準となる処理サイクル、及び、各信号処理毎の処理サ
イクル数を設定する処理サイクル設定手段１６と、生成
された動作クロックに基づいて所定の処理サイクルでバ
ス１５を介してデータの読み出し／書き込みが行われる
メモリ１４と、を具備している。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、信号処理回路に関
し、特に、ディジタルシグナルプロセッサのような、１
命令１クロックサイクルを基本として信号処理動作を実
行する信号処理回路に関する。

【従来の技術】近年、急激に進展している移動体通信や
マルチメディア通信等の分野においては、種々の符号化
処理が行われている。これらの符号化処理にあっては、
高速な信号処理が可能で、かつ、低消費電力化が可能な
ディジタルシグナルプロセッサ（以下、ＤＳＰという）
や、ＤＳＰ及びその付加回路により構成される信号処理
システムが適用されることが多い。また、近年のＬＳＩ
技術の進歩により、多くの回路部品及び装置が一つのＬ
ＳＩチップ上に集積されるようになってきており、ＤＳ
Ｐの処理能力の向上に伴い、従来、専用の周辺回路によ
り行われていた信号処理が、ＤＳＰ内部でのプログラム
処理により効率的かつ省スペースで実現されるようにな
ってきている。上述した通信機器における符号化処理の
ように、特定の処理機能の効率的な実行が望まれる回路
装置においては、予め周波数が固定されたクロックを用
い、１命令を１サイクルで処理する手法が基本として採
用されている。これは、パソコン等において適用される
ような、アプリケーションプログラム毎に異なるサイク
ルの動作クロックを適宜選択し、実行処理する多サイク
ル処理とは異なる。特に、従来の処理サイクルの設定方
法にあっては、アプリケーションプログラムに含まれる
信号処理の種類及び実行頻度が異なるため、最も重要な
処理（クリティカルパス）の所要時間を基準にし、この
所要時間を基準サイクル（１パルス）となるように処理
サイクルを設定していた。その具体例について、図５及
び図６を参照して説明する。従来のＤＳＰは、図５に示
すように、命令を取り込んでデコードするデコーダ１１
と、取り込まれた命令に従って所定の演算処理を実行す
る演算部１２と、予め外部から供給される基準クロック
に基づいて一定のサイクルを有する動作クロックを生成
するクロック生成部１３と、動作クロックに基づいて演
算処理に必要なデータがバス１５を介して読み出し／書
き込みされるメモリ１４と、を具備している。ここで、
ＤＳＰは、動作クロックに基づいて、データの読み出し
／書き込み動作に関連する転送処理の他、演算部１２に
おけるデータの演算処理等を実行する。このような構成
において、信号処理時間と処理サイクルとの関係は、図
６に示すように、各種の信号処理のうち、最も長い処理
時間ＴＡを必要とする演算処理Ａ（例えば、積和演算処
理）を全ての信号処理の中心と考え、動作クロックの基
準サイクル（１命令の処理サイクル＝処理時間ＴＡ）を
設定することにより、他の演算処理Ｂ、Ｃ及び転送処理
Ａ、Ｂ、Ｃを当該基準サイクルに要する時間ＴＡ内に終
了するように設計されている。したがって、例えばクリ
ティカルパスである演算処理Ａの所要時間が１０ｎｓで
ある場合には、このシステムの処理サイクル、すなわち
基準サイクルは、１０ｎｓに設定され、所要時間が１０
ｎｓよりも短い他の演算処理Ｂ、Ｃ及び転送処理Ａ、
Ｂ、Ｃもこの処理サイクルで実行される。

【発明が解決しようとする課題】上述した１命令１サイ
クルを基本とする処理にあっては、アプリケーションプ
ログラムに、例えばＤＳＰにおける基本となる信号処理
である積和演算処理（クリティカルパス）と、比較的簡
単な信号処理を行うワードの加算処理等が含まれている
場合、演算処理が複雑な積和演算とワードの単純加算と
では、演算終了までに必要とする処理時間が異なるう
え、これらを完全に一致させることは極めて難しいた
め、必然的に処理時間に長短が生じることになる。その
ため、図６に示したように、クリティカルパスである演
算処理Ａの実行頻度が低く（例えば、１００回の信号処
理のうち、１、２回実行）、他の信号処理のうち演算処
理Ｂの実行頻度が高い（例えば、１００回の信号処理の
うち、５０回実行）場合には、演算処理Ａの所要時間Ｔ
Ａを基準サイクルとする処理サイクルの設定方法では、
圧倒的に実行頻度の高い演算処理Ｂが十分効率的に実行
されず、所要時間に多大なロス［（ＴＡ−ＴＢ）×実行
回数］が生じ、アプリケーションプログラム全体として
の処理効率が低下するという問題を有していた。また、
一般に、プログラム制御の信号処理システムにおいて
は、完全なハード構成のシステムとは異なり、一部に通
常のサイクルとは異なる速度の動作クロックを持つこと
は極めて困難であり、信号処理システムとしての処理速
度、すなわち動作クロックの速度（周波数）は処理時間
を最も必要とする信号処理に依存する場合が多い。すな
わち、上述した演算処理Ａの所要時間が１０ｎｓの場合
には、１００MHzの周波数を有する動作クロックが固定
的に供給される。特に、１命令１サイクルを基本として
信号処理を行うＤＳＰにおいては、実行頻度が高く、所
要時間の短い信号処理である演算処理Ｂ（所要時間ＴＢ
が例えば８ｎｓ）に合わせて動作クロックの速度を１０
０MHzから１２５MHzに上昇させた場合、最も所要時間の
長い信号処理である演算処理Ａを実行すると、処理サイ
クルのオーバーフローにより、その処理結果が保証され
なくなるため、動作クロックの速度は、信号処理の中で
最も所要時間の長い処理機能であるクリティカルパス
（演算処理Ａ）に依存して決定しなければならなかっ
た。したがって、従来のＤＳＰにあっては、クリティカ
ルパスに基づいて処理サイクル及び動作クロックの速度
が一定に設定されていたため、クリティカルパスの実行
頻度が低い場合には、システム全体の処理効率が著しく
低下するという問題を有していた。本発明は、このよう
な問題点を解決し、ＤＳＰのような１命令１サイクルを
基本とする信号処理において、アプリケーションプログ
ラムによって異なる信号処理の所要時間及び実行頻度に
応じて、処理サイクル及び動作クロックの速度を調整可
能とし、処理効率の向上及び消費電力の低減を図ること
ができる信号処理回路を提供することを目的とする。

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明は、動作クロックの１サイク
ル期間で１つの信号処理の命令を実行する、１命令１サ
イクルを基本とする処理を行う信号処理回路において、
前記処理を制御するプログラムに含まれる前記信号処理
毎の所要時間及び実行頻度に応じて、前記信号処理の処
理サイクルを任意に設定する処理サイクル設定手段を有
し、前記処理サイクル設定手段は、前記信号処理のう
ち、最も実行頻度の高い前記信号処理に必要とする所要
時間を基準サイクルに設定するとともに、前記基準サイ
クルよりも所要時間の長い前記信号処理に対して、所定
の待機時間を付加し、前記基準サイクルの複数倍の処理
サイクルを設定することを特徴としている。また、請求
項２記載の発明は、請求項１記載の信号処理回路におい
て、前記動作クロックは、前記処理サイクル設定手段に
より設定される基準サイクルに基づいて、外部から供給
される一定速の基準クロックを逓倍化し、クロック速度
を設定するクロック速度制御手段により生成されること
を特徴としている。さらに、請求項３記載の発明は、請
求項１又は２記載の信号処理回路において、前記プログ
ラムは、少なくとも積和演算処理を基本とし、かつ、異
なる所要時間及び実行頻度を有する他の信号処理を含む
アプリケーションプログラムであって、前記基準サイク
ルの複数倍の処理サイクルで前記積和演算処理を実行す
ることを特徴としている。本発明に係る信号処理回路に
よれば、信号処理に必要とする所要時間が長く、実行頻
度の低いクリティカルパスに基づいて動作クロックの基
準サイクルを設定する従来手法と異なり、アプリケーシ
ョンプログラムの信号処理の内容に応じて、実行頻度の
高い信号処理に必要とする所要時間に基づいて処理サイ
クルを設定するとともに、クリティカルパスを基準サイ
クルの複数倍の処理サイクルで実行することにより、実
行頻度の高い大半の信号処理を最適な処理サイクルで実
行することができる。また、実行頻度の高い信号処理の
所要時間に基づいて設定された処理サイクルに対応する
ように、外部から供給される基準クロックを逓倍化する
ことにより、動作クロックの速度（周波数）を上昇させ
て設定することができ、最適な処理速度で信号処理を実
行することができる。したがって、ＤＳＰ等に適用され
る、積和演算処理を基本処理とするアプリケーションプ
ログラムにおいても、実行頻度の低い積和演算処理を複
数サイクルで実行し、実行頻度の高い他の信号処理を１
サイクルで実行するとともに、動作クロックを該当する
処理サイクルに対応した最適な処理速度に設定すること
により、大部分の機能を占める信号処理を最も効率良く
動作させ、システム全体として信号処理の効率を向上さ
せることができるため、ＤＰＳの動作速度の向上及び低
電圧化を図ることができ、携帯型の通信機器やマルチメ
ディア機器等に適用して良好な信号処理回路を実現する
ことができる。 （基本概念）以下に、本発明の基本概念について説明す
る。上述した従来の処理サイクルの設定方法において
は、各信号処理に必要とされる所要時間が、ほとんど同
一である場合には、クリティカルパスに相当する信号処
理に基づいて、基準サイクルを設定し、動作クロックの
速度を基準サイクルに対応して決定することにより、最
適化された処理効率を有する信号処理回路を設計するこ
とができるが、一般的には、各々の信号処理に必要な所
要時間を同等に整える作業は極めて困難であった。ま
た、短い所要時間で処理を終了できる演算処理や転送処
理等を、わざわざ遅延させることは、信号処理回路の処
理能力の向上という観点からは逆行するものであって、
検討の対象とされてこなかった。本願発明者は、上記事
項を鋭意検討した結果、信号処理を制御するアプリケー
ションプログラムにおいて、クリティカルパスである信
号処理をほとんど使用しない場合には、実行頻度の最も
高い他の信号処理に必要な処理時間を基準サイクルとし
て設定することにより、クリティカルパスの処理効率が
低下するが、システムの大半を占める信号処理を最適化
された処理サイクル及び処理速度で実行することによ
り、システム全体として処理効率を向上させることがで
きることを見出した。本発明に係る信号処理回路に適用
される処理サイクルの設定方法について、図１を参照し
て具体的に説明する。図１に示すように、本発明は、Ｄ
ＳＰ等に適用される特定のアプリケーションプログラム
ＤＳＰにおいて、最もクリティカルな処理である演算処
理Ａがまれにしか実行されない場合、演算処理Ａよりも
所要時間が短く、かつ、最も実行頻度の高い演算処理Ｂ
に着目し、その所要時間ＴＢを基準サイクルに設定し
て、実行頻度の高い処理を１サイクルで処理終了すると
ともに、所要時間の長いクリティカルな処理である演算
処理Ａ及び転送処理Ａを実行する場合には、それぞれに
所定の待機時間ｔａ１、ｔａ２を付加して、基準サイク
ルの複数倍（この場合は２倍）の処理サイクルで処理終
了する。また、演算処理Ｂの所要時間ＴＢに基づいて設
定された基準サイクルに対応させて、動作クロックの速
度を最適化する。具体的には、演算処理Ａの所要時間Ｔ
Ａ１を１０ｎｓ、演算処理Ｂの所要時間ＴＢを８ｎｓと
した場合、従来手法によれば、基準サイクルは１０ｎｓ
であるため、動作クロックの速度は１００MHzである
が、本発明においては、基準サイクルを８ｎｓに短縮す
ることができるため、動作クロックの速度を１２５MHz
に向上させることができ、より高速で処理動作を実行す
ることができる。以上の処理サイクル及び動作クロック
の速度の設定による効果を定量的に示すと、演算処理Ａ
及び転送処理Ａの実行頻度を信号処理全体のａ％とした
場合、これらの処理に所定の待機時間ｔａ１、ｔａ２を
付加することにより、ａ％の処理オーバーヘッドが発生
することになるが、基準サイクルの時間をＴＡ１からＴ
Ｂに設定することにより、動作クロックの速度（周波
数）を次の（１）式のように向上させることができる。

【数１】 したがって、演算処理Ａ及び転送処理Ａの実行頻度ａ
が、次に（２）式を満たしていれば、待機時間ｔａ１、
ｔａ２を付加して、２サイクル処理を実行したとして
も、システム全体としては処理能力が向上したことにな
る。

【数２】 例えば、演算処理Ａの所要時間ＴＡ１が１０ｎｓ、演算
処理Ｂの所要時間が８ｎｓの場合には、実行頻度が全体
の信号処理の２５％以下であれば、実質的に処理能力の
向上を図ることができる。

【発明の実施の形態】次に、本発明に係る信号処理回路
の実施例について、図２から図４を参照して説明する。 （第１の実施例）図２は、ＤＳＰに本発明に係る処理サ
イクル設定手段を適用した、第１の実施例の概略構成を
示すものである。本実施例のＤＳＰは、命令を取り込ん
でデコードするデコーダ１１と、取り込まれた命令に従
って所定の演算処理を実行する演算部１２と、予め外部
から供給される基準クロックに基づいて所定の処理サイ
クルを有する動作クロックを生成するクロック生成部１
３と、命令によって指示された信号処理の内容に基づい
て基準となる処理サイクル、及び、各信号処理毎の処理
サイクル数を設定する処理サイクル設定手段１６と、生
成された動作クロックに基づいて所定の処理サイクルで
バス１５を介してデータの読み出し／書き込みが行われ
るメモリ１４と、を具備している。処理サイクル設定手
段１６は、図１に示したように、ＤＳＰに適用されるア
プリケーションプログラムにおいて、最もクリティカル
な処理である演算処理Ａの実行頻度が極めて低く、か
つ、他の信号処理である演算処理Ｂの実行頻度が極め
て、あるいは最も高い場合には、演算処理Ｂに必要な所
要時間ＴＢを基準サイクルに設定して、この基準サイク
ルよりも所要時間の短い演算処理Ｂ、Ｃ及び転送処理
Ｂ、Ｃを１サイクル（ＴＢ）で処理し、一方、基準サイ
クルよりも所要時間の長い演算処理Ａ及び転送処理Ａを
２サイクルで処理する。この際、演算処理Ａ及び転送処
理Ａの所要時間ＴＡ１及びＴＡ２に、各々待機（ウェイ
ト）時間ｔａ１及びｔａ２を付加することにより、演算
処理Ａ及び転送処理Ａに必要な所要時間（ＴＡ１＋ｔａ
１、ＴＡ２＋ｔａ２）が２サイクル分（２×ＴＢ）とな
るように設定される。すなわち、デコーダ１１に入力さ
れた命令に基づいて、各処理機能への制御信号が生成さ
れる際、同時に待機時間が付加される命令（演算処理Ａ
及び転送処理Ａ）については、デコーダ１１からクロッ
ク生成部１３に制御信号が送出され、所定の時間ｔａ１
及びｔａ２だけ待機状態に設定されて、実質２サイクル
で実行され、演算処理Ｂ、Ｃ及び転送処理Ｂ、Ｃについ
ては、通常の１サイクル処理が実行される。ここで、２
サイクル処理の信号処理が終了するまでは、他の信号処
理は待機状態に設定され、この間の動作クロックの供給
を停止することができる。したがって、本発明によれ
ば、アプリケーションプログラムにおける処理内容に応
じて、演算機能をグループ化し、そのグループごとに待
機時間を付加して、処理サイクル数を設定するととも
に、処理サイクルを切り換えることにより、各信号処理
を最も効率の良い処理サイクルで実行することができ
る。 （第２の実施例）図３は、データ転送処理に本発明に係
る処理サイクルの設定方法を適用した、第２の実施例の
概略構成を示すものである。本実施例は、データ転送処
理における処理内容に応じて処理サイクル数を切り換え
設定することを特徴としている。図３に示すように、デ
ータ転送処理において、単純にバス幅と同じビット数の
ワードデータＷＤ１をバス１５を介して所定の処理機能
へ転送する場合と、ロングワードデータＷＤ２を丸めク
リップ処理部２１により丸め処理、及び、丸め処理に伴
うオーバーフロー時のクリップ処理を行い、転送する場
合とでは、処理に必要とする所要時間に大きな差があ
る。すなわち、前者は、ワードレジスタＲＥＧに保持さ
れたワードデータＷＤ１を選択して、バス１５に出力す
る簡易な処理であるが、後者の場合には、アキュームレ
ータＡＣＣに保持されたロングワードデータＷＤ２に対
して、切り捨てを行うビットでの丸め処理を実行するた
めの加算処理に加え、加算することによってオーバーフ
ローが発生した場合のクリップ処理、若しくは、ガード
ビットにワードで表現できる値を超えている場合のクリ
ップ処理とを有しているため、各々の処理に必要な処理
時間が均一とならず、必然的に時間差が生じる。本実施
例は、アプリケーションプログラムに含まれる、丸め・
クリップ処理を行うデータ転送処理の実行頻度が低く、
ワードデータをレジスタから選択して転送する単純なワ
ード転送処理の実行頻度が高い場合には、通常クリティ
カルパスとして処理サイクルの基準となる丸め・クリッ
プ処理を行うデータ転送ではなく、実行頻度の高い単純
なワード転送処理に必要な所要時間を基準サイクルとし
て設定するものである。そして、単純なレジスタ選択を
行う動作と、丸め・クリップ処理まで行う動作を、レジ
スタの設定によって切り換え可能とすることにより、ア
プリケーションプログラムによる信号処理の違いによっ
て生じる転送処理毎の処理サイクルを設定制御し、各転
送処理を最適化された処理サイクルで実行することがで
きる。 （第３の実施例）図４は、ＤＳＰに本発明に係る処理サ
イクル設定手段及びクロック速度制御手段を適用した、
第３の実施例の概略構成を示すものである。本実施例
は、上述した第１の実施例において、アプリケーション
プログラムに含まれる信号処理に基づいて設定された処
理サイクルに対応して、動作クロックの速度（周波数）
を回路装置（ＬＳＩ）内部でプログラム制御により設定
制御することを特徴としている。上述した実施例におい
ては、信号処理の内容に応じて、処理サイクルが短縮さ
れるが、この際、動作クロックの速度が一定のままでは
システムの処理能力を有効に向上させることはできな
い。すなわち、上述した実施例において、処理サイクル
が１０ｎｓから８ｎｓに短縮されても、供給される動作
クロックが１００MHzのままでは、実質的に処理効率が
向上したことにはならない。そこで、本実施例において
は、図４に示すように、処理サイクル設定手段１６によ
るデコーダ１１及びクロック生成部１３の制御に連動し
て、基準クロックの逓倍値を設定するクロック速度制御
手段１７と、設定された逓倍値に基づいて外部から供給
される基準クロックを逓倍化するＰＬＬ（Phase Locked
Loop）１８と、を具備している。そして、処理サイク
ル設定手段１６が、最も実行頻度が高い信号処理に必要
な所要時間に基づいて、基準クロックを設定すると同時
に、クロック速度制御手段１７が、この基準サイクルに
対応する動作クロックの速度を設定するようにＰＬＬ１
８における逓倍値を設定する。このような構成により、
最も所要時間が長いクリティカルパスに基づいて基準サ
イクルが設定されている場合には、予め設定された動作
クロックの速度で１サイクル処理が実行され、クリティ
カルパスよりも所要時間が短い信号処理の実行頻度が極
めて高い場合には、動作クロックを基準サイクルに対応
する速度に変更制御し、信号処理に必要な所要時間に応
じて、上述したような１サイクル処理と多サイクル処理
を適宜実行する。具体的には、アプリケーションプログ
ラムに含まれる信号処理のうち、クリティカルな信号処
理の所要時間及び実行頻度が全体の処理の大半を占める
場合には、クリティカルな処理の所要時間、例えば１０
ｎｓを基本サイクルとすると、この基本サイクルに対応
する動作クロックの速度（周波数）は、１０ｎｓの逆数
である１００MHzである。ＬＳＩの外部から供給される
一定速の基準クロックが２５MHzとすると、ＰＬＬに設
定される逓倍値は［×４］となる。一方、アプリケーシ
ョンプログラムに含まれる信号処理のうち、クリティカ
ルでない信号処理の実行頻度が全体の処理の大半を占め
る場合には、該当する信号処理の所要時間、例えば８ｎ
ｓが基本サイクルに設定されるため、この基本サイクル
に対応する動作クロックの速度（周波数）は、８ｎｓの
逆数である１２５MHzとなる。しかしながら、一般に、
特定の処理機能、例えば携帯電話における通信機能や家
電製品における本来の機能の向上を目的とする場合、搭
載されるＬＳＩに外部から複数のクロックを供給するこ
とは装置構成上、また処理効率上好ましくない。 そこ
で、基準サイクルの所要時間が１０ｎｓから８ｎｓに短
縮されたことに合わせて、ＰＬＬに設定される逓倍値を
［×５］とし、基本サイクルに対応した動作クロックの
速度をＬＳＩ内部のプログラム制御により変更設定す
る。したがって、本実施例によれば、アプリケーション
プログラムに含まれる処理内容に応じて処理サイクルを
設定して、信号の処理能力を向上させるとともに、基準
クロックの逓倍値を変化（上昇）させて、システム全体
として処理効率を向上させることができる。

【発明の効果】以上説明したように、本発明に係る信号
処理回路によれば、アプリケーションプログラムの信号
処理の内容に応じて、実行頻度の高い信号処理に必要と
する所要時間に基づいて処理サイクルを設定するととも
に、クリティカルパスを基準サイクルの複数倍の処理サ
イクルで実行することにより、実行頻度の高い大半の信
号処理を最適な処理サイクルで実行することができる。
また、実行頻度の高い信号処理の所要時間に基づいて設
定された処理サイクルに対応するように、外部から供給
される基準クロックの逓倍値をプログラム制御により設
定することができるため、回路装置内部で動作クロック
の速度を上昇させて設定することができ、最適な処理速
度で信号処理を実行することができる。さらに、ＤＳＰ
等に適用される、積和演算処理を基本処理とするアプリ
ケーションプログラムにおいても、実行頻度の低い積和
演算処理を複数サイクルで実行し、実行頻度の高い他の
信号処理を１サイクルで実行するとともに、動作クロッ
クを該当する処理サイクルに対応した最適な処理速度に
設定することにより、大部分の機能を占める信号処理を
最も効率良く動作させ、システム全体として信号処理の
効率を向上させることができるため、ＤＰＳの動作速度
の向上及び低電圧化を図ることができる。

【図面の簡単な説明】

【図１】本発明における処理サイクルの設定方法を示す
図である。

【図２】第１の実施例の信号処理回路の概略構成図であ
る。

【図３】第２の実施例の信号処理回路の概略構成図であ
る。

【図４】第３の実施例の信号処理回路の概略構成図であ
る。

【図５】従来のＤＳＰの概略構成図である。

【図６】従来の信号処理時間と処理サイクルとの関係を
示す図である。

【符号の説明】

１１ デコーダ １２ 演算部 １３ クロック生成部 １４ メモリ １５ バス １６ 処理サイクル設定手段 １７ クロック速度制御手段 １８ ＰＬＬ

Claims (3)

【特許請求の範囲】
1. 【請求項１】動作クロックの１サイクル期間で１つの信
   号処理の命令を実行する、１命令１サイクルを基本とす
   る処理を行う信号処理回路において、 前記処理を制御するプログラムに含まれる前記信号処理
   毎の所要時間及び実行頻度に応じて、前記信号処理の処
   理サイクルを任意に設定する処理サイクル設定手段を有
   し、 前記処理サイクル設定手段は、前記信号処理のうち、最
   も実行頻度の高い前記信号処理に必要とする所要時間を
   基準サイクルに設定するとともに、前記基準サイクルよ
   りも所要時間の長い前記信号処理に対して、所定の待機
   時間を付加し、前記基準サイクルの複数倍の処理サイク
   ルを設定することを特徴とする信号処理回路。
2. 【請求項２】前記動作クロックは、前記処理サイクル設
   定手段により設定される基準サイクルに基づいて、外部
   から供給される一定速の基準クロックを逓倍化し、クロ
   ック速度を設定するクロック速度制御手段により生成さ
   れることを特徴とする請求項１記載の信号処理回路。
3. 【請求項３】前記プログラムは、少なくとも積和演算処
   理を基本とし、かつ、異なる所要時間及び実行頻度を有
   する他の信号処理を含むアプリケーションプログラムで
   あって、 前記基準サイクルの複数倍の処理サイクルで前記積和演
   算処理を実行することを特徴する請求項１又は２記載の
   信号処理回路。