JPH11282568A - セルフタイムドシステムの電力消耗の低減装置及びその方法 - Google Patents

セルフタイムドシステムの電力消耗の低減装置及びその方法

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JPH11282568A
JPH11282568A JP10358510A JP35851098A JPH11282568A JP H11282568 A JPH11282568 A JP H11282568A JP 10358510 A JP10358510 A JP 10358510A JP 35851098 A JP35851098 A JP 35851098A JP H11282568 A JPH11282568 A JP H11282568A
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self
timed
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power
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Nigel C Paver
ナイジェル・シー・ペイバー
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SK Hynix Inc
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Cogency Technology Inc
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Abstract

(57)【要約】 【課題】 半導体素子の電力消耗を低減すると共に、非
同期システムの電力消耗を低減し得るセルフタイムドシ
ステムの電力消耗の低減装置及びその方法を提供する。 【解決手段】 複数の機能部５０２〜５１４の組合せを
用いて該当命令作業を行うため、非同期コントローラで
現在の命令を復号化し、電力決定素子８０２により、複
数の電力のレベル中の何れか一つのレベルでデータ処理
装置の動作が行われるようにし、前記各機能部を通信素
子５１６で夫々接続し、非同期システム５００の動作基
準を決定して、複数の電力消耗レベル中の何れか一つを
選択して動作させるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、省電力消費装置に
係るもので、詳しくは、電力消耗を低減し得るセルフタ
イムドシステムの電力消耗の低減装置に関するものであ
る。
【０００２】
【従来の技術】一般に、マイクロプロセッサ、マイクロ
コントローラ又はディジタル信号プロセッサ（以下、Ｄ
ＳＰと称す）のようなプロセッサは、複数の機能部を備
えているが、それら各機能部は特定な作業（task）を行
い、プロセッサ構造（processor architecture）から該
各機能部の動作を定義し符号化された２進命令を夫々受
ける。且つ、前記符号化された２進命令は、何れの作業
を遂行するプログラムを形成すべく結合可能で、このよ
うなプログラムはプロセッサ構造で実行されるか、若し
くは後続する過程で実行されるようにメモリに貯蔵され
る。
【０００３】且つ、付与されたプログラムを動作させる
ため、プログラム構造内の機能部は、命令（時間、手順
など）が正確に実行されるように同期されるべきであ
る。
【０００４】又、同期システムは、同期された実行を行
うべく、固定された時間信号（クロック信号）を機能部
に印加する必要があるため、従来の同期システムの全て
の機能部は、クロック信号を必要とする。しかし、付与
された多様な命令を行うためには、常に全ての機能部が
動作状態になる必要は無いが、不要な時にも全ての機能
部が活性されていると、同期システムが非効率的にな
る。
【０００５】且つ、同期システムで固定された時間クロ
ック信号（クロックサイクル）を使用すると、機能部の
設定が制限される。又、各機能部は、最悪の動作が殆ど
発生しないとしても、クロック内で最悪の動作に対処し
て動作を行い得るように設計されるべきである。
【０００６】このような点を考慮した設計は、同期シス
テムの性能を低下させるが、特に、典型的な場合の動作
を最悪の動作基準よりも一層速く実行する同期システム
の性能を低下させる。
【０００７】従って、最悪の動作基準を設定するに際し
て発生する不都合な性能低下現象の発生を最小化するた
め、同期システムのクロックサイクルを減らしている
が、最悪の動作基準以下にサイクルを減らす場合は、一
層複雑な制御システム又は機能部を必要とする。このと
き、この複雑な機能を有する前記同期システムは、クロ
ックサイクルの減少に従い面積及び電力消費の面での効
率が低下する。
【０００８】しかし、非同期システムとしての従来のセ
ルフタイムド（Self-Timed）システムは、同期システム
のクロック信号による不都合を解消して、同期システム
の性能低下は、実際には、最悪条件の動作においてのみ
発生する。
【０００９】従って、非同期システムは、典型的な状態
の性能基準を満たす性能を与えるプロセッサの複雑性を
減少することができ、付与された命令のタイプ別に必要
なときだけ機能部を活性化すればよいので、効率が増大
される。即ち、非同期システムは、集積化及び電力消費
の面で効率的である。
【００１０】且つ、従来の非同期システムは、データの
送信及び情報の制御を行うため、非同期インタフェース
プロトコールを有する複数の機能部を使用するが、それ
ら各機能部を結合し、より大きいブロックを形成させる
ことにより、一層多様な機能を具現することができる。
【００１１】図２は、データライン及び制御ラインによ
り接続された二つの非同期機能部を示した図面で、図示
されたように、第１機能部１００は、データを送信する
送信器で、第２機能部１０２は、データを受信する受信
器である。更に、第１、第２機能部１００、１０２間の
通信は、制御ワイヤＡｃｋ及び包括データワイヤ１０４
により行われる。
【００１２】又、要求制御ワイヤＲｅｑは、前記送信器
１００により制御され、該送信器１００が有効データを
包括データワイヤ１０４に乗せるとき活性化される。更
に、確認応答制御ワイヤＡｃｋは、受信器１０２により
制御され、該受信器１０２がデータワイヤ１０４に乗せ
られたデータを全て受信したとき活性化される。
【００１３】このような非同期インタフェースプロトコ
ルは、前記送信器１００と受信器１０２とが包括データ
を伝送するとき互に通信するため、“ハンドシェーク”
（Handsake）とされている。
【００１４】更に、前記非同期インタフェースプロトコ
ールは、データ通信を多様なタイミングプロトコルを用
いることができるが、従来の一例のプロトコルは、４相
制御通信構造（Scheme）に基づいて構成されている。
【００１５】図３は、前記４相制御通信構造のタイミン
グ図で、図２に示したように、送信器１００は、要求制
御ワイヤＲｅｑをハイレベルにアクティブさせてデータ
ワイヤ１０４上のデータが有効であることを表すと、受
信器１０２は必要なデータを使用する。その後、もうそ
れ以上データを必要としないときは、前記受信器１０２
は確認応答制御ワイヤＡｃｋをハイレベルにアクティブ
させ、前記送信器１００は、通信バースとしてのデータ
ワイヤ１０４からデータを除去し後続する通信を準備す
る。
【００１６】且つ、このような４相制御通信構造のプロ
トコルにおいては、制御線を初期状態に復帰させるべき
であるため、前記送信器１００は、要求制御線Ｒｅｑを
ローレベルに復帰させて出力要求を非活性化する。
【００１７】このように要求制御ワイヤＲｅｑが非活性
化されるとき、前記受信器１０２は、一層多いデータを
受信する準備ができたことを前記送信器１００に知らせ
るため、確認応答制御ワイヤＡｃｋをローレベルに非活
性化することができる。
【００１８】即ち、４相制御通信構造のプロトコルを用
いて通信するとき、前記送信器１００及び受信器１０２
は、前述の事象（Event）の手順に厳しく従うべきであ
るが、幸いにも連続的な事象間の遅延には上限がない。
【００１９】又、複数の機能部を結合して、先入先出
（First in-first out ；以下、ＦＩＦＯと称す）レジ
スタ又はパイプラインのようなセルフタイムドシステム
を形成することができるが、この中、セルフタイムドＦ
ＩＦＯ構造及び動作について図面を用いて説明する。
【００２０】従来のセルフタイムドＦＩＦＯ構造におい
ては、図４に示したように、複数の機能部として、入力
及び出力インタフェースプロトコルを有するレジスタ３
００ａ〜３００ｃを備えているが、それらレジスタ３０
０ａ〜３００ｃが空白状態になった場合、各レジスタ３
００ａ〜３００ｃは、入力インタフェース３０２を介し
てデータを受信し貯蔵する。
【００２１】このとき、データが一応前記レジスタ３０
０ａに貯蔵されると、入力インタフェース３０２は、そ
れ以上データを受け取らずに、該レジスタ３００ａが再
び空白状態になるまで停止状態を維持する。
【００２２】ところが、一応データが入力されると、前
記レジスタ３００ａは、入力データを出力インタフェー
ス３０４を介して後段のレジスタに出力することができ
るが、このとき、該レジスタ３００ａは、出力すべきデ
ータが有効になるとき、出力要求信号を発生させ、全て
のデータが利用されて、もうそれ以上のデータが要求さ
れないと、前記レジスタ３００ａは再び空白状態にな
る。従って、前記レジスタ３００ａは、再び入力インタ
フェースプロトコルを有するデータを受信可能となる。
【００２３】そして、前記入力インタフェース３０２に
出力インタフェース３０４を接続させて、前記各レジス
タ３００ａ〜３００ｃをチェーン化し、複数のステージ
のＦＩＦＯ又はパイプラインを形成する。従って、出力
インタフェース要求信号Ｒｏｕｔ及び確認応答信号Ａｏ
ｕｔが後段のレジスタ３００ａ〜３００ｃの入力インタ
フェース要求信号Ｒｉｎ及び確認応答信号Ａｉｎに夫々
接続される。且つ、セルフタイムドＦＩＦＯ構造の入力
段３０６を経たデータは、前記各レジスタ３００ａ〜３
００ｃを順次通過して出力段３０８に出力される手順を
維持する。
【００２４】又、前記入出力インタフェースプロトコー
ルは、図３に示した４相制御通信構造を用いることもで
きる。
【００２５】更に、従来のセルフタイムドＦＩＦＯ構造
においては、データの処理を行うため、各レジスタ間に
処理ロジックを更に備えている。即ち、図５に示したよ
うに、データが各レジスタ３００ａ〜３００ｃ間の処理
ロジック４０２ａ〜４０２ｂを夫々通過するが、それら
処理ロジック４０２ａ〜４０２ｂの各出力値を確定する
までは一定の時間が費されるため、制御信号（出力要求
信号Ｒｏｕｔ）は、前記処理ロジック４０２ａ〜４０２
ｂの遅延分を考慮して遅延器４０４ａ〜４０４ｂで遅延
される。従って、制御信号（出力要求信号Ｒｏｕｔ）の
遅延及び処理ロジック４０２ａ〜４０２ｂの遅延により
４相通信プロトコルが充足される。即ち、データが到達
した後、出力インタフェース要求信号Ｒｏｕｔが有効に
なる。
【００２６】且つ、前記要求信号Ｒｏｕｔの遅延は、ハ
ンドシェークが終了されるまで所要される時間を延長さ
せて、前記処理ロジック４０２ａ〜４０２ｂでデータの
演算を完了させる。
【００２７】又、前記制御信号の遅延は、ロジックデー
タの遅延と一致する所定値に設定することができる。
【００２８】更に、前記遅延器４０４ａ〜４０４ｂは、
単純なマッチング経路、提案されたデータの処理機能を
備えて多様に構成することができる。
【００２９】
【発明が解決しようとする課題】然るに、このような従
来のセルフタイムドＦＩＦＯのデータインタフェースに
おいては、ハンドシェーク要求及び確認応答ループの遅
延を利用しているため、伝送率が低下されて、データ処
理能力（through-put）及びセルフタイムドシステムの
性能を低下させるという不都合な点があった。
【００３０】そこで、本発明の目的は、半導体素子の電
力消耗を低減し得るセルフタイムドシステムの電力消耗
の低減装置及びその方法を提供することにある。
【００３１】且つ、本発明の他の目的は、作業ロードに
基づいて動作速度を決定して非同期システムの電力消耗
を低減し得るセルフタイムドシステムの電力消耗の低減
装置及びその方法を提供することにある。
【００３２】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る非同期システムにおいては、少な
くとも一つの作業を行うようにお互いに接続された複数
の機能部と、それら機能部中の何れか一つの機能部に接
続されて、選択された各機能部の第１、第２動作速度中
の何れか一つを決定する電力制御回路と、から構成され
ている。
【００３３】そして、本発明に係るセルフタイムドシス
テムの電力消耗の低減装置においては、複数の機能部
と、それら機能部の組合せを用いて該当命令作業を行う
ため、現在の命令を復号化する非同期コントローラと、
複数の電力レベル中の何れか一つのレベルを決定して、
該レベルでデータ処理装置の動作が行われるようにする
電力決定素子と、前記各機能部、電力決定素子及び非同
期コントローラを夫々接続させる通信素子と、を備えて
構成されている。
【００３４】且つ、本発明に係るセルフタイムドシステ
ムの電力消耗の低減方法においては、非同期システムの
動作基準を決定する過程と、前記非同期システムの動作
基準に基づき、複数の電力消耗レベル中の何れか一つを
選択して決定する過程と、を行うようになっている。
【００３５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
【００３６】本発明に係るセルフタイムドシステムの性
能（処理能力）は、必須素子の動作速度により制御され
るが、該必須素子は、セルフタイムドシステムが後続す
る処理を続行する以前に完了すべき作業を行う。このよ
うな必須素子は、ディジタルプロセッサで命令フェッチ
されることができる。
【００３７】図６は、本発明に係るディジタルプロセッ
サ５００の構造を示したもので、図示されたように、マ
イクロプロセッサ、マイクロコントローラ及びＤＳＰで
統括される複数の機能部から構成され、各機能部はデー
タバス５１６により接続されている。且つ、プログラム
を実行するため、命令セットに対応される命令作業が定
義されるべきで、各命令セットは、動作時に該当の命令
作業に必要な各機能部を活性化させるために復号化され
る。
【００３８】且つ、プログラムカウンタ機能部（ＰＣ）
５１２は、命令プログラムアドレスを発生し、サブルー
チン又はインタラプトコール上でアドレスをホールディ
ングするアドレススタックから構成されている。
【００３９】又、命令ディコーダ機能部５０４は、命令
フェッチ及び命令復号化を制御し、各機能部の制御信号
を発生し、現処理状態をホールディングする状態レジス
タを備えている。
【００４０】更に、演算及びロジック機能部ＡＬＵ５０
６は、定数演算ＡＬＵを用いてデータ及び演算動作を行
い、特定なデータ又は演算動作の結果を貯蔵するデータ
累算器を備えている。
【００４１】又、前記プロセッサ５００は、データを乗
算する乗算器機能部ＭＵＬＴ５０８と、間接アドレスレ
ジスタ機能部ＡＤＤｒ５１０と、を更に備えて構成され
ているが、該間接アドレスレジスタ５１０は、アドレス
レジスタアレイから間接データアドレスをホールディン
グする。ＲＡＭ機能部５１４は、データ値が貯蔵されて
おり、ＲＡＭ制御機能部ＲＡＭＣ５１２は、前記ＲＡＭ
５１４のデータメモリのアクセスを制御する。
【００４２】このように構成された前記プロセッサ５０
０は、その機能部が同時に動作し得るが、各機能部間に
通信が行われるとき、データ及びシークェンスの必要条
件を制御してデータバス５１６を正確に管理する必要が
ある。
【００４３】又、前記プロセッサ５００は、命令フェッ
チ、命令復号化、命令実行サイクルを備えた3段命令パ
イプラインを用いるが、このようなパイプライン構造
は、プロセッサ構造の機能部を一層効率的に動作可能に
して、性能の必要条件を向上させる。
【００４４】即ち、図７に示したように、３段命令パイ
プラインは、各パイプラインの段階をオーバラップさせ
て、同時性（Concurrency）及びプロセッサの性能を増
加することができる。
【００４５】図８は、非同期システムに必須素子の命令
フェッチの一例を示したもので、図示したように、図５
のセルフタイムドＦＩＦＯデータインタフェースの構造
と類似しているが、レジスタ、ロジック及びマッチング
された遅延器は、単一のパイプライン段階として一つの
グループを形成する。
【００４６】且つ、本発明に係るセルフタイムドシステ
ムにおいては、各機能部は後続する項目（item）が入力
される前に、ハンドシェークを終了すべきであるため、
必須の各機能部の性能（サイクル・時間）を変化させ
て、システムの速度を低減することができる。即ち、こ
のようなプロセッサでは、命令が伝達される速度で命令
を迅速に処理可能であるため、例えば、ディコーダ機能
部５０４で命令フェッチの遅延を増加させると、システ
ムの性能が低下されるようになる。従って、何れの機能
部の動作速度を変化させて回路及びサブシステム又はシ
ステムの処理量を制御するように、セルフタイミングを
用いることができる。
【００４７】しかし、同期システムのシステム性能は、
クロック信号により全体的に制御されるため、システム
速度がクロック信号により制御されることになり、何れ
か一つの機能部の速度により全体システムの速度が制御
されることはない。従って、同期システムを遅延させる
ためには、同期システムの全ての機能部を遅延させる必
要に迫られる。
【００４８】半導体素子の、特に、ＣＭＯＳ集積回路の
技術において、電力の消耗量は、動作周波数に比例す
る。即ち、回路の動作周波数が高くなるほど電力の消耗
が激しくなる。
【００４９】このような電力の消耗における関係は、次
の式に表される。 Ｅ＝１／２ＣＶ2×周波数 ここで、Ｅはエネルギー、Ｃはキャパシタンス、Ｖは電
圧で、周波数は１／サイクル・時間（cycle time）であ
る。
【００５０】又、セルフタイムドシステムにおいては、
サイクル・時間が増加されると、周波数及び電力の消耗
が減少されるため、本発明に係るセルフタイムドシステ
ムの電力の消耗は、必須機能部又はシステム素子のサイ
クル・時間を調節して制御することができる。
【００５１】即ち、前記プロセッサ５００は、前述の命
令フェッチの一例を使用して、第１速度又は最高の速度
で優先順位作業を実行するが、該プロセッサ５００がア
イドリング中（idling）であると（動作中の待機）、第
２速度又は減少された速度で作業を実行する。従って、
フェッチ段階のサイクル・時間を増加させることで、シ
ステムの性能は第２速度で減少されるため、結局、セル
フタイムドシステムの電力の消耗は、第２速度で低減さ
れる。
【００５２】図１は、本発明の第１実施形態に係るセル
フタイムドシステムの電力消耗の低減装置を示したブロ
ック図で、図示したように、電力の消耗を制御するため
に使用される可変サイクル・時間は、命令キュー（queu
e）の長さに基づいて変化され、電力制御素子８０２
は、作業ロード要求に左右されるシステムの性能（サイ
クル・時間）及び電力の消耗を動的に調節するようにな
っている。
【００５３】このような本発明に係る第１実施形態で
は、システムの性能を、一つの処理段階（例えば、命令
フェッチ）で可変遅延を変化させることで調節する。
【００５４】更に、命令キューの長さは、図１に示した
ように、プロセッサの作業ロードの要求を表し、カウン
タは、処理すべきキューからアイドリング中の素子（命
令）の数をカウントする。且つ、可変サイクル・時間
は、命令キューの長さに従い電力制御素子８０２により
制御される。即ち、“命令キュー”が一層長くなると、
遂行される作業量が一層増加し、遅延（サイクル・時
間）は減少されため、システムの電力の消耗及び性能は
増加される。
【００５５】しかし、作業の“命令キュー”が一層短く
なると、電力の消耗及びシステムの性能を減少させるよ
うにサイクル・時間は増加されて、遂行される作業量
（プロセッサの実行要求量）に対応して電力の消耗は減
少される。
【００５６】従って、セルフタイムドシステムでは、動
作速度をシステムの何れか一つの部分を制御することに
より制御可能となり、図８の命令フェッチにおいて、サ
ブブロック又はサブシステムはサイクル・時間は、ハン
ドシェークループでの遅延を増加させて増加することが
できる。つまり、本発明に係る第１実施形態では、セル
フタイムドシステムの電力の消耗を減らすため、命令キ
ューの長さを管理し、それらの制御構造は容易に具現す
ることができる。
【００５７】以下に説明される他の実施形態は、電力の
消耗を低減するため、システムの作業ロード要求を管理
する多様な装置及び方法を用いるものである。
【００５８】本発明に係る第２実施形態では、電力の消
耗を低減するために、明示（explicit）要求を用いる
が、このような要求は、例えば、システムから実行され
た命令又はシステムの外部ピンのような外部入力上の特
定値を利用して達成される。且つ、前記外部ピンは、使
用者によりアクセス可能である。
【００５９】更に、本発明に係る第3実施形態は、電力
の消耗を制御するため、特定の機能部の活性化（駆動）
を用いるが、例えば、特定な機能部の活性化によりプロ
セッサの速度が増加又は減少されるように調節すること
ができる（乗算器機能部は、一層速い動作が要求可能で
ある）。
【００６０】以上説明した本発明に係る実施形態は、サ
イクル・時間を何れのシステムロードの測定と連係する
ため、機能部の可変遅延を利用してシステムの電力の消
耗を調節するものであるが、本発明は、前述の実施形態
に限定されるものでなく、特定用度向けロード表示器と
言った作業ロード要求を表示可能な多様な表示を利用し
てサイクル・時間の制御を行うことができる。
【００６１】又、本発明に係る第４実施形態は、全体シ
ステムの性能制御のみならず、非同期システムの一つ又
はそれ以上の個別サブ回路又はサブシステムの電力の消
耗を調節し得るものである。このような構造では、サブ
システム当たり一つの可変遅延部を必要とし、システム
特定部分の電力の消耗をシステムの他の部分よりも低減
させている。即ち、複数の機能部中の第１機能部は、残
りの機能部よりも一層低い優先順位で実行されること
で、電力の消耗を選択的に減らすことができる。
【００６２】更に、本発明は、このような実施の形態に
限定されるものでなく、請求範囲を外れない限り多様な
形態に変更して使用することができる。
【００６３】
【発明の効果】本発明に係るセルフタイムドシステムの
電力消耗の低減装置及び方法においては、非同期システ
ムの電力の消耗を減らすようになっているため、例え
ば、電力の消耗（バッテリの寿命）が使用時間と直結さ
れる携帯用装備を比較的長期間利用し得るという効果が
ある。
【００６４】且つ、電力の消耗レベルは、優先順位及び
システムの作業ロードの要求に基づき、選択的に具現し
得るという効果があり、因みに、多様なサブシステムが
相異する電力消耗レベルで動作可能となる。
【図面の簡単な説明】
【図１】本発明に係る制御ロジックを有するプロセッサ
インタフェースの第１実施形態を示したブロック図であ
る。
【図２】セルフタイムドデータインタフェースのブロッ
ク図である。
【図３】４相通信プロトコールの信号流れ図である。
【図４】セルフタイムド先入先出（ＦＩＦＯ）データイ
ンタフェースのブロック図である。
【図５】プロセッシングロジック及び制御ロジックを包
含する先入先出インタフェースのブロック図である。
【図６】本発明に係るディジタルプロセッサのブロック
図である。
【図７】本発明に係る命令パイプラインの動作を示した
ブロック図である。
【図８】本発明に係るセルフタイムドプロセッサのブロ
ック図である。
【符号の説明】
５００：データ処理装置 ５０２〜５１４：機能部 ５１６：通信素子（データバス） ８０２：電力制御素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナイジェル・シー・ペイバー イギリス国、エム20 ６ディーディー、マ ンチェスター、ディッズバリー、パークフ ィールド・ロード・サウス、パークフィー ルド・ロッジ １

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の機能部（５０２〜５１４）と、 それら機能部（５０２〜５１４）の組合せを用いて該当
    命令作業を行うため、現在の命令を復号化する非同期コ
    ントローラと、 複数の電力のレベル中の何れか一つのレベルを決定し
    て、該レベルでデータ処理装置の動作が行われるように
    する電力決定素子（８０２）と、 前記各機能部（５０２〜５１４）、電力決定素子（８０
    ２）及び非同期コントローラを夫々接続させる通信素子
    （５１６）と、を備えて構成されたことを特徴とするセ
    ルフタイムドシステムの電力消耗の低減装置。
  2. 【請求項２】 前記電力決定素子（８０２）は、選択さ
    れた電力レベルを選択するため、可変サイクル・時間を
    修正し、該可変サイクル・時間は、選択された機能部の
    サイクル・時間及びデータ処理装置のサイクル・時間の
    少なくとも一つである請求項１記載のセルフタイムドシ
    ステムの電力消耗の低減装置。
  3. 【請求項３】 前記選択された電力レベルは、命令キュ
    ーの長さ、命令、外部信号のタイプ及び特定用度のため
    の基準の少なくとも一つに基づいている請求項１記載の
    セルフタイムドシステムの電力消耗の低減装置。
  4. 【請求項４】 前記電力決定素子（８０２）は、選択さ
    れた機能部の第１、第２動作速度から何れか一つを選択
    するため、複数の機能部（５０２〜５１４）から選択さ
    れた一つの機能部（５０４）に接続され、前記選択され
    た電力レベルは、データ処理装置（５００）の動作速度
    を決定し、前記選択された機能部が第２動作速度で動作
    されるとき、データ処理装置は、第１動作速度の場合よ
    りも電力の消耗が低い請求項１記載のセルフタイムドシ
    ステムの電力消耗の低減装置。
  5. 【請求項５】 前記複数の機能部（５０２〜５１４）
    は、複数個の機能部組合せに分けられ、前記電力決定素
    子（８０２）は、各機能部組合せ毎に夫々対応する複数
    の電力制御部から構成され、それら各電力制御部は各機
    能部組合せで指定された機能部を使用する当該機能部組
    合せのための可変動作速度を設定する請求項１記載のセ
    ルフタイムドシステムの電力消耗の低減装置。
  6. 【請求項６】 前記サイクル・時間は、動作周波数の逆
    数であると共に、入力プロトコル遅延及び出力プロトコ
    ル遅延の少なくとも一つに基づき、前記非同期コントロ
    ーラは、３段階パイプライン及び４相通信プロトコルを
    使用し、前記通信素子（５１６）はデータバスである請
    求項２記載のセルフタイムドシステムの電力消耗の低減
    装置。
  7. 【請求項７】 お互いに結合された複数の機能部（５０
    ２〜５１４）を有する非同期システム（５００）におい
    て、 該非同期システム（５００）の動作基準を決定する過程
    と、 前記非同期システム（５００）の動作基準に基づき、複
    数の電力消耗レベル中の何れか一つを選択して決定する
    過程と、を行う請求項１記載のセルフタイムドシステム
    の電力消耗の低減方法。
  8. 【請求項８】 前記動作基準は、命令キューの長さ、命
    令タイプ、外部信号のタイプ、機能部タイプ及び非同期
    システム（５００）の作業ロード要求の少なくとも一つ
    に基づいている請求項７記載のセルフタイムドシステム
    の電力消耗の低減方法。
  9. 【請求項９】 前記複数の電力消耗レベル中の何れか一
    つを選択する過程は、複数の機能部（５０２〜５１４）
    から選択された機能部（５０４）及び非同期システム
    （５００）の少なくとも一つのための動作速度を決定す
    る過程からなる請求項７記載のセルフタイムドシステム
    の電力消耗の低減方法。
  10. 【請求項１０】 前記選択された機能部（５０４）の動
    作速度は、非同期システム（５００）のサブシステムの
    電力消耗レベルを決定する請求項９記載のセルフタイム
    ドシステムの電力消耗の低減方法。
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