JP3183844B2 - 可変パイプライン段数のデータ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ中の命令に
従ってデータをパイプライン処理するデータ処理装置に
関する。

【０００２】

【従来の技術】近年の電子技術の発展により、マイクロ
コンピュータをはじめ情報処理装置が普及し、あらゆる
分野で用いられている。従来の情報処理装置は、命令の
種類が豊富なことを特徴とするCISC（ComplexInstructi
on Set Computer）タイプと、命令の種類を限定して高
速さを特徴とするRISC（Reduced Instruction Set Comp
uter）タイプとに大別できる。例えば、TRONやMC68040
などは前者であり、SPARCやMIPSなどは後者である。こ
れらはいずれもパイプライン構造をとり命令の見かけ上
の実行時間の短縮を図っている。パイプラインとは、命
令の処理を少なくとも読出し、解読、実行のステージに
分け、これらを並列に実行するものである。

【０００３】図１６は従来の情報処理装置を構成するデ
ータ処理装置のブロック図を示す。同図において、デー
タ処理装置７は、命令フェッチステージ（以下、IFステ
ージ）で動作しメモリ（図外）から命令の読出しを行う
命令フェッチ回路７１と、命令解読ステージ（以下、DE
Cステージ）で動作し命令フェッチ回路７１で読出され
た命令を解読する命令解読回路７２と、命令実行ステー
ジ（以下、EXステージ）で動作し命令解読回路７２によ
って制御される命令実行回路７３とを備え、上記３つの
ステージからなる３段パイプライン構造を成している。
さらに、命令実行回路７３は、演算のオペランドを格納
するレジスタ７３１と、レジスタ７３１から読出したデ
ータまたはレジスタ７３１に格納するデータを乗せるバ
ス７３２ａ〜７３２ｃと、バス７３２ａとバス７３２ｂ
とによって転送されるデータに基づいて演算を行う演算
器７３３とからなる。

【０００４】以上の構成をもつ従来のデータ処理装置７
について、動作クロックの周波数が５０ＭHz（メガヘル
ツ）、つまり各ステージ時間が２０ナノ秒である場合の
動作を図１７に示すタイムチャートを用いて説明する。
命令フェッチ回路７１によって読み出された命令（IFス
テージ：８ナノ秒）は、命令解読回路７２で解読され
（DECステージ：１０ナノ秒）、命令実行回路７３で実
行される（EXステージ：１９ナノ秒）。EXステージの詳
細については、命令によって指示されたオペランドデー
タが、レジスタ７３１から読出され（５ナノ秒）、バス
７３２ａとバス７３２ｂとを介して演算器７３３に入力
され演算器７３３で演算されてその演算結果がバス７３
２ｃからレジスタ７３１に格納される（１４ナノ秒）。
この演算時間は整数乗算などの最長のものを示してい
る。

【０００５】

【発明が解決しようとする問題】しかしながら、パイプ
ライン構造をとる情報処理装置においては、パイプライ
ンの各ステージの処理時間がほぼ均等でかつできるだけ
短いことが要求される。図１６に示した従来の情報処理
装置では、各ステージの処理時間にばらつきがあり、EX
ステージの処理時間が他のステージの処理時間より長
く、結果として動作クロックの周波数の上限を低く抑え
てしまっている。

【０００６】このように、パイプラインステージの処理
時間のばらつきがあると、最長の処理時間を持つステー
ジによって、クロックの上限が決定され、処理性能の向
上を困難にしているという問題がある。また、EXステー
ジでの処理時間を他のステージの処理時間とほぼ均等に
するためには、極めて高速なデバイスや並列化実装など
が要求され、結果としてコストや消費電力が増大すると
いう問題点がある。

【０００７】この問題点を図１７に例示する動作タイミ
ング図を用いて詳細に説明する。IFステージやDECステ
ージはマシンサイクルの前半で完了しているので、もし
この２つのステージだけならば１００ＭHzまで動作可能
である。ところが、EXステージの処理時間が１９ナノ秒
と圧倒的に長く、この処理時間に動作クロックの上限が
依存し、全体として５０ＭHzそこそこまでしか動作しな
いことが同図からわかる。

【０００８】この問題は、RISCにおいては、高速な命令
キャッシュを搭載することや命令の単純化とによってIF
ステージおよびDECステージの処理時間が短縮されると
いう傾向がある反面、高機能な演算器の導入によりEXス
テージの処理時間が増大することがより顕著になる。一
方、CICSにおいては、可変長の命令が複雑化してDECス
テージが他のステージより処理時間が増大するという別
な傾向もある。

【０００９】特に、上記の問題は、近年のマルチメディ
ア化に対応すべく様々な機能のデータ処理を拡張処理装
置で実現するため、高機能な専用演算器の導入によりEX
(E)ステージの処理時間が増大することが顕著になって
いる。かかる課題に鑑み本発明は、クロックの周波数の
上限を向上させ、しかも用途に応じて高速クロックを使
用するときも低速クロック使用するときも好適な処理能
力を発揮するコストパーフォーマンスのよいデータ処理
装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
本発明のデータ処理装置は、パイプライン段数がｎ段
と、前記ｎ段の中の所定の段における処理を複数段のパ
イプライン処理で行うことによりｎより大きいｍ段とに
可変であり、ｎ段又はｍ段の何れかの段数で命令をパイ
プライン処理する処理手段と、処理手段のパイプライン
段数を切り替える切り替え手段とを備えている。

【００１１】また、前記切り替え手段は、データ処理装
置に供給される動作クロックが所定の周波数より高い高
速クロックであるか、それ以下の低速クロックであるか
を指定する指定手段と、低速クロックと指定された場合
には前記処理手段をｎ段で実行させ、高速クロックと指
定された場合には前記ｍ段で実行させるパイプライン制
御手段とを備えるよう構成してもよい。

【００１２】また、前記切り替え手段は、データ処理装
置に供給される電源電圧が所定値より高いか低いかを指
定する指定手段と、高いと指定された場合には前記処理
手段をｎ段で実行させ、低いと指定された場合には前記
ｍ段で実行させるパイプライン制御手段とを備える構成
としてもよい。さらに、前記処理手段は、命令フェッチ
ステージ、命令解読ステージ及び命令実行ステージの少
なくとも３段のパイプライン段数を有し、前記命令フェ
ッチステージ、命令解読ステージ及び命令実行ステージ
の少なくとも１つは、その処理内容がシーケンシャルな
複数の部分処理に分割可能であり、前記処理手段は、前
記ｎ段のパイプライン制御がなされる場合には全部分処
理を１ステージで処理し、前記ｍ段のパイプライン制御
がなされる場合には各部分処理をそれぞれ１ステージで
処理するように構成してもよい。

【００１３】そして、データ処理装置において各ステー
ジはそれぞれ個別の処理部が実行し、それら処理部の少
なくとも１つは、前記複数の部分ステージにおける部分
処理を実行する複数の部分処理部と、部分処理部と次段
の部分処理部との間に設けられ、前記ｎ段パイプライン
処理の場合には当該部分処理結果を次段に透過出力し、
前記ｍ段パイプライン処理の場合には当該部分処理結果
を保持し、次サイクル時間において次段に出力する複数
の透過保持部とを備える構成としてもよい。

【００１４】また、各透過保持部は、部分処理部からの
部分処理結果を保持するパイプラインラッチと、前記ｎ
段パイプライン処理の場合は当該部分処理結果を選択
し、前記ｍ段パイプライン処理の場合はパイプラインラ
ッチの出力を選択して次段の部分処理部に出力するセレ
クタとを備える構成としてもよい。

【００１５】

【発明の実施の形態】

＜第一の実施の形態＞図１は、本発明の第一の実施の形
態におけるデータ処理装置の構成を示すブロック図を示
す。データ処理装置は、命令フェッチステージ（以下、
IFステージ）、命令解読ステージ（以下、DECステー
ジ）、第１命令実行ステージおよび第２命令実行ステー
ジ（以下、EX1ステージおよびEX2ステージ）の３つまた
は４つのステージからなる３または４段パイプライン構
造を成している。

【００１６】図１において、データ処理装置１は、命令
フェッチ回路１１と命令解読回路１２と命令実行回路１
３と高速ピッチフラグ１４とから構成され、パイプライ
ン処理の段数が３段又は４段とに可変になっている。命
令フェッチ回路１１は、IFステージで動作し、図外の内
蔵メモリ又は外部メモリから命令を読出す。

【００１７】命令解読回路１２は、DECステージで動作
し命令フェッチ回路１１で読出された命令を解読する。
また、命令解読回路１２は、パイプライン処理及びその
段数を制御するパイプライン制御回路１２１を有する。
パイプライン制御回路１２１は、高速ピッチフラグ１４
がセットされている場合には命令実行回路１３を２ステ
ージで動作させ、クリアされている場合には命令実行回
路１３を１ステージのみで動作させるようにパイプライ
ンを制御する。これにより高速ピッチフラグの内容に応
じて４段のパイプライン処理と３段のパイプライン処理
とが択一に制御される。

【００１８】命令実行回路１３は、演算のオペランドを
格納するレジスタ１３１と、レジスタ１３１から読出し
たデータまたはレジスタ１３１に格納するデータを乗せ
るバス１３２ａ〜１３２ｃと、バス１３２ａとバス１３
２ｂから転送されるデータを用いて演算を行う演算器の
前半部分である第１部分演算器１３３と、第１部分演算
器１３３の結果を保持するラッチ１３４と、高速ピッチ
フラグ１４がセットされているときラッチ１３４を選択
しクリアされているとき第１部分演算器１３３の結果を
選択するセレクタ１３５と、セレクタ１３５の出力を入
力し演算の後半部分を行う第２部分演算器１３６とから
構成される。この構成により命令実行回路１３は、高速
ピッチフラグがセットされている場合には、２ステージ
（EX1ステージ、EX2ステージ）に亘って演算を行い、高
速ピッチフラグがクリアされている場合には、１ステー
ジ（EXステージ）で演算を行う。

【００１９】高速ピッチフラグ１４は、本データ処理装
置１に供給されている動作クロックの周波数が、高速ク
ロックか低速クロックかを示すフラグを保持する。本実
施例では動作クロックの周波数が５０ＭHzより高いとき
にフラグがセットされ、５０ＭHz以下のときクリアされ
るものとする。ここで、図２、図３に示すように命令フ
ェッチ回路１１、命令解読回路１２、レジスタ１３１の
読出し、第１部分演算器１３３、セレクタ１３５、第２
部分演算器１３６の処理時間をそれぞれ、８ナノ秒、１
０ナノ秒、５ナノ秒、５ナノ秒、１ナノ秒、９ナノ秒と
し、その他の処理時間は無視できるものとする。なお比
較を容易にするため、第１部分演算器１３３の処理時間
と第２部分演算器１３６の処理時間の和は１４ナノ秒で
あり、他の処理時間も従来の技術に例示したものと同じ
である。

【００２０】以上のように構成された本発明の第一の実
施の形態による情報処理装置について、その動作を
（１）クロック周波数が低速の場合と（２）クロック周
波数が高速の場合とに分けて説明する。 （１）クロック周波数が５０ＭHz以下（低速）の場合 図２に示したように、本データ処理装置がクロックの周
波数５０ＭHz、即ちマシンサイクル２０ナノ秒で動作す
る場合のタイムチャートを示している。この場合高速ピ
ッチフラグ１４はクリアされている。命令実行回路１３
はEXステージのみで動作する。図２は、パイプラインの
IFステージ、DECステージ、EX1ステージの処理時間をマ
シンサイクル毎に示している。

【００２１】（タイミング１） 命令フェッチ回路１１
は命令を読出す（処理時間は８ナノ秒）。 （タイミング２） 読出された命令が命令解読回路１２
で解読される（同１０ナノ秒）。 （タイミング３） 高速ピッチフラグ１４がクリアされ
ているので、パイプライン制御回路１２１により命令実
行回路１３は、１マシンサイクルでEXステージを実行す
るよう制御される。すなわち、命令によって指示される
オペランドがレジスタ１３１から読出され、バス１３２
ａとバス１３２ｂとを介して第１部分演算器１３３に入
力され、まず第１部分演算器１３３で前半の演算が行わ
れる。セレクタ１３５は第１部分演算器１３３の結果を
選択し、第２部分演算器１３６に出力する。同じマシン
サイクルのタイミングで後半の演算も併せて行う。結果
はバス１３２ｃからレジスタ１３１に格納されて完結す
る（処理時間は合計２０ナノ秒）。

【００２２】（２）クロック周波数が５０ＭHzを超え１
００ＭHz以下の場合 図３は、本データ処理装置が、クロックの周波数１００
ＭHz、即ちマシンサイクル１０ナノ秒で動作する場合の
タイムチャートを示す。同図は、パイプラインのIFステ
ージ、DECステージ、EX1ステージ、EX2ステージの処理
時間をマシンサイクル毎に示している。

【００２３】（タイミング１） 命令フェッチ回路１１
で命令を読出す（処理時間８ナノ秒）。 （タイミング２） 読出された命令を命令解読回路１２
で解読する（同１０ナノ秒）。 （タイミング３） 高速ピッチフラグ１４がセットされ
ているので、パイプライン制御回路１２１により命令実
行回路１３は、２マシンサイクルでEX1ステージとEX2ス
テージとを実行するよう制御される。命令解読回路１２
の制御に基づいて命令実行回路１３で命令を実行する。
命令の実行の詳細は次の通りである。命令によって指示
されるオペランドがレジスタ１３１から読出され、バス
１３２ａとバス１３２ｂとによりまず第１部分演算器１
３３で前半の演算が行われ、その結果がラッチ１３４に
保持される。ラッチ１３４はEX1ステージのパイプライ
ンラッチとして作用し、ここまででEX1ステージが終わ
る（処理時間は合計１０ナノ秒）。

【００２４】（タイミング４） EX1ステージの処理結
果が、ラッチ１３４からセレクタ１３５を介して出力さ
れ、第２部分演算器１３６は後半の演算を行う。演算結
果はバス１３２ｃからレジスタ１３１に格納されて完結
する（処理時間は合計１０ナノ秒）。以上のように本発
明の第一の実施の形態によれば、高速ピッチフラグ１４
をセットすることにより処理時間の長い命令実行回路１
３の動作がEX1、EX2の２つのステージに分割されるた
め、パイプラインの各ステージの処理時間がほぼ均等で
かつ１０ナノ秒以下になる。したがって、動作クロック
が５０ＭHzを超え１００ＭHzのまでの範囲で処理性能が
向上する。

【００２５】また、クロック周波数が５０ＭHz以下の場
合は、高速ピッチフラグ１４をクリアすることにより命
令実行回路１３の処理時間が他に比べて長くなるものの
１つのEXステージで動作するため、全体を３段のパイプ
ラインで動作させることになる。この場合、分岐インタ
ロックを４段のパイプラインに比べて短縮することがで
きる。すなわち、分岐命令の実行によりフラッシュされ
る命令数および、インタロックするサイクル数を減少す
ることができる。 ＜第二の実施の形態＞図４は、本発明の第二の実施の形
態における主たるデータ処理装置と従たる拡張処理装置
とからなる情報処理装置の構成を表すブロック図を示
す。

【００２６】本情報処理装置は、データ処理装置３と拡
張処理装置２とから構成される。同図において、図１に
示したデータ処理装置１と同じ構成要素は同じ番号を付
して説明を省略し、異なる点を中心に説明する。データ
処理装置３は、高速ピッチフラグ１４に応じて３段のパ
イプライン処理と４段のパイプライン処理が択一に行わ
れる点がデータ処理装置１と同じであるが、命令解読回
路１２及び命令実行回路１３の代わりに命令解読回路３
２及び命令実行回路３３が設けられている点と、バス２
３２ａ、２３２ｂ、２３２ｃとで拡張処理装置２と接続
される点とが異なる。また、命令フェッチ回路１１によ
り読み出される命令には、データ処理装置１用の命令
（以下通常命令と呼ぶ）と拡張処理装置２用の拡張演算
命令の２種類ある点も異なる。

【００２７】命令解読回路３２は、図１の命令解読回路
１２の機能に加えて、拡張演算命令を解読し、そのオペ
ランドで指定されたデータをレジスタ１３１から読み出
して拡張処理装置２に供給し、さらに、当該オペランド
データを用いた拡張演算結果を拡張処理装置２から取り
込んでレジスタ１３１に書き込む制御を行う。命令実行
回路３３は、命令実行回路１３に比べてバッファ１３８
ａ〜ｃが追加されている点と、第１部分演算器１３３及
び第２部分演算器１３６の代わりに加算器１３７が設け
られた点とが異なり、命令実行回路１３の機能に加え
て、命令解読回路３２の制御の下で、レジスタ１３１か
ら読み出されたデータをバス１３２ａ、ｂを介してバッ
ファ１３８ａ、ｂから拡張処理装置２に出力し、また、
拡張処理装置２からバッファ１３８ｃを介して入力され
るデータをレジスタ１３１に書き込む機能を有してい
る。また、加算器１３７は、第１部分演算器１３３及び
第２部分演算器１３６の機能を有している。

【００２８】命令バス２３１は、命令フェッチ回路１１
により読み出された命令を命令解読回路３２と拡張命令
解読回路２２とに同時に伝送するバスである。バス２３
２ａ、ｂは、データ処理装置３から供給される拡張演算
命令用のオペランドデータを伝送するバスである。バス
２３２ｃは、拡張処理装置２による演算結果データをデ
ータ処理装置３に伝送するバスである。

【００２９】拡張処理装置２は、拡張命令解読回路２２
と拡張命令実行回路２３とを備え、データ処理装置３と
動作クロックを共通にし、高速ピッチフラグ１４に応じ
て、IFステージ、拡張命令解読ステージ（以下DEC(E)ス
テージ）、拡張命令実行ステージ（以下EX(E)ステー
ジ）からなる３段パイプライン処理と、IFステージ、DE
C(E)ステージ、第１拡張命令実行ステージ（以下EX1(E)
ステージ）、第２拡張命令実行ステージ（以下EX2(E)ス
テージ）からなる４段パイプライン処理とを択一に行
う。このうちIFステージは命令フェッチ回路１１によ
る。また、DEC(E),EX(E),EX1(E),EX2(E)の各ステージ
は、データ処理装置３のDEC,EX,EX1,EX2の各ステージの
代わりにそれぞれ実行される。

【００３０】拡張命令解読回路２２は、DEC(E)ステージ
で動作し命令フェッチ回路１１で読み出された拡張演算
命令を解読する。この内部の拡張パイプライン制御回路
２２１は、高速ピッチフラグ１４がセットされている場
合には拡張命令実行回路２３をEX1(E)ステージとEX2(E)
ステージからなる２ステージで動作させ、クリアされて
いる場合には拡張命令実行回路２３をEX(E)ステージの
みで動作させるようにパイプライン制御を行う。これに
より高速ピッチフラグの内容に応じて４段のパイプライ
ン処理と３段のパイプライン処理とが択一に制御され
る。

【００３１】拡張命令実行回路２３は、バッファ１３８
ａ〜１３８ｃにつながるバス２３２ａ〜２３２ｃと、バ
ス２３２ａとバス２３２ｂとによって転送されるデータ
に基づいて乗算を行う乗算器の前半部分である第１部分
乗算器２３３と、第１部分乗算器２３３の結果を保持す
るラッチ２３４と、高速ピッチフラグ１４がセットされ
ているときラッチ２３４を選択しクリアされているとき
第１部分乗算器２３３の結果を選択するセレクタ２３５
と、セレクタ２３５の出力を入力し乗算の後半部分を行
う第２部分乗算器２３６とからなる。

【００３２】ここで、図５、図６に示すように、命令フ
ェッチ回路１１、命令解読回路３２、レジスタ１３１の
読出し、加算器１３７、セレクタ１３５、拡張命令解読
回路２２、第１部分乗算器２３３、セレクタ２３５、第
２部分乗算器２３６の処理時間をそれぞれ、８ナノ秒、
１０ナノ秒、５ナノ秒、４ナノ秒、１ナノ秒、９ナノ
秒、５ナノ秒、１ナノ秒、９ナノ秒とし、その他の処理
時間は無視できるものとする。なお比較を容易にするた
め、第１部分乗算器２３３の処理時間と第２部分乗算器
２３６の処理時間の和は１４ナノ秒であり、他の処理時
間も従来の技術に例示したものと同じである。

【００３３】以上のように構成された本発明の第二の実
施の形態による情報処理装置について、その動作を
（１）クロック周波数が低速の場合と（２）クロック周
波数が高速の場合とに分けて説明する。 （１）クロック周波数が低速（５０ＭHz以下）の場合。 図５はクロックの周波数が５０ＭHz、即ちマシンサイク
ルが２０ナノ秒で動作する例を示している。予め高速ピ
ッチフラグ１４をクリアし、命令実行回路３３をEXステ
ージのみで動作させかつ拡張命令実行回路２３をEX(E)
ステージのみで動作させる。同図は、パイプラインのIF
ステージ、DECステージ、EXステージおよびEX(E)ステー
ジの処理時間をマシンサイクル毎に示している。

【００３４】（タイミング１） 命令フェッチ回路１１
で命令を読出す（処理時間は８ナノ秒）。 （タイミング２） 読出された命令を命令解読回路３２
と拡張命令解読回路２２とで解読する（処理時間はそれ
ぞれ１０ナノ秒と９ナノ秒）。 （タイミング３） 命令解読回路３２と拡張命令解読回
路２２との解読の結果、データ処理装置３のみで処理さ
れる命令であることが判明した場合は命令実行回路３３
で命令を実行し、拡張処理装置２で処理される命令であ
ることが判明した場合は拡張命令実行回路２３で命令を
実行する。命令の実行の詳細は次の通りである。

【００３５】加算命令の場合、命令によって指示される
オペランドがレジスタ１３１から読出され、バス１３２
ａとバス１３２ｂとにより加算器１３７で加算が行わ
れ、その結果がラッチ１３４に保持される。しかし高速
ピッチフラグ１４がクリアされているためセレクタ１３
５は加算器１３７の結果を選択し、出力をバス１３２ｃ
からレジスタ１３１に格納されて完結する（処理時間は
合計１０ナノ秒）。

【００３６】乗算命令の場合、命令によって指示される
オペランドがレジスタ１３１から読出され、バス１３２
ａとバス１３２ｂからバッファ１３８ａおよびバッファ
１３８ｂを経由してバス２３２ａおよび２３２ｂに転送
され、まず第１部分乗算器２３３で前半の乗算が行わ
れ、その結果がラッチ２３４に保持される。しかし高速
ピッチフラグ１４がクリアされているためセレクタ２３
５は第１部分乗算器２３３の結果を選択し、第２部分乗
算器２３６はこのタイミングで後半の乗算も併せて行
う。結果はバス２３２ｃからバッファ１３８ｃを経由し
てバス１３２ｃに転送されてレジスタ１３１に格納され
完結する（同２０ナノ秒）。 （２）クロック周波数が高速（５０ＭHzを超え１００Ｍ
Hz以下）の場合 図６はクロックの周波数が１００ＭHz、即ちマシンサイ
クルが１０ナノ秒で動作する例を示している。予め高速
ピッチフラグ１４をセットし、命令実行回路３３をEX1
ステージとEX2ステージとで動作させかつ拡張命令実行
回路２３をEX1(E)ステージとEX2(E)ステージとで動作さ
せる。同図は、パイプラインのIFステージ、DECステー
ジ、EX1ステージおよびEX1(E)ステージ、EX2ステージお
よびEX2(E)ステージの処理時間をマシンサイクル毎に示
している。

【００３７】（タイミング１） 命令フェッチ回路１１
で命令を読出す（処理時間は８ナノ秒）。 （タイミング２） 読出された命令を命令解読回路３２
と拡張命令解読回路２２とで解読する（処理時間はそれ
ぞれ１０ナノ秒と９ナノ秒）。 （タイミング３） 命令解読回路３２と拡張命令解読回
路２２との解読の結果、データ処理装置３のみで処理さ
れる命令であることが判明した場合は命令実行回路３３
で命令を実行し、拡張処理装置２で処理される命令であ
ることが判明した場合は拡張命令実行回路２３で命令を
実行する。命令の実行の詳細は次の通りである。

【００３８】加算命令の場合、命令によって指示される
オペランドがレジスタ１３１から読出され、バス１３２
ａとバス１３２ｂとにより加算器１３７で加算が行わ
れ、その結果がラッチ１３４に保持される。ラッチ１３
４はEX1ステージのパイプラインラッチとして作用し、
ここまででEX1ステージが終わる（処理時間は合計９ナ
ノ秒）。

【００３９】乗算命令の場合、命令によって指示される
オペランドがレジスタ１３１から読出され、バス１３２
ａとバス１３２ｂからバッファ１３８ａおよびバッファ
１３８ｂを経由してバス２３２ａおよび２３２ｂに転送
され、まず第１部分乗算器２３３で前半の乗算が行わ
れ、その結果がラッチ２３４に保持される。ラッチ２３
４はEX1(E)ステージのパイプラインラッチとして作用
し、ここまででEX1(E)ステージが終わる（同１０ナノ
秒）。

【００４０】（タイミング４） 引き続いて命令実行回
路３３および拡張命令実行回路２３において、それぞれ
EX2ステージおよびEX2(E)ステージの処理を行う。加算
命令の場合、高速ピッチフラグ１４がセットされている
ためセレクタ１３５はラッチ１３４の出力を選択し、出
力をバス１３２ｃからレジスタ１３１に格納されて完結
する（処理時間は１ナノ秒）。

【００４１】乗算命令の場合、高速ピッチフラグ１４が
セットされているためセレクタ２３５はラッチ２３４の
出力を選択し、第２部分乗算器２３６は後半の乗算を行
う。結果はバス２３２ｃからバッファ１３８ｃを経由し
てバス１３２ｃに転送されてレジスタ１３１に格納され
完結する（同１０ナノ秒）。以上のように本発明の第二
の実施の形態によれば、クロック周波数が５０ＭHzを超
える場合は、高速ピッチフラグ１４をセットすることに
より処理時間の長い拡張命令実行回路２３の動作するパ
イプラインステージが２つに分割されるため、パイプラ
インの各ステージの処理時間がほぼ均等でかつ１０ナノ
秒以下になり、拡張処理装置２を付加しても周波数が１
００ＭHzのクロックまで動作が可能になる。さらにクロ
ック周波数が５０ＭHz以下の場合は、拡張命令実行回路
２３の処理時間が他に比べて長いものの１つのステージ
で動作可能であるため、高速ピッチフラグ１４をクリア
することにより全体を３段のパイプラインで動作させ、
分岐時におけるパイプラインの停止時間を４段のパイプ
ラインに比べて短縮し、上記した分岐インタロックによ
るペナルティを削減することができる。

【００４２】なお、本発明の第一の実施の形態では、ク
ロック周波数が５０ＭHzを超える場合に高速ピッチフラ
グ１４をセットし、命令実行回路１３の動作するパイプ
ラインステージをEX1ステージとEX2ステージとの２つに
分割し命令実行回路１３の処理時間をそれぞれに分けて
いるが、図７の動作タイミング図に示すように、クロッ
ク周波数が５０ＭHzを超える場合であっても命令実行回
路１３の動作をEX1ステージのみの１つのステージで行
い、ただしその場合はこのステージを１マシンサイクル
で完結するのではなくさらに１マシンサイクルを伸張し
て２マシンサイクルで完結するようにしてもよい。この
ようにしても、命令実行回路１３の処理時間は同図のタ
イミング３とタイミング４とに分かれるため、図３に示
した第１の実施の形態と同様に周波数が１００ＭHzのク
ロックまで動作が可能になる。またクロック周波数が５
０ＭHz以下の場合の分岐インタロックによるペナルティ
削減も全く同様に実現できる。ただし、EX1ステージを
２マシンサイクルかけて行う命令の次の命令は、図７の
タイミング４で解読されタイミング５以降で実行される
ことになる。

【００４３】また、本発明の第二の実施の形態において
も上記と同様、クロック周波数が５０ＭHzを超える場合
にも拡張命令実行回路２３の動作をEX1(E)ステージのみ
の１つのステージで行い、EX1(E)ステージを１マシンサ
イクルだけ伸張して２マシンサイクルで完結するように
してもよい。また、本発明の第二の実施の形態では、情
報処理装置の基本構成が３段のパイプラインからなり、
終段の実行ステージがクロックの周波数により分割され
ているが、これを図８（ａ）〜（ｃ）のパイプライン構
成図に示すようにしてもよい。図８（ａ）〜（ｃ）はい
ずれも、主たるデータ処理装置が、命令フェッチステー
ジ（IFステージ）、命令解読ステージ（DECステー
ジ）、実行ステージ（EXステージ）、メモリアクセスス
テージ（MEMステージ）、書き戻しステージ（WBステー
ジ）の５段のパイプラインから構成されておりクロック
の周波数には依存しない。一方、従たる拡張処理装置
は、拡張解読ステージ（DEC(E)ステージ）と拡張実行ス
テージとからなるが、後者はクロックの周波数により以
下のように動作する。

【００４４】クロックの周波数が低く、拡張実行ステー
ジが基本マシンサイクルで動作可能な場合は、図８
（ａ）のようになる。即ち、拡張処理装置の処理を伴う
命令は、基本マシンサイクルからなる拡張処理装置のEX
(E)ステージで実行された後、データ処理装置のMEMステ
ージ以降に合流する。クロックの周波数が高く、拡張実
行ステージが基本マシンサイクルでは動作できない場合
は、図８（ｂ）または図８（ｃ）のようになる。即ち、
拡張処理装置の処理を伴う命令は、図８（ｂ）では拡張
処理装置のEX1(E)ステージとEX2(E)ステージとの２つの
ステージで実行された後、データ処理装置のWBステージ
に合流し、図８（ｃ）ではマシンサイクルが伸張された
拡張処理装置のEX(E)ステージで実行された後、データ
処理装置のWBステージに合流する。

【００４５】図８（ｂ）または図８（ｃ）いずれの構成
でもパイプラインの各ステージの処理時間がほぼ均等で
かつ短くなり、拡張処理装置を付加してもクロックの周
波数の上限は低下しない。さらにクロック周波数が低い
場合は、図８（ａ）のように拡張処理装置での処理結果
をデータ処理装置のMEMステージに合流させているため
該処理結果を後続する命令で使用する場合におけるパイ
プラインの停止時間をWBステージに合流させる構成に比
べて短縮し資源干渉インタロックによるペナルティを削
減することができる。 ＜第三の実施の形態＞次に第三の実施の形態として、上
記図８（ａ）と図８（ｂ）とのパイプライン処理を切り
替える情報処理装置の具体例を説明する。

【００４６】図９は、第三の実施の形態におけるデータ
処理装置及び拡張処理装置の構成を示すブロック図であ
る。同図において、第２実施形態における図４と同じ構
成要素には同じ番号を付してあるので、同じ点は説明を
省略して、以下異なる点を中心に説明する。第二実施形
態における図４と異なる点は、データ処理装置３の代わ
りにデータ処理装置４が設けられていることである。デ
ータ処理装置４は、図８（ａ）、図８（ｂ）に示したよ
うにパイプライン段数（５段）が高速ピッチフラグ１４
に拘らず固定されている。

【００４７】データ処理装置４は、データ処理装置３と
異なる新たな構成要素として、命令解読回路９２（パイ
プライン制御回路１９２を含む）、加算器１３７、セレ
クタ９４、ＲＡＭ９５、ラッチ９６、セレクタ９７を備
え、IFステージ、DECステージ、EXステージ、MEMステー
ジ、WBステージの５段パイプライン処理を行う。命令解
読回路９２は、データ処理装置４用の通常命令を解読
し、加えて、拡張処理装置２用の拡張演算命令を解読
し、そのオペランドで指定されたデータをレジスタ１３
１から読み出して拡張処理装置２に供給し、さらに、当
該オペランドデータを用いた拡張演算結果を拡張処理装
置２から取り込んで、レジスタ１３１に書き込む制御を
行う。命令解読回路９２は、この拡張演算結果を、MEM
ステージで取り込むこともWBステージで取り込むことも
できるように構成されている。

【００４８】セレクタ９４は、パイプライン制御回路１
９２の制御の下でMEMステージにおいて、通常命令の実
行時には前段のパイプラインラッチ１３４の内容（同図
のＢ入力）を選択し、拡張演算命令実行時には拡張処理
装置２の拡張演算結果（同図のＡ入力）を選択する。セ
レクタ９７は、パイプライン制御回路１９２の制御の下
でWBステージにおいて、通常命令の実行時には、ＲＡＭ
９５出力（同図のＢ入力）又はパイプラインラッチ９６
の内容（同図のＣ入力）を選択し、拡張演算命令実行時
には、拡張処理装置２の拡張演算結果（同図のＡ入力）
を選択する。

【００４９】パイプライン制御回路１９２は、高速ピッ
チフラグ１４に応じて、拡張演算結果をMEMステージで
取り込むかWBステージで取り込むかを制御する。具体的
には高速ピッチフラグ１４がクリアされている場合に
は、図８（ａ）に示したように拡張処理装置２のEX(E)
ステージにおいて実行された拡張演算の結果を、MEMス
テージにおいて取り込んで、WBステージにおいて、レジ
スタ１３１に書き戻す。また、高速ピッチフラグ１４が
セットされている場合には、図８（ｂ）に示したように
拡張処理装置２のEX1(E)、EX2(E)ステージにおいて実行
された拡張演算の結果を、WBステージにおいて取り込む
とともにレジスタ１３１に書き戻す。

【００５０】図１０は、パイプライン制御回路１９２に
よるセレクタ９４と９７の制御論理を示す説明図であ
る。同図において、第１動作モードは、高速ピッチフラ
グ１４がクリアされていること、つまり、図８（ａ）の
ように拡張処理装置２が拡張演算命令をEX(E)ステージ
で演算する動作を意味する。第２動作モードは、高速ピ
ッチフラグ１４がセットされていること、つまり、図８
（ｂ）のように拡張処理装置２が拡張演算命令をEX1(E)
ステージとEX2(E)ステージとで演算する動作を意味す
る。また、同図のＡ、Ｂ、Ｃは、図９中のセレクタ９
４、９７のどの入力が選択されるかを示す。

【００５１】同図の制御論理によれば、第１動作モード
で拡張命令が実行された場合には、拡張命令実行回路２
３による拡張演算結果は、MEMステージにおいてセレク
タ９４（Ａ入力選択）を介してパイプラインラッチ９６
にラッチされ、さらにWBステージにおいてセレクタ９７
（Ｃ入力選択）を介してレジスタ１３１に書き込まれ
る。また、第２動作モードで拡張命令が実行された場合
には、拡張命令実行回路２３による拡張演算結果は、WB
ステージにおいてセレクタ９７（Ａ入力選択）を介して
レジスタ１３１に書き込まれる。

【００５２】また、通常命令が実行された場合には、両
動作モードともに同じ動作である。すなわち、命令実行
回路９３による演算結果は、MEMステージにおいてセレ
クタ９４（Ｂ入力選択）を介してＲＡＭ９５に書き込ま
れ、又はパイプラインラッチ９６にラッチされる。さら
に、WBステージにおいてセレクタ９７（Ｂ又はＣ入力選
択）を介してレジスタ１３１に書き込まれる。このと
き、セレクタ９７のＢ入力が選択されるのは、例えばＲ
ＡＭ９５のデータをレジスタ１３１に転送するロード命
令が実行される場合などである。セレクタ９７のＣ入力
が選択されるのは、例えば命令実行回路９３による演算
結果をＲＡＭ９５ではなくレジスタ１３１に書き戻す場
合などである。

【００５３】以上のように構成された本発明の第三の実
施の形態による情報処理装置について、クロック周波数
が低速の場合の高速の場合とに分けてその動作を説明す
る。 （１）クロック周波数が５０ＭHz以下（低速）の場合 図１１は、高速ピッチフラグ１４がクリアされている場
合の動作タイミングを示すタイムチャートである。同図
は図８（ａ）に対応している。

【００５４】（タイミング１） 命令フェッチ回路１１
は命令を読出す（処理時間は８ナノ秒）。 （タイミング２） 読出された命令は命令解読回路３２
と拡張命令解読回路２２とで解読される（処理時間はそ
れぞれ１０ナノ秒と９ナノ秒）。 （タイミング３） 命令解読回路３２と拡張命令解読回
路２２との解読の結果、データ処理装置３のみで処理さ
れる通常命令であることが判明した場合は命令実行回路
３３が命令を実行し、拡張処理装置２で処理される拡張
演算命令であることが判明した場合は拡張命令実行回路
２３が命令を実行する。

【００５５】通常命令（加算命令）の場合、命令によっ
て指示されるオペランドがレジスタ１３１から読出さ
れ、バス１３２ａとバス１３２ｂとを介して加算器１３
７に転送される。加算器１３７による加算結果はラッチ
１３４に保持される（処理時間は９ナノ秒）。拡張演算
命令（乗算命令）の場合、命令によって指示されるオペ
ランドがレジスタ１３１から読出され、バス１３２ａと
バス１３２ｂからバッファ１３８ａおよびバッファ１３
８ｂを経由してバス２３２ａおよび２３２ｂに転送さ
れ、まず第１部分乗算器２３３で前半の乗算が行われ、
その結果がラッチ２３４に保持される。しかし高速ピッ
チフラグ１４がクリアされているためセレクタ２３５は
第１部分乗算器２３３の結果を選択し、第２部分乗算器
２３６はこのタイミングで後半の乗算も併せて行う。
（処理時間は２０ナノ秒）。

【００５６】（タイミング４） 加算命令の場合、ラッ
チ１３４に保持された加算結果は、セレクタ９４（Ｂ入
力）を介して転送され、ラッチ９６に保持される（処理
時間１ナノ秒）。乗算命令の場合、第２部分乗算器２３
６による演算結果はバス２３２ｃからバッファ１３８ｃ
を経由してバス１３２ｃに転送され、さらにデータ処理
装置４内のセレクタ９４（Ａ入力選択）を介して（同１
ナノ秒）ラッチ９６にラッチされる。

【００５７】（タイミング５） ラッチ９６の演算結果
は、セレクタ９７（Ｃ入力選択）を介してレジスタ１３
１に格納される（同１ナノ秒）。 （２）クロック周波数が５０ＭHzを越えて１００ＭHz以
下（高速）の場合 図１２は、高速ピッチフラグ１４がセットされている場
合の動作タイミングを示すタイムチャートである。同図
は図８（ｂ）に対応している。

【００５８】（タイミング１）と（タイミング２）につ
いては、図１１と同様である。 （タイミング３） 命令解読回路３２と拡張命令解読回
路２２との解読の結果、データ処理装置３のみで処理さ
れる通常命令であることが判明した場合は命令実行回路
３３が命令を実行し、拡張処理装置２で処理される拡張
演算命令であることが判明した場合は拡張命令実行回路
２３が命令を実行する。

【００５９】通常命令（加算命令）の場合、命令によっ
て指示されるオペランドがレジスタ１３１から読出さ
れ、バス１３２ａとバス１３２ｂを介して加算器１３７
に転送される。加算器１３７による加算結果はラッチ１
３４に保持される（処理時間は９ナノ秒）。拡張演算命
令（乗算命令）の場合、命令によって指示されるオペラ
ンドがレジスタ１３１から読出され、バス１３２ａとバ
ス１３２ｂからバッファ１３８ａおよびバッファ１３８
ｂを経由してバス２３２ａおよび２３２ｂに転送され、
まず第１部分乗算器２３３で前半の乗算が行われ、その
結果がラッチ２３４に保持される（処理時間は１０ナノ
秒）。

【００６０】（タイミング４） 加算命令の場合、ラッ
チ１３４に保持された加算結果は、セレクタ９４（Ｂ入
力選択）を介して転送され、ラッチ９６に保持される
（処理時間１ナノ秒）。乗算命令の場合、高速ピッチフ
ラグ１４がセットされているためセレクタ２３５は、ラ
ッチ２３４に保持された前半部分の乗算結果を選択し、
第２部分乗算器２３６は後半の乗算を行う（処理時間は
１０ナノ秒）。

【００６１】（タイミング５） 加算命令の場合、ラッ
チ９６に保持されたデータは、セレクタ９７（Ｃ入力選
択）を介してレジスタ１３１に格納される（処理時間１
ナノ秒）。乗算命令の場合、第２部分乗算器２３６によ
る演算結果はバス２３２ｃからバッファ１３８ｃを経由
してバス１３２ｃに転送され、さらにデータ処理装置４
内のセレクタ９７（Ａ入力選択）を介して（同１ナノ
秒）レジスタ１３１に格納される。

【００６２】以上説明してきたように、本実施形態のデ
ータ処理装置と拡張処理装置によれば、図８（ａ）と図
８（ｂ）とに示したように、データ処理装置のパイプラ
イン段数は固定したまま、拡張処理装置内部の処理段数
を変更することができる。 ＜第四の実施の形態＞第四の実施の形態として、上記図
８（ａ）と図８（ｃ）とのパイプライン処理を切り替え
る情報処理装置の具体例を説明する。

【００６３】図１３は、第四の実施の形態におけるデー
タ処理装置及び拡張処理装置の構成を示すブロック図で
ある。同図において、第三の実施形態における図９と同
じ構成要素には同じ番号を付してあるので、同じ点は説
明を省略して、以下異なる点を中心に説明する。図１３
は、図９に対して、拡張処理装置内のラッチ２３４及び
セレクタ２３５が削除されている点と、命令解読回路９
２の代わりに命令解読回路１３０が設けられた点とが異
なっている。

【００６４】拡張処理装置内のラッチ２３４及びセレク
タ２３５が削除されたのは、拡張実行ステージ（EX(E)
ステージ）が伸長されるためには、パイプラインラッチ
が不要だからである。すなわち、図８（ａ）と図８
（ｃ）に示したように、拡張処理装置の拡張実行ステー
ジ（EX(E)ステージ）が１サイクル時間で拡張演算命令
を実行する場合と、２サイクル時間で拡張演算命令を実
行する場合とがある。２サイクル時間で実行する場合
も、パイプラインラッチは不要である。その結果、拡張
処理装置６は、EX(E)ステージが１サイクル時間である
場合（図８（ａ））には、パイプライン全体のスループ
ットとしては１サイクル時間当たり１つの拡張演算命令
を処理し、EX(E)ステージが２サイクル時間である場合
（図８（ｃ））には、拡張処理装置のスループットとし
ては２サイクル時間当たり１つの拡張演算命令を処理す
ることになる。

【００６５】命令解読回路１３０は、図９の命令解読回
路９２の機能に加えて、高速ピッチフラグ１４がセット
されているときには、拡張演算命令については２サイク
ル時間かけて処理するようにパイプラインの流れを制御
する。また、パイプライン制御回路１３０１は、図９の
パイプライン制御回路１９２と同じであり、図１０に示
した制御論理によりセレクタ９４及びセレクタ９７を制
御する。

【００６６】以上のように構成された本発明の第三の実
施の形態による情報処理装置について、クロック周波数
が低速の場合の高速の場合とに分けてその動作を説明す
る。図１４は、高速ピッチフラグ１４がクリアされてい
る場合の動作タイミングを示すタイムチャートである。
図１４は、図８（ａ）に対応し、第三の実施形態に示し
た図１１と同じ動作を示している。但、タイミング３に
おいてセレクタ２３５による遅延時間が無くなっている
点のみが異なっている。それゆえタイミング３における
処理時間は１９ナノ秒である。

【００６７】図１５は、高速ピッチフラグ１４がセット
されている場合の動作タイミングを示すタイムチャート
である。図１５は、図８（ｃ）に対応し、第三の実施形
態に示した図１２に対して、同様の動作を示している。
但し、拡張処理装置６は、１つの拡張実行ステージ（EX
(E)ステージ）を２サイクル時間かける点が異なってい
る。また、タイミング４においてセレクタ２３５による
遅延時間が無くなっている点も異なっている。それゆえ
タイミング４における処理時間は９ナノ秒である。

【００６８】以上説明してきたように、本実施形態のデ
ータ処理装置と拡張処理装置によれば、図８（ａ）と図
８（ｃ）とに示したように、データ処理装置のパイプラ
イン段数は固定したまま、拡張処理装置内部の拡張実行
ステージを伸長することができる。図８（ｃ）のよう
に、拡張実行ステージを伸長した場合には、１つの拡張
演算命令につき２サイクル時間がかかることになる。図
１４と図１５とを比較すると、拡張演算装置の実行ステ
ージを伸長しても、拡張演算命令の実行に関しては高速
化という利点は得られないが、クロック周波数を高くす
ることができるので、データ処理装置における通常命令
に関しては高速化することができる。これは、プログラ
ム中に拡張演算命令が含まれる割合は通常命令に比べて
遙かに小さいことが多いので、通常命令の高速化を図る
だけでも全体の処理能力は向上することになる。

【００６９】なお、上記４つの実施形態では拡張命令解
読回路２２が拡張演算命令を解読して実行を制御する構
成を示した。これと異なり、データ処理装置３内部の命
令解読回路３２が拡張演算命令のオペランドの解読に加
えて拡張命令実行回路６３の実行制御を行うように構成
してもよい。その場合、命令解読回路３２が拡張命令解
読回路２２の解読及び制御機能を備え、さらにデータ処
理装置３と拡張処理装置２との間で制御信号を伝達する
制御バスを備える構成となる。この構成によれば、図８
（ａ）〜８（ｃ）に示したパイプライン構成図では、DE
C(E)ステージがDECステージに吸収されてなくなり、DEC
ステージに続いてEX(E)ステージ又はEX1(E)ステージが
実行されることになる。

【００７０】また、上記の実施の形態では、いずれもパ
イプラインにおける実行ステージの処理時間が他のステ
ージに比べて長くなる場合について述べているが、律則
するステージが実行ステージのほか、命令解読ステージ
を含めいかなるステージであっても本発明が応用可能で
あることは言うまでもない。また、上記実施の形態で
は、高速ピッチフラグ１４は、動作クロックの周波数が
所定の周波数（５０ＭHz）を越えるか以下かにより設定
された。これ以外にも供給される電源電圧値に応じて設
定してもよい。というのは、一般に電源電圧が高いと回
路の遅延時間が速く、低いと遅くなるので、例えばデー
タ処理装置の電源電圧が５Ｖの場合と３Ｖの場合とで高
速ピッチフラグ１４の設定を使い分ければよい。

【００７１】

【発明の効果】本発明のデータ処理装置は、パイプライ
ン段数がｎ段と、前記ｎ段の中の所定の段における処理
を複数段のパイプライン処理で行うことによりｎより大
きいｍ段とに可変であり、ｎ段又はｍ段の何れかの段数
で命令をパイプライン処理する処理手段と、処理手段の
パイプライン段数を切り替える切り替え手段とを備えて
いる。この構成によれば、必要に応じてｎ段パイプライ
ン処理と、高速動作可能なｍ段パイプラン処理とを用途
に応じて動作させることができる。具体的には、ｎ段パ
イプライン処理において各ステージの処理時間にばらつ
きがあってもｍ段パイプライン処理においては各ステー
ジの処理時間を均等にすることができるので、ｍ段パイ
プライン処理において動作クロックの上限を向上させる
ことができ、高い処理性能を向上させることができる。
また、低速クロックで足りる用途では、分岐インタロッ
クによるペナルティが少ないｎ段パイプライン処理を利
用することができる。しかも、処理時間が長いステージ
において高速素子や並列化実装をする必要がないので、
高速化により消費電力が増大することなく、低コストで
実現できる。

【００７２】また、前記切り替え手段は、データ処理装
置に供給される動作クロックが所定の周波数より高い高
速クロックであるか、それ以下の低速クロックであるか
を指定する指定手段と、低速クロックと指定された場合
には前記処理手段をｎ段で実行させ、高速クロックと指
定された場合には前記ｍ段で実行させるパイプライン制
御手段とを備えるよう構成してもよい。

【００７３】この構成によれば、ユーザが所望するクロ
ック周波数に応じてｎ段又はｍ段とを設定でき、高速処
理を要する用途ではｍ段パイプライン処理による高速処
理を実現できる。また、前記切り替え手段は、データ処
理装置に供給される電源電圧が所定値より高いか低いか
を指定する指定手段と、高いと指定された場合には前記
処理手段をｎ段で実行させ、低いと指定された場合には
前記ｍ段で実行させるパイプライン制御手段とを備える
構成としてもよい。

【００７４】この構成によれば、ユーザが所望する電源
電圧に応じてｎ段又はｍ段とを設定でき、高い電源電圧
を用いる場合にはｍ段パイプライン処理による高速処理
を実現できる。さらに、前記処理手段は、命令フェッチ
ステージ、命令解読ステージ及び命令実行ステージの少
なくとも３段のパイプライン段数を有し、前記命令フェ
ッチステージ、命令解読ステージ及び命令実行ステージ
の少なくとも１つは、その処理内容がシーケンシャルな
複数の部分処理に分割可能であり、前記処理手段は、前
記ｎ段のパイプライン制御がなされる場合には全部分処
理を１ステージで処理し、前記ｍ段のパイプライン制御
がなされる場合には各部分処理をそれぞれ１ステージで
処理するように構成してもよい。

【００７５】この構成によれば、処理時間が長いステー
ジを部分ステージに分割できるので、ｎ段パイプライン
処理における動作クロック周波数の上限を決定付ける当
該処理時間が分割されるので、ｍ段パイプライン処理に
おける動作クロック周波数の上限をさらに向上させるこ
とができる。そして、データ処理装置において各ステー
ジはそれぞれ個別の処理部が実行し、それら処理部の少
なくとも１つは、前記複数の部分ステージにおける部分
処理を実行する複数の部分処理部と、部分処理部と次段
の部分処理部との間に設けられ、前記ｎ段パイプライン
処理の場合には当該部分処理結果を次段に透過出力し、
前記ｍ段パイプライン処理の場合には当該部分処理結果
を保持し、次サイクル時間において次段に出力する複数
の透過保持部とを備える構成としてもよい。

【００７６】この構成によれば、処理時間が長いステー
ジを実行する処理部を、複数の部分処理部と透過保持部
に分割するので、ｍ段パイプライン処理における動作ク
ロック周波数の上限を向上させることができる。また、
各透過保持部は、部分処理部からの部分処理結果を保持
するパイプラインラッチと、前記ｎ段パイプライン処理
の場合は当該部分処理結果を選択し、前記ｍ段パイプラ
イン処理の場合はパイプラインラッチの出力を選択して
次段の部分処理部に出力するセレクタとを備える構成と
してもよい。この構成によれば、パイプラインラッチと
セレクタという簡単な回路で複数の部分処理部をパイプ
ラインとすることができる。

【００７７】さらに前記処理手段は、命令フェッチステ
ージにおいて命令フェッチを行う命令フェッチ部と、命
令解読ステージにおいてフェッチされた命令の解読を行
う命令解読部と、第１モードでは、１ステージで命令の
全部を実行し、第２モードでは、１ステージで命令の一
部を実行し、次の１ステージで命令の残部を実行する命
令実行部とを有し、前記パイプライン制御手段は、動作
クロックが前記所定周波数より低い周波数の場合には命
令実行部を第１モードで動作させ、高い場合には命令実
行部を第２モードで動作させる構成としてもよい。この
構成によれば、一般的に処理時間が長くかかる命令実行
ステージを分割するので、主としてＲＩＳＣタイプのデ
ータ処理装置を動作クロックの上限を上げることができ
る。

【００７８】そして、前記命令実行部は、命令解読部に
解読された命令に従って、命令内容の一部を実行する第
１部分演算器と、第１部分演算器の実行結果をラッチす
るパイプラインラッチと、第１部分演算器の実行結果と
パイプラインラッチの出力との何れかを選択するセレク
タと、セレクタ出力に対して、前記命令内容の残部を実
行する第２部分演算器とを有し、前記パイプライン制御
部は、命令実行部を第１モードで動作させるためセレク
タに前者を選択させ、かつ命令実行部を１ステージで動
作させ、また、命令実行部を第２モードで動作させるた
めセレクタに後者を選択させ、かつ第１部分演算器を１
ステージで第２部分演算器を１ステージで動作させる構
成としてもよい。

【００７９】この構成によれば命令実行部が２つの部分
演算器に分割されるので、データ処理装置を動作クロッ
ク周波数の上限を上げることができる。また、前記デー
タ処理装置は、さらにデータ処理装置により読み出され
た拡張演算命令をパイプライン処理する拡張処理装置と
を備え、前記拡張処理装置は、パイプライン段数がＫ段
とＫより大きいＬ段とに可変であり、拡張演算命令をパ
イプライン処理する拡張処理手段と、前記切り替え手段
に従って、拡張処理手段のパイプライン段数を切り替え
る拡張パイプライン制御手段とを備える構成としてもよ
い。

【００８０】この構成によればデータ処理装置だけを高
速化するのではなく、拡張処理装置も併せて高速化する
ことができる。また、前記拡張処理装置は、１サイクル
時間及び２サイクル時間の何れかの時間で前記拡張演算
命令を実行する拡張命令実行部と、前記切り替え手段に
従って、拡張命令実行部を１サイクル時間で動作させる
か２サイクル時間で動作させるかを切り替える拡張パイ
プライン制御部とからなる構成としてもよい。この構成
によれば、複雑な演算機能を実行するために処理時間が
長い拡張演算実行部を複数のステージに分割することが
できる。

【００８１】また、上記目的を達成するデータ処理装置
は、レジスタを有し、メモリから命令を読み出して第１
タイプの命令をパイプライン処理する第１処理手段と、
第１処理手段により読み出された命令中、第２タイプの
命令をパイプライン処理する。パイプライン段数がＫ段
とＫより大きいＬ段とに可変であり、Ｋ段又はＬ段の何
れかの段数で命令をパイプライン処理する第２処理手段
と、第２処理手段のパイプライン段数を切り替える切り
替え手段とを備え、前記第１処理手段は、第２処理手段
がＫ段パイプライン処理を行う場合には、所定のステー
ジで第２処理手段の実行結果を獲得し、第２処理手段が
Ｌ段パイプライン処理を行う場合には、第１処理手段
は、所定のステージより（Ｌ−Ｋ）段あとのステージで
第２処理手段の実行結果を獲得し、獲得した実行結果を
前記レジスタに格納するように構成されている。

【００８２】ここで、前記第１処理手段は、第１ステー
ジ、第２ステージ、第３ステージ、第４ステージ、第５
ステージを含むパイプライン処理を行い、第１ステージ
においてメモリから命令をフェッチする命令フェッチ部
と、第２ステージにおいてフェッチされた第１のタイプ
の命令を解読するとともに第２のタイプの命令で指定さ
れるメモリアドレスを解読する第１解読部と、第３ステ
ージにおいて第１解読部の解読結果に従って第１のタイ
プの命令を実行する第１実行部と第４ステージにおいて
第１解読部の解読結果に従って命令の実行結果をメモリ
に書き込み、第５ステージにおいて命令の実行結果をレ
ジスタに格納する制御を行うデータ制御部とを備え、前
記第２処理手段は、第２ステージにおいて命令フェッチ
部によりフェッチされた第２のタイプの命令を解読する
第２解読部と、第１モードでは第３ステージにおいて１
サイクル時間で命令を実行し、第２モードでは第３ステ
ージにおいて命令の一部を実行し第４ステージにおいて
命令の残部を実行する第２実行部とを備え、前記データ
制御部は、さらに、第５ステージにおいて第２実行部の
実行結果をレジスタに格納するように構成してもよい。

【００８３】この構成によれば、メインプロセッサとし
ての第１処理手段と、コ・プロセッサとしての第２処理
手段とからなるデータ処理装置において、第２タイプの
命令は、第１処理手段によりメモリからフェッチされ、
第２処理手段により命令内容の演算がなされ、第１処理
手段によりその演算の実行結果がデータ格納先のレジス
タに格納される。第１処理手段のパイプライン段数は固
定的であるが、第２処理手段のパイプライン段数だけを
変更することができる。つまり、第２処理手段は命令フ
ェッチステージより後段のステージ数を変更することが
できる。

【００８４】また、前記第２処理手段は、Ｋ段とＬ段と
を可変とする代わりに、Ｋ段中の所定のステージを伸長
するかしないかを選択する構成としてもよい。この構成
によれば、第２処理手段の所定ステージを伸長した場
合、第１処理手段の動作クロック周波数を向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態におけるデータ処理
装置の構成を示すブロック図である。

【図２】同実施形態によるデータ処理装置の動作タイミ
ング図である。

【図３】同実施形態によるデータ処理装置の動作タイミ
ング図である。

【図４】第二の実施の形態における主たるデータ処理装
置と従たる拡張処理装置とからなる情報処理装置の構成
を示すブロック図である。

【図５】同実施形態における情報処理装置の動作タイミ
ング図である。

【図６】同実施形態における情報処理装置の動作タイミ
ング図である。

【図７】本発明の他の実施形態における情報処理装置の
動作タイミング図である。

【図８】本発明のさらに他の実施形態における情報処理
装置のパイプライン構成図である。

【図９】第三の実施の形態におけるデータ処理装置及び
拡張処理装置の構成を示すブロック図である。

【図１０】同実施形態におけるパイプライン制御回路の
制御論理を示す説明図である。

【図１１】同実施形態における低速動作を示すタイムチ
ャートである。

【図１２】同実施形態における高速動作タイミングを示
すタイムチャートである。

【図１３】第四の実施の形態におけるデータ処理装置及
び拡張処理装置の構成を示すブロック図である。

【図１４】同実施形態における低速動作を示すタイムチ
ャートである。

【図１５】同実施形態における高速動作を示すタイムチ
ャートである。

【図１６】従来のデータ処理装置の構成を示すブロック
図である。

【図１７】従来のデータ処理装置の動作タイミング図で
ある。

【符号の説明】

１ データ処理装置 １１ 命令フェッチ回路 １２ 命令解読回路 １３ 命令実行回路 １４ 高速ピッチフラグ １２１ パイプライン制御回路 １３１ レジスタ １３３ 部分演算器 １３４ ラッチ １３５ セレクタ １３６ 部分演算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮地 信哉 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−314196（ＪＰ，Ａ) 特開 平１−147722（ＪＰ，Ａ) 特開 平８−147164（ＪＰ，Ａ) 特開 平８−147163（ＪＰ，Ａ) 特開 平８−202549（ＪＰ，Ａ) 特開 平６−195149（ＪＰ，Ａ) 特開 平２−267623（ＪＰ，Ａ) 特開 平４−149735（ＪＰ，Ａ) 特開 昭64−76225（ＪＰ，Ａ) 特開 平３−211613（ＪＰ，Ａ) 特開 昭64−46137（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (28)

(57)【特許請求の範囲】
1. 【請求項１】 パイプライン段数がｎ段と、前記ｎ段の
   中の所定の段における処理を複数段のパイプライン処理
   で行うことによりｎより大きいｍ段とに可変であり、ｎ
   段又はｍ段の何れかの段数で命令をパイプライン処理す
   る処理手段と、 処理手段のパイプライン段数を切り替える切り替え手段
   とを備えることを特徴とするデータ処理装置。
2. 【請求項２】 前記切り替え手段は、 データ処理装置に供給される動作クロックが所定の周波
   数より高い高速クロックであるか、それ以下の低速クロ
   ックであるかを指定する指定手段と、 低速クロックと指定された場合には前記処理手段をｎ段
   で実行させ、高速クロックと指定された場合には前記ｍ
   段で実行させるパイプライン制御手段とを有することを
   特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 前記切り替え手段は、 データ処理装置に供給される電源電圧が所定値より高い
   か低いかを指定する指定手段と、 高いと指定された場合には前記処理手段をｎ段で実行さ
   せ、低いと指定された場合には前記ｍ段で実行させるパ
   イプライン制御手段とを有することを特徴とする請求項
   １記載のデータ処理装置。
4. 【請求項４】 前記指定手段は、その指定内容を示すフ
   ラグを保持するフリップフロップ、その指定内容を示す
   データを保持するレジスタ、その指定内容を示す論理値
   が入力される入力端子の何れかであることを特徴とする
   請求項２又は３記載のデータ処理装置。
5. 【請求項５】 前記処理手段は、命令フェッチステー
   ジ、命令解読ステージ及び命令実行ステージの少なくと
   も３段のパイプライン段数をもつ、 前記命令フェッチステージ、命令解読ステージ及び命令
   実行ステージの少なくとも１つは、その処理内容がシー
   ケンシャルな複数の部分処理に分割可能であり、 前記処理手段は、前記ｎ段のパイプライン制御がなされ
   る場合には全部分処理を１ステージで処理し、前記ｍ段
   のパイプライン制御がなされる場合には各部分処理をそ
   れぞれ１ステージで処理することを特徴とする請求項
   １、２又は３記載のデータ処理装置。
6. 【請求項６】 前記各ステージはそれぞれ個別の処理部
   が実行し、 それら処理部の少なくとも１つは、 前記複数の部分ステージにおける部分処理を実行する複
   数の部分処理部と、 部分処理部と次段の部分処理部との間に設けられ、前記
   ｎ段パイプライン処理の場合には当該部分処理結果を透
   過出力し、前記ｍ段パイプライン処理の場合には当該部
   分処理結果を保持し次のステージに出力する複数の透過
   保持部とを備え、 前記少なくとも１つの処理部は、前記ｎ段パイプライン
   処理の場合には複数の部分処理部を１ステージで動作
   し、前記ｍ段パイプライン処理の場合には複数の部分処
   理部のそれぞれを１ステージで動作する ことを特徴とす
   る請求項５記載のデータ処理装置。
7. 【請求項７】 前記各透過保持部は、 部分処理部からの部分処理結果を保持するパイプライン
   ラッチと、 前記ｎ段パイプライン処理の場合は当該部分処理結果を
   選択し、前記ｍ段パイプライン処理の場合はパイプライ
   ンラッチの出力を選択して次段の部分処理部に出力する
   セレクタとを有することを特徴とする請求項６記載のデ
   ータ処理装置。
8. 【請求項８】 前記処理手段は、 命令フェッチステージにおいて命令フェッチを行う命令
   フェッチ部と、 命令解読ステージにおいてフェッチされた命令の解読を
   行う命令解読部と、 第１モードでは、１ステージにおいて命令の全部を実行
   し、第２モードでは、１ステージにおいて命令の一部を
   実行し、他の１ステージにおいて命令の残部を実行する
   命令実行部とを備え、 前記切り替え手段は、 データ処理装置が第１の動作環境にあるか第２の動作環
   境にあるかを指定する指定手段と、 第１の動作環境にあると指定された場合には、処理手段
   をｎ段で実行させるために命令実行部を第１モードで実
   行させ、第２の動作環境にあると指定された場合には処
   理手段をｍ段で実行させるために命令実行部を第２モー
   ドで実行させるパイプライン制御手段とを備え、 前記第１の動作環境にあるか第２の動作環境にあるか
   は、データ処理装置に供給される動作クロックの周波数
   と、データ処理装置に供給される電源電圧との何れかに
   応じて区別されることを特徴とする請求項１記載のデー
   タ処理装置。
9. 【請求項９】 前記命令実行部は、 命令解読部に解読された命令に従って、命令内容の一部
   を実行する第１部分演算器と、 第１部分演算器の実行結果をラッチするパイプラインラ
   ッチと、 第１部分演算器の実行結果とパイプラインラッチの出力
   との何れかを選択するセレクタと、 セレクタ出力に対して、前記命令内容の残部を実行する
   第２部分演算器とを有し、 前記パイプライン制御部は、 第１の動作環境にある場合には、命令実行部を第１モー
   ドで動作させるためセレクタに前者を選択させて、第１
   部分演算器と第２部分演算器とを１ステージで実行さ
   せ、 第２の動作環境にある場合には命令実行部を第２モード
   で動作させるためセレクタに後者を選択させて、第１部
   分演算器を１ステージで、第２部分演算器を次の１ステ
   ージで実行させることを特徴とする請求項８記載のデー
   タ処理装置。
10. 【請求項１０】 前記データ処理装置は、さらに処理手
    段により読み出された命令のうち拡張演算命令をパイプ
    ライン処理する拡張処理装置を備え、 前記拡張処理装置は、 パイプライン段数がＫ段とＫより大きいＬ段とに可変で
    あり、拡張演算命令をパイプライン処理する拡張処理手
    段と、 前記切り替え手段に従って、拡張処理手段のパイプライ
    ン段数を切り替える拡張パイプライン制御手段とを備え
    ることを特徴とする請求項１、２又は３記載のデータ処
    理装置。
11. 【請求項１１】 前記拡張処理手段は、 前記命令フェッチ部によりフェッチされた拡張演算命令
    の解読を行う拡張命令解読部と、 １ステージ及び２ステージの何れかで前記拡張演算命令
    を実行する拡張命令実行部とを備え、 前記拡張パイプライン制御部は、前記切り替え手段に従
    って、拡張命令実行部を１ステージで動作させるか２ス
    テージで動作させるかを切り替えることを特徴とする請
    求項１０記載のデータ処理装置。
12. 【請求項１２】 データ処理装置であって、 パイプライン段数がｎ段とｎより大きいｍ段とに可変で
    ありｎ段又はｍ段の何れかの段数で命令をパイプライン
    処理する処理手段と、 処理手段のパイプライン段数を切り替える切り替え手段
    とを備え、 前記切り替え手段は、 データ処理装置が第１の動作環境にあるか、第２の動作
    環境にあるかを指定する指定手段と、 第１の動作環境にあると指定された場合には前記処理手
    段をｎ段で実行させ、第２の動作環境にあると指定され
    た場合には前記ｍ段で実行させるパイプライン制御手段
    とを備え、 前記処理手段は、命令フェッチステージ、命令解読ステ
    ージ及び命令実行ステージの少なくとも３段のパイプラ
    イン段数をもち、 前記命令フェッチステージ、命令解読ステージ及び命令
    実行ステージの少なくとも１つは、その処理内容がシー
    ケンシャルな複数の部分ステージに分割され、前記ｎ段
    のパイプライン制御がなされる場合には複数の部分ステ
    ージを１ステージで処理し、前記ｍ段のパイプライン制
    御がなされる場合には各部分ステージを１ステージで処
    理し、 前記第１の動作環境にあるか第２の動作環境にあるか
    は、データ処理装置に供給される動作クロックの周波数
    と、データ処理装置に供給される電源電圧との何れかに
    応じて区別されることを特徴とするデータ処理装置。
13. 【請求項１３】 前記処理手段の各ステージはそれぞれ
    個別の処理部が実行し、 それら処理部の少なくとも１つは、 前記複数の部分ステージにおける部分処理を実行する複
    数の部分処理部と、 部分処理部と次段の部分処理部との間に設けられ、前記
    ｎ段パイプライン処理の場合には当該部分処理結果を次
    段に透過出力し、前記ｍ段パイプライン処理の場合には
    当該部分処理結果を保持し、次ステージに出力する複数
    の透過保持部とを備えることを特徴とする請求項１２記
    載のデータ処理装置。
14. 【請求項１４】 前記各透過保持部は、 部分処理部からの部分処理結果を保持するパイプライン
    ラッチと、 前記ｎ段パイプライン処理の場合は当該部分処理結果を
    選択し、前記ｍ段パイプライン処理の場合はパイプライ
    ンラッチの出力を選択して次段の部分処理部に出力する
    セレクタとを備えることを特徴とする請求項１２記載の
    データ処理装置。
15. 【請求項１５】 前記データ処理装置は、さらに処理手
    段により読み出された命令のうち拡張演算命令をパイプ
    ライン処理する拡張処理装置を備え、 前記拡張処理装置は、 パイプライン段数がＫ段とＫより大きいＬ段とに可変で
    あり、拡張演算命令をパイプライン処理する拡張処理手
    段と、 前記切り替え手段に従って、拡張処理手段のパイプライ
    ン段数を切り替える拡張パイプライン制御手段とを備え
    ることを特徴とする請求項１２、１３又は１４記載のデ
    ータ処理装置。
16. 【請求項１６】 前記拡張処理手段は、 命令解読ステージで前記命令フェッチ部によりフェッチ
    された拡張演算命令の解読を行う拡張命令解読部と、 １ステージと２ステージの何れかで前記拡張演算命令を
    実行する拡張命令実行部とを備え、 前記拡張パイプライン制御部は、前記切り替え手段に従
    って、拡張命令実行部を１ステージで動作させるか２ス
    テージで動作させるかを切り替えることを特徴とする請
    求項１５記載のデータ処理装置。
17. 【請求項１７】 データ処理装置であって、 １ステージで命令フェッチを行う命令フェッチ部と、１
    ステージでフェッチされた命令の解読を行う命令解読部
    と、１ステージ及び２ステージの何れかで、解読された
    命令を実行する命令実行部とを含み、パイプライン段数
    がｎ段とｎより大きいｍ段とに可変でありｎ段又はｍ段
    の何れかの段数で命令をパイプライン処理する処理手段
    と、 処理手段のパイプライン段数を切り替える切り替え手段
    とを備え、 前記切り替え手段は、 データ処理装置が第１の動作環境にあるか、第２の動作
    環境にあるかを指定する指定手段と、 第１の動作環境にあると指定された場合には命令実行部
    を１ステージで動作させるｎ段パイプライン制御を行
    い、第２の動作環境にあると指定された場合には命令実
    行部を２ステージで動作させるｍ段パイプライン制御を
    行うパイプライン制御手段とを備え、 前記第１の動作環境にあるか第２の動作環境にあるか
    は、データ処理装置に供給される動作の周波数クロック
    と、データ処理装置に供給される電源電圧との何れかに
    応じて区別されることを特徴とするデータ処理装置。
18. 【請求項１８】 前記指定手段は、データ処理装置に供
    給される動作の周波数クロックと、データ処理装置に供
    給される電源電圧との何れかに応じて、第１の動作環境
    にあるか第２の動作環境にあるかを指定する ことを特徴
    とする請求項１７記載のデータ処理装置。
19. 【請求項１９】 前記命令実行部は、 命令解読部に解読された命令に従って、命令内容の一部
    を実行する第１部分演算器と、 第１部分演算器の実行結果をラッチするパイプラインラ
    ッチと、 第１部分演算器の実行結果とパイプラインラッチの出力
    との何れかを選択するセレクタと、 セレクタ出力に対して、前記命令内容の残部を実行する
    第２部分演算器とを備え、 前記パイプライン制御部は、 動作クロックが所定の周波数より低い場合には セレク
    タに前者を選択させ、かつ命令実行部を１ステージで動
    作させ、高い場合にはセレクタを後者を選択させ、かつ
    命令実行部を２ステージで動作させる ことを特徴とする
    請求項１８記載のデータ処理装置。
20. 【請求項２０】 前記データ処理装置は、さらに、処理
    手段により読み出された命令のうち拡張演算命令をパイ
    プライン処理する拡張処理装置を備え、 前記拡張処理装置は、 パイプライン段数がＫ段とＫより大きいＬ段とに可変で
    あり、拡張演算命令をパイプライン処理する拡張処理手
    段と、 前記切り替え手段に従って、拡張処理手段のパイプライ
    ン段数を切り替える拡張パイプライン制御手段とを備
    え、 前記拡張処理手段は、 １ステージで前記命令フェッチ部によりフェッチされた
    拡張演算命令の解読を行う拡張命令解読部と、 １ステージ及び２ステージの何れかの時間で前記拡張演
    算命令を実行する拡張命令実行部とを備え、 前記拡張パイプライン制御部は、前記切り替え手段に従
    って、拡張命令実行部を１ステージで動作させるか２ス
    テージで動作させるかを切り替えることを特徴とする請
    求項１９記載のデータ処理装置。
21. 【請求項２１】 レジスタを有し、メモリから命令を読
    み出して第１タイプの命令をパイプライン処理する第１
    処理手段と、 第１処理手段により読み出された命令中、第２タイプの
    命令を、パイプライン段数がＫ段とＫより大きいＬ段と
    に可変であり、Ｋ段又はＬ段の何れかの段数でパイプラ
    イン処理する第２処理手段と、 第２処理手段のパイプライン段数を切り替える切り替え
    手段とを備え、 前記第１処理手段は、第２処理手段がＫ段パイプライン
    処理を行う場合には、所定のステージで第２処理手段の
    実行結果を獲得し、第２処理手段がＬ段パイプライン処
    理を行う場合には、第１処理手段は、所定のステージよ
    り（Ｌ−Ｋ）段あとのステージで第２処理手段の実行結
    果を獲得し、獲得した実行結果を前記レジスタに格納す
    ることを特徴とするデータ処理装置。
22. 【請求項２２】 前記データ処理装置は、さらに第１処
    理手段にて読み出された命令を第２処理手段に伝達する
    命令バスと、 第２タイプの命令で指定されたレジスタデータを第１処
    理手段から第２処理手段に伝達する第１バスと、 第２処理手段による第２タイプの命令の実行結果を第２
    処理手段から第１処理手段に伝達する第２バスとを備
    え、 前記第１処理手段は、第２タイプの命令で指定されたレ
    ジスタデータを第１バスを介して第２処理手段に送信
    し、第２処理手段の実行結果を第２バスを介して獲得す
    ることを特徴とする請求項２１記載のデータ処理装置。
23. 【請求項２３】 前記切り替え手段は、 データ処理装置が第１の動作環境にあるか第２の動作環
    境にあるかを指定する指定手段と、 第１の動作環境にあると指定された場合には、第２処理
    手段をＫ段で実行させ、第２の動作環境にあると指定さ
    れた場合には、第２処理手段をＬ段で実行させるパイプ
    ライン制御手段とを備え、 前記第１の動作環境にあるか第２の動作環境にあるか
    は、データ処理装置に供給される動作クロックの周波数
    と、データ処理装置に供給される電源電圧との何れかに
    応じて区別されることを特徴とする請求項２１記載のデ
    ータ処理装置。
24. 【請求項２４】 前記第１処理手段は、 第１ステージ、第２ステージ、第３ステージ、第４ステ
    ージ、第５ステージを含むパイプライン処理を行い、 第１ステージにおいてメモリから命令をフェッチする命
    令フェッチ部と、 第２ステージにおいてフェッチされた第１のタイプの命
    令を解読するとともに、第２のタイプの命令で指定され
    るデータ格納先を検出する第１解読部と、 第３ステージにおいて第１解読部の解読結果に従って第
    １のタイプの命令を実行する第１実行部と、 第４ステージにおいて第１解読部の解読結果に従ってメ
    モリをアクセスし、第５ステージにおいて命令の実行結
    果をレジスタに格納する制御を行うデータ制御部とを備
    え、 前記第２処理手段は、 第２ステージにおいて命令フェッチ部によりフェッチさ
    れた第２のタイプの命令を解読する第２解読部と、 第１モードでは、第３ステージにおいて命令を実行し、
    第２モードでは、第３ステージにおいて命令の一部を実
    行し第４ステージにおいて命令の残部を実行する第２実
    行部とを備え、 前記パイプライン制御手段は、第１の動作環境にあると
    指定された場合には、第２実行部を第１モードで実行さ
    せ、第２の動作環境にあると指定された場合には、第２
    モードで実行させ、 前記データ制御部は、さらに、第１モードでは第４ステ
    ージにおいて第２実行部の実行結果を獲得して第５ステ
    ージにおいてレジスタに書き込み、第２モードでは第５
    ステージにおいて第２実行部の実行結果を獲得してレジ
    スタに書き込むことを特徴とする請求項２１、２２又は
    ２３記載のデータ処理装置。
25. 【請求項２５】 前記第２実行部は、 第２解読部により解読された命令の一部を実行する第１
    部分演算部と、 第１モードでは第１部分演算部の実行結果を透過出力
    し、第２モードでは第１部分演算部の実行結果を保持
    し、次のステージに出力する透過保持部と、 透過保持部から出力される第１部分演算部の実行結果を
    受けて、当該命令の残部を実行する第２部分演算部とを
    備えることを特徴とする請求項２４記載のデータ処理装
    置。
26. 【請求項２６】 データ処理装置であって、各々のステージが同一の単位時間を消費するｍ個のステ
    ージからなり、レジスタを有し、メモリから命令を読み
    出して第１タイプの命令をパイプライン処理する 第１処
    理手段と、 第１処理手段により読み出された命令中、第２タイプの
    命令をパイプライン処理し、前記ｍより小さいＫ段のパ
    イプラインからなり、Ｋ段中の何れかのステージは、さ
    らに前記単位時間を消費する通常モードと、前記単位時
    間の整数倍を消費する伸長モードとを切り替え可能であ
    る第２処理手段と、 第２処理手段の前記所定ステージを通常モードとするか
    伸長モードとするかを切り替える切り替え手段とを備
    え、 前記第１処理手段は、第２処理手段が通常モードにある
    場合には、所定のステージで第２処理手段の実行結果を
    獲得し、第２処理手段が伸長モードにある場合には、前
    記所定ステージよりも伸長された分だけ後のステージで
    第２処理手段の実行結果を獲得し、さらに第１処理手段
    は、獲得した実行結果を前記レジスタに格納することを
    特徴とするデータ処理装置。
27. 【請求項２７】 前記データ処理装置は、さらに第１処
    理手段にて読み出された命令を第２処理手段に伝達する
    命令バスと、 第２タイプの命令で指定されたレジスタデータを第１処
    理手段から第２処理手段に伝達する第１バスと、 第２処理手段による第２タイプの命令の実行結果を第２
    処理手段から第１処理手段に伝達する第２バスとを備
    え、 前記第１処理手段は、第２タイプの命令で指定されたレ
    ジスタデータを第１バスを介して第２処理手段に送信
    し、第２処理手段の実行結果を第２バスを介して獲得す
    ることを特徴とする請求項２６記載のデータ処理装置。
28. 【請求項２８】 前記第１処理手段は、第１ステージ、
    第２ステージ、第３ステージ、第４ステージ、第５ステ
    ージを含むパイプライン処理を行い、 第１ステージにおいてメモリから命令をフェッチする命
    令フェッチ部ト、 第２ステージにおいてフェッチされた第１のタイプの命
    令を解読するとともに、第２のタイプの命令で指定され
    るデータ格納先を検出する第１解読部と、 第３ステージにおいて第１解読部の解読結果に従って第
    １のタイプの命令を実行する第１実行部と、 第４ステージにおいて第１解読部の解読結果に従ってメ
    モリをアクセスし、第５ステージにおいて命令の実行結
    果をレジスタに格納する制御を行うデータ制御部と、 前記第２処理手段は、 第２ステージにおいて命令フェッチ部によりフェッチさ
    れた第２のタイプの命令を解読する第２解読部と、 第１モードでは、第３ステージにおいて前記単位時間を
    消費して命令を実行し、第２モードでは、伸長された第
    ３ステージにおいて前記単位時間の２倍を消費して命令
    を実行する第２実行部とを備え、 前記パイプライン制御手段は、第１の動作環境にあると
    指定された場合には、第２実行部を第１モードで実行さ
    せ、第２の動作環境にあると指定された場合には、第２
    モードで実行させ、 前記データ制御部は、さらに、第１モードでは第４ステ
    ージにおいて第２実行部の実行結果を獲得して第５ステ
    ージにおいてレジスタに書き込み、第２モードでは第５
    ステージにおいて第２実行部の実行結果を獲得してレジ
    スタに書き込むことを特徴とする請求項２６記載のデー
    タ処理装置。