WO2009118776A1 - マルチプロセッサ - Google Patents

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WO2009118776A1
WO2009118776A1 PCT/JP2008/000715 JP2008000715W WO2009118776A1 WO 2009118776 A1 WO2009118776 A1 WO 2009118776A1 JP 2008000715 W JP2008000715 W JP 2008000715W WO 2009118776 A1 WO2009118776 A1 WO 2009118776A1
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WO
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stage
multiprocessor
clock
data
control unit
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Application number
PCT/JP2008/000715
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English (en)
French (fr)
Inventor
吉沢英樹
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to PCT/JP2008/000715 priority patent/WO2009118776A1/ja
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Priority to US12/889,690 priority patent/US20110066827A1/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3875—Pipelining a single stage, e.g. superpipelining
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming

Definitions

  • the present invention relates to a multiprocessor.
  • FIG. 25 is a diagram showing a configuration example of a conventional multiprocessor (for example, Non-Patent Document 1 below).
  • This multiprocessor includes four processors up # 1 to up # 4 on one chip.
  • UMA Uniform Models such as Memory Architecture (NUMA) and Non-Uniform Memory Architecture (NUMA) are known.
  • a memory control system in which a plurality of processors are operated by a clock whose phase is sequentially shifted by a quarter period to use a memory in a time-sharing manner (for example, the following Patent Document 1). “Symmetric multiprocessing technology”, Toshio Uno, AI Publishing, August 13, 2001 JP 56-099559 A
  • FIG. 27 is a diagram showing the relationship between time and the processing capability of the entire multiprocessor.
  • the dotted line is the load curve of a system. As shown in the figure, when a load requiring four processors occurs in a certain time period, the number of necessary processors is four.
  • the conventional multiprocessor supplies power to all the processors even in a time zone where the load is small, there is a problem that the overall power is increased. In particular, information devices such as mobile phones are required to save power.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a multiprocessor that realizes space saving.
  • Another object of the present invention is to provide a multiprocessor that realizes power saving.
  • a multiprocessor comprising one processor
  • instruction sequences to be processed independently for each multiprocessor are shifted in phase within one cycle.
  • a pipeline processing unit for sequentially fetching is provided.
  • a multiprocessor that realizes space saving can be provided. Further, according to the present invention, it is possible to provide a multiprocessor that realizes power saving.
  • FIG. 1 is a diagram showing a configuration example of a multiprocessor system.
  • FIG. 2 is a diagram illustrating a configuration example of the clock control unit.
  • FIG. 3 is a diagram showing a configuration example of the fetch stage.
  • FIG. 4 is a diagram showing a configuration example of the decode stage.
  • FIG. 5 is a diagram illustrating a configuration example of the data read stage.
  • FIG. 6 is a diagram illustrating a configuration example of the calculation stage.
  • FIG. 7 is a diagram illustrating a configuration example of the data write stage.
  • FIG. 8 is a diagram showing a timing chart of the multiprocessor.
  • FIG. 9 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 10 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 11 is a timing chart of the multiprocessor.
  • FIG. 12 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 13 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 14 is a diagram showing a timing chart of the multiprocessor.
  • FIG. 15 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 16 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 17 is a diagram illustrating a configuration example of a clock inverter.
  • FIG. 18 is a diagram showing an example of state transition and processing of the clock inverter.
  • FIG. 19 is a diagram illustrating an example of a timing chart of the clock inverter.
  • FIG. 12 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 13 is a diagram illustrating an example of a timing chart of the multiprocessor.
  • FIG. 20 is a diagram illustrating a configuration example of the pipeline control unit.
  • FIG. 21 is a diagram illustrating an example of state transition of the pipeline control unit.
  • FIG. 22 is a diagram illustrating a definition example of clocks and enables output from the control signal output unit.
  • FIG. 23 is a diagram illustrating an example of a timing chart of the pipeline control unit.
  • FIG. 24 is a diagram illustrating a configuration example of a latch circuit.
  • FIG. 25 is a diagram showing a configuration example of a conventional multiprocessor.
  • FIG. 26 is a diagram illustrating an example of the relationship between the number of processors and the overall performance.
  • FIG. 27 is a diagram illustrating an example of a load curve.
  • multiprocessor system 10 multiprocessor 100: fetch stage 110: first pipeline control unit 111: next state determination unit 112: state storage unit 113: control signal output unit 120 (120-1 to 120-11) to 122 (122-1 to 122-9): first to third latch circuits 126: D-type flip-flop 127: Multiplexer 130 to 133: Adder (Add) 140: Register 150: First latch circuit 200: Decode stage 210: Second pipeline control unit 220 (220-1 to 220-19) to 222 (222-1 to 222-15): first to third stage latch circuit groups 230 to 233: Adder (Add) 240 to 243: Adder (Add) 250: second latch circuit 300: data read stage 310: third pipeline control unit 320 (320-1 to 320-3) to 322 (322-1 to 322-3): first to third stage latch circuit groups 330 to 331: multiplexer 350: third latch circuit 400: calculation Stage 410: Fourth pipeline control unit 420 (420-1 to 421-10) to 422 (422-1 to 422-8): first to to third
  • FIG. 1 is a diagram showing a configuration example of the multiprocessor system 1.
  • the multiprocessor system 1 includes a multiprocessor 10, an instruction RAM 700, a data memory 800, and a clock control unit 900.
  • the components indicated by solid lines indicate the configuration inside the multiprocessor 10
  • the portions indicated by dotted lines indicate the configuration outside the multiprocessor 10.
  • the multiprocessor 10 includes a fetch stage 100, a decode stage 200, a data read stage 300, an arithmetic stage 400, a data write stage 500, first to fifth latch circuits 150,... 550, and a register 600. Prepare.
  • the multiprocessor 10 is composed of one processor.
  • the fetch stage 100 mainly reads an instruction from the instruction RAM 700 based on the calculated instruction address and calculates the next instruction address. Further, the fetch stage 100 includes a program counter for calculating a jump destination address when the instruction includes a “jump” instruction.
  • the decode stage 200 mainly calculates and outputs an address (MemAd) for reading data from the data memory 800 and a data register number (Rs0 #, Rs1 #) for reading data from the register 600.
  • the data read stage 300 reads data (Data, Rs1) from the data memory 800 and the register 600 mainly based on the address and data register number from the decode stage 200.
  • the operation stage 400 mainly calculates an instruction based on the data (Rb) from the data read stage 300 or the data (Ra) from the register 600.
  • the data write stage 500 mainly writes the result (S) calculated in the operation stage 400 to the data memory 800 or the register 600.
  • the fetch stage 100 to the data write stage 500 are cascade-connected, and instructions are sequentially executed by pipeline processing (processing to perform a plurality of instructions at the same time in parallel). Details of each stage 100,..., 500 will be described later.
  • Each of the first to fifth latch circuits 150,..., 550 is provided in front of each stage 100,..., 500, and is output from the instruction RAM 700 and each stage 100,. Latch instructions, addresses, etc.
  • the first to fifth latch circuits 150,..., 550 are for outputting instructions and the like to the respective stages 100,.
  • the register 600 is a memory that stores data corresponding to variables included in the instruction.
  • the instruction RAM 700 is a memory for storing instructions.
  • the data memory 800 is a memory that stores data to be processed.
  • the clock controller 900 supplies clocks CK0 to CK9 to the stages 100,..., 500 and the first to fifth latch circuits 150,.
  • the clocks CK0 to CK4 are supplied to the first to fifth latch circuits 150,..., 550, respectively, and the clocks CK5 to CK9 are supplied to the stages 100,.
  • the first to fifth latch circuits 150,..., 550 operate in synchronization with the clocks CK0 to CK4, and the stages 100,..., 500 operate in synchronization with the clocks CK5 to CK9, respectively.
  • clocks LK5 to LK9 are input to the clock control unit 900 from the stages 100,.
  • the clocks LK5 to LK9 indicate clocks used in the respective stages 100,..., 500, and the clock control unit 900 confirms what clock each stage 100,. Used to do.
  • FIG. 2 is a diagram illustrating a configuration example of the clock control unit 900.
  • the clock control unit 900 includes a PLL circuit 901 and first to fifth clock inverters 920 to 960.
  • the PLL circuit 901 generates a clock ( ⁇ 8_CLK) having a 1/8 cycle (8 times speed) with respect to the reference clock (Ref_CLK), outputs the generated clock to the first to fifth clock inverters 920 to 960, and via an amplifier.
  • a clock ⁇ 8_CLK
  • Ref_CLK reference clock
  • To each stage 100 ..., 500 (CK5 to CK9).
  • Each stage 100,..., 500 is supplied with an 8 ⁇ clock ( ⁇ 8_CLK) as clocks CK5 to CK9.
  • the first to fifth clock inverters 920 to 960 each receive an 8 ⁇ speed clock ( ⁇ 8_CLK) and a mode Md, and generate and output clocks CK0 to CK4 according to the internal state. Details of the clock inverters 920 to 960 will be described later.
  • each of the clock inverters 920 to 960 is configured by a flip-flop or the like, and operates as a state machine in which the internal state sequentially changes. This is to output a clean rectangular wave clock.
  • each stage 100,..., 500 of the multiprocessor 10 operates in a 4-processor mode, a 2-processor mode, or a 1-processor mode.
  • Each stage 100,..., 500 has a four-stage pipeline, and by operating a certain stage according to the mode Md, the multiprocessor 10 operates as a 4-processor mode, a 2-processor mode, or a 1-processor mode.
  • the mode Md indicates whether the multiprocessor 10 is operated in the 4-processor mode, the 2-processor mode, or the 1-processor mode.
  • the mode Md is input to the first latch circuit 150 and the first clock inverter 920 of the clock control unit 900.
  • the mode Md input to the first latch circuit 150 is output to the fetch stage 100 and sequentially output to the second latch circuit 250, the decode stage 200, and the like. Further, the mode Md input to the first clock inverter 920 is also sequentially output to the clock inverters 930 to 960.
  • FIG. 3 shows a fetch stage 100
  • FIG. 4 shows a decode stage 200
  • FIG. 5 shows a data read stage 300
  • FIG. 6 shows an operation stage 400
  • FIG. 3 shows a fetch stage 100
  • FIG. 4 shows a decode stage 200
  • FIG. 5 shows a data read stage 300
  • FIG. 6 shows an operation stage 400
  • FIG. 3 shows a fetch stage 100
  • FIG. 4 shows a decode stage 200
  • FIG. 5 shows a data read stage 300
  • FIG. 6 shows an operation stage 400
  • the fetch stage 100 includes a first pipeline control unit ( ⁇ pipeline control means_F) 110 and first-stage latch circuit groups 120-1 to 120-11 (hereinafter 120- 1 to 120-11 will be indicated as 120 unless otherwise specified), the second stage latch circuit group 121-1 to 121-10 (hereinafter also referred to as 121), and the third stage latch circuit group 122-1. 122-9 (also 122), four adders Add 130 to 133, and a register 140.
  • ⁇ pipeline control means_F first pipeline control unit
  • first-stage latch circuit groups 120-1 to 120-11 hereinafter 120- 1 to 120-11 will be indicated as 120 unless otherwise specified
  • the second stage latch circuit group 121-1 to 121-10 hereinafter also referred to as 121
  • the third stage latch circuit group 122-1 122-9 (also 122), four adders Add 130 to 133, and a register 140.
  • the fetch stage 100 realizes four-stage pipeline processing by the three-stage latch circuit groups 120 to 122.
  • the latch circuit groups 120 to 122 in each stage operate based on the clocks CKa to Ckc and the enable ENa to ENc from the first pipeline control unit 110.
  • the latch circuit group 121 at the second stage latches an instruction from the upstream
  • the latch circuit groups 120 and 122 at the other stages output the instruction from the upstream as it is.
  • the fetch stage 100 operates in one processor mode, and the first to third stage latch circuit groups 120 to 122 have instructions from the upstream, etc. Is output without being latched.
  • the first pipeline control unit 110 receives the mode Md from the first latch circuit 150 and the clock CK5 from the clock control unit 900, and determines which clock CKa to CKc and enable ENa to Whether ENc is set to “High” or “Low” is determined, and the determined clocks CKa to CKc and enables ENa to ENc are output.
  • the first pipeline control unit 110 operates as a state machine including a flip-flop inside. This is because the clocks CKa to CKc and the enable signals ENa to ENc are output as clean rectangular waves. Details will be described later.
  • the fetch stage 100 also includes a portion (right side in FIG. 3) that functions as a program counter that calculates a Jump address for a “jump” instruction.
  • each adder Add 130 to 133 adds, for example, 8 bits of a 32-bit address.
  • each of the latch circuit groups 120 to 122 sequentially latches 8 bits of 32 bits, and each adder 130 to 133 sequentially latches 8 bits. to add.
  • the latch circuit group 121 in the second stage sequentially latches 16 bits out of the 32-bit address, and each adder 130 to 133 has a 16-bit address latched or the like. Are added sequentially.
  • Register 140 stores the instruction address.
  • the fetch stage 100 reads an instruction from the instruction RAM 700 based on the instruction address stored in the register 140.
  • the register 140 has four internal registers that hold the outputs of the adder 133 and the latch circuit groups 122-6 to 122-8. From the internal register selected based on the output from the latch circuit 122-9, Output instruction address.
  • the fetch stage 100 converts the instruction read from the instruction RAM 700 into an instruction code Code and outputs it. Further, when a variable is included in the instruction, the fetch stage 100 generates and outputs a register number (Ridx #) (generally called an index register number) for storing the variable in the register 600.
  • a register number (Ridx #) (generally called an index register number) for storing the variable in the register 600.
  • the decode stage 200 includes a second pipeline control unit ( ⁇ pipeline control means_D) 210 and first-stage latch circuit groups 220-1 to 220-19 (hereinafter referred to as 220-). 1 to 220-19 unless otherwise specified), the second-stage latch circuit groups 221-1 to 221-17 (also 221), and the third-stage latch circuit group 222- 1 to 222-15 (also 222 hereinafter) and adders 230 to 233 and 240 to 243.
  • ⁇ pipeline control means_D first-stage latch circuit groups 220-1 to 220-19
  • 220- first-stage latch circuit groups 220-1 to 220-19
  • 221 first-stage latch circuit groups 221-1 to 221-17
  • the third-stage latch circuit group 222- 1 to 222-15 also 222 hereinafter
  • the decode stage 200 also realizes four-stage pipeline processing by the first to third stage latch circuit groups 220 to 222.
  • the first to third stage latch circuit groups 220 to 222 are based on the clocks CKa to CKc and the enable signals ENa to ENc output from the second pipeline control unit 210, and the second stage latch circuit group 221. Only operate (two-processor mode), all stages of latch circuit groups 220-222 operate (four-processor mode), or all stages of latch circuit groups 220-222 pass instruction codes, etc. (one processor) Mode).
  • the second pipeline control unit 210 receives the mode Md and the clock CK6 from the clock control unit 900, and sets which clock CKa to CKc and enable ENa to ENc to “High” or “Low” depending on the internal state. Decide whether to output a clock or the like. Similarly to the first pipeline control unit 110, the second pipeline control unit 210 also operates as a state machine. Details will be described later.
  • the numerical value Ridx_i stored in the index register number Ridx # is read from the register 600, the memory address MemAd and the immediate value Imm are calculated from the numerical value Ridx_i, and the read numerical value Ridx_i is also calculated (updated). Output.
  • the decode stage 200 obtains an immediate value Imm or a memory address MemAd by adding each 8 bits to a 32-bit numerical value (Ridx_i) or the like by adders 230 to 233, and each 8 bits is added to each adder 240.
  • the update value Ridx_o is obtained by adding up to ⁇ 243.
  • the decode stage 200 outputs the input instruction code Code and mode Md, and generates and outputs data register numbers Rs0 # and Rs1 #.
  • the data read stage 300 includes a third pipeline control unit ( ⁇ pipeline control means_R) 310 and first-stage latch circuit groups 320-1 to 320-3 (hereinafter 320). -1 to 320-3 unless otherwise specified) 320, second-stage latch circuit groups 321-1 to 321-3 (hereinafter also referred to as 321), and third-stage latch circuit group 322 -1 to 322-3 (also 322 hereinafter) and two multiplexers 330 and 331.
  • ⁇ pipeline control means_R first-stage latch circuit groups 320-1 to 320-3
  • 320 first-stage latch circuit groups 320-1 to 320-3
  • second-stage latch circuit groups 321-1 to 321-3 hereinafter also referred to as 321
  • third-stage latch circuit group 322 -1 to 322-3 also 322 hereinafter
  • the data read stage 300 also realizes four-stage pipeline processing by the first to third stage latch circuit groups 320 to 322.
  • the latch circuit groups 320 to 322 in each stage operate based on the clocks CKa to CKc and the enable ENa to ENc output from the third pipeline control unit 310, and the data read stage 300 operates in the 4-processor mode or 2-processor mode. Or, it operates as one processor mode.
  • the third pipeline control unit 310 receives the mode Md and the clock CK7 from the clock control unit 900, and sets which clock CKa to CKc and enable ENa to ENc to “High” or “Low” depending on the internal state. Decide whether to output a clock or the like.
  • the third pipeline control unit 310 also operates as a state machine. Details will be described later.
  • the data read stage 300 reads the data Data by outputting the memory address MemAd from the decode stage 200 to the data memory 800 as the read address Addr. In addition, the data read stage 300 outputs the data register numbers Rs0 # and Rs1 # input from the decode stage 200 to the register 600, and the data stored in the numbers (precisely, the data Rs1 corresponding to the register number Rs1 #). ) Is read from the register 600.
  • the multiplexers 330 and 331 multiplex the data (Data) from the data memory 800 and the data (Rs1) from the register 600 and output the multiplexed data.
  • the output value (Rb) is one value of the binomial operation.
  • the data read stage 300 is described above while the first to third latch circuit groups 320 to 322 latch the memory address MemAd and the like with the latch circuit groups 320 to 322 according to the clocks CKa to CKc and the enable ENa to ENc. Perform calculations and so on.
  • the data read stage 300 outputs an output enable (OE) to the data memory 800.
  • OE output enable
  • the arithmetic stage 400 includes a fourth pipeline control unit ( ⁇ pipeline control means_E) 410 and first-stage latch circuit groups 420-1 to 420-10 (420-1 to 420-1). 420-10 unless otherwise specified), the second-stage latch circuit groups 421-1 to 421-9 (also the following, 421), and the third-stage latch circuit group 422- 1 to 422-8 (also 422 below) and four arithmetic logic units (ALU (Arithmetic and Logic Unit))) 430-433.
  • ALU Arimetic and Logic Unit
  • the arithmetic stage 400 four stages of pipeline processing are realized by the three stages of latch circuit groups 420 to 422, and the clock (CKa to Ckc) and enable (ENa to ENc) from the fourth pipeline control unit 410 are realized. Based on the above, it operates as a 4-processor mode, 2-processor mode, or 1-processor mode.
  • the fourth pipeline control unit 410 receives the mode Md and the clock CK8 and determines whether to set the clocks CKa to CKc and the enable ENa to ENc to “High” or “Low” according to the internal state. Then output.
  • the fourth pipeline control unit 410 also operates as a state machine. Details thereof will be described later.
  • the operation stage 400 uses one data (Rb) of the binary operation from the data read stage 300 and the other data (Ra: data corresponding to the data register number Rs0 #) read from the register 600 as an arithmetic logic unit 430. ⁇ 433. For example, when each data is 32 bits, the operation stage 400 performs operations by 8 bits in arithmetic logic units 430 to 433, respectively.
  • the calculation stage 400 outputs the calculation result (S) to the data write stage 500.
  • the operation stage 400 outputs the operation result (S) while latching each 8 bits calculated by the latch circuit groups 420 to 422 in each stage according to the clocks CKa to CKc and the enable ENa to ENc.
  • the operation stage 400 also outputs a flag (Flags) indicating whether the operation result (S) is written in the data memory 800 or the register 600.
  • the data write stage 500 includes a fifth pipeline control unit ( ⁇ pipeline control means_W) 510 and first-stage latch circuit groups 520-1 to 520-3 (hereinafter, particularly, 520-1 to 520-3 are denoted as 520 unless otherwise noted), second-stage latch circuit groups 521-1 to 521-3 (hereinafter, similarly 521), and third-stage latch circuit group 522 -1 to 522-3 (hereinafter, similarly, 522).
  • ⁇ pipeline control means_W first-stage latch circuit groups 520-1 to 520-3
  • second-stage latch circuit groups 521-1 to 521-3 hereinafter, similarly 521
  • third-stage latch circuit group 522 -1 to 522-3 hereinafter, similarly, 522).
  • the data write stage 500 also realizes four-stage pipeline processing by the first to third stage latch circuit groups 520 to 522, and the clocks CKa to CKc and the enable ENa to the fifth pipeline control unit 510 are realized. Based on ENc, the latch circuit groups 520 to 522 in each stage operate to operate in the 4-processor mode, 2-processor mode, or 1-processor mode.
  • the fifth pipeline control unit 510 receives the mode Md and the clock CK9, and outputs clocks CKa to CKc and enables ENa to Enc according to the internal state.
  • the fifth pipeline control unit 510 also operates as a state machine. Details thereof will be described later.
  • the data write stage 500 When the operation result (S) is written to the data memory 800, the data write stage 500 outputs the operation result (S) as data (Data) to the data memory 800, and also outputs an address (Addr) and a write enable (WE). To do.
  • the data write stage 500 When the operation result (S) is written to the register 600, the data write stage 500 outputs the operation result (S) as data (Rd) to the register 600 and also has a register number (Rd #) and a write enable (RdWE). Output.
  • the data write stage 500 obtains a “jump mode” indicating the instruction and an address (jump address) that is the operation result (S). Output to the fetch stage 100.
  • the program counter (the component on the right side of FIG. 3) of the fetch stage 100 calculates this jump address.
  • the vertical direction indicates the operation of each stage 100,..., 500, and the horizontal direction indicates time.
  • the fetch stage (F) 100 executes an instruction with a half cycle as compared with the one-processor mode.
  • the fetch stage 100 processes the (# n + 1) -th instruction in the first stage of the second latch circuit group 121 in the first cycle, and the (# n + 1) -th instruction in the second cycle in the second latch circuit. Reading is performed while latching in the group 121, and the (#m) -th instruction is processed in the preceding stage of the second latch circuit group 121.
  • the decode stage (D) 200 shifts to the 2-processor mode at the third cycle, performs processing for the (# n + 1) th instruction, and performs the (# n + 1) th instruction (#m) at the fourth cycle. ) Process for the second instruction. Thereafter, the same processing is performed in the other stages 300 to 500. As shown in FIG. 8, each instruction is sequentially processed in a pipeline at each stage 100-500.
  • FIG. 9 is substantially the same as FIG. 8, but shows an example of a timing chart including clocks (CKa to CKc) and enables (ENa to ENc) output from the pipeline control units 110,.
  • FIG. 9 shows an example of a timing chart including clocks (CKa to CKc) and enables (ENa to ENc) output from the pipeline control units 110,.
  • Each stage 100,..., 500 operates as a two-processor mode by operating the second stage latch circuit group 121,..., 521 based on the clock CKb and the enable ENb.
  • the second latch circuit group 121 latches the instruction code and the address included in the (# n + 1) th instruction, and latches while the clock CKb is “High”. Outputs instruction code etc.
  • the second latch circuit group 121 does not particularly operate, and processing is performed by the adders 130 to 133 and the like.
  • the fetch stage 100 repeats the same processing after shifting to the two-processor mode.
  • the decode stage (D) 200 performs the same processing as the processing performed in the first cycle of the fetch stage (F) 100 in the third cycle, and this is sequentially repeated. From the decode stage (D) 200 to the data write stage (W) 500, each instruction is sequentially processed in the pipeline.
  • Clocks CKa to CKc and enables ENa to ENb in the respective stages 100,..., 500 are supplied from the first to fifth pipeline control units 110,. Is output.
  • the first to fifth pipeline control units 110,..., 510 determine which clocks CKa to CKc and enable ENa to ENc are set to “High” based on the mode Md and the current internal state. To make a transition to the next state.
  • FIG. 10 is a diagram illustrating an example of a timing chart including the state ST of each pipeline control unit 110,...
  • the first pipeline control unit ( ⁇ pipeline control means_F) 110 receives all clocks CKa to CKc and enables ENa to ENc when the current state ST is “0” and the mode Md is “2”. Set to “Low”. Then, the first pipeline control unit 110 sets the next state to “1”. When the state ST transitions to “1” in the next cycle (cycle of the 8 ⁇ speed clock CK5), the first pipeline control unit 110 changes the enable ENb from the current state ST “1” and the mode Md “2”. Only a clock with only “High” is output. Then, the first pipeline control unit 110 sets the next state to “1” again.
  • the first pipeline control unit 110 repeats the same processing and outputs clocks CKa to CKc and enables ENa to ENc.
  • the second to fifth pipeline control units 210,..., 510 perform similar processing. The configurations and operations of the first to fifth pipeline control units 110,..., 510 will be described later.
  • 11 to 13 are examples of timing charts when the processor mode is changed in the order of 1 ⁇ 4 ⁇ 1. As shown in FIG. 11, in the case of the 4-processor mode, each stage 100,... Each instruction is sequentially processed in the pipeline at a quarter cycle.
  • FIG. 12 is an example of a timing chart including clocks CKa to CKc and enables ENa to ENc.
  • the fetch stage (F) 100 operates the first-stage latch circuit group 120 by setting the clock CKa and the enable ENa to “High”, and sets the clock CKb and the enable ENb to “High”.
  • the second latch circuit group 121 is operated, and the third latch circuit group 122 is operated by setting the clock CKc and the enable ENc to “High”.
  • each instruction is sequentially processed in the pipeline, and each instruction is processed in the pipeline from the fetch stage 100 to the data write stage (W) 500.
  • FIG. 13 is an example of a timing chart including the state ST.
  • the first pipeline control unit ( ⁇ pipeline control unit_F) 110 sets the next state to “8” and the clocks ENa to ENc.
  • a signal for setting all the ENA to ENc to “Low” is output.
  • the first pipeline control unit 110 sets the next state to “9” and outputs a signal “High” only for the enable ENa. The same applies to the other pipeline control units 210,.
  • each stage 100,..., 500 performs processing for each instruction at a cycle (double speed) that is 1 ⁇ 2 of the cycle of the two-processor mode. Further, each stage 100,..., 500 is set to the 4-processor mode by sequentially setting the clocks CKa to CKc and the enable ENa to ENc to “High” and operating the latch circuit groups 120,. Transition.
  • FIG. 16 is an example of a timing chart including the state ST of each pipeline control unit 110,.
  • the state ST sequentially transitions to “2”, “L”, “M”,. This is different from the state ST transition (“0”, “8”, “9”, etc Immediately after the transition. This is because the state ST before the transition is different between the two. However, after that, the state ST repeats “D” and “C”, and the fetch stage 100 transits the same state ST as in the case of shifting from the 1 processor mode to the 4 processor mode.
  • FIG. 17 to 19 are diagrams showing examples of the configuration and operation of the first clock inverter 920.
  • the clock inverter 920 includes a next state determination unit 921, a state storage unit 922, and a control signal output unit 923.
  • the next state determination unit 921 is a combinational logic circuit, and the state storage unit 922 and the control signal output unit 923 are flip-flops.
  • the next state determination unit 921 receives the mode Md, the clock LK, and the state ST, and outputs the next state S, the logic signal D, and the mode SMdr.
  • the state storage unit 922 stores the next state S, and outputs the next state S stored after one cycle of the supplied clock CK (8 ⁇ speed clock ( ⁇ 8_CLK)) as the current state ST to the next state determination unit 921 To do.
  • the control signal output unit 923 receives the mode SMdr and the logic signal D, and outputs the clock Q and the mode Mdr after one cycle of the clock CK.
  • the clock Q is the clock CK0, and when the clock inverter 920 is the second to fifth clock inverters 930 to 960, the clock Q is the clocks CK1 to CK4, respectively.
  • the mode Mdr is input to the second clock inverter 930 at the next stage as the mode Md. Also for the other clock inverters 940 to 960, the mode Mdr is input from the clock inverters 930 to 950 in the previous stage.
  • the clock inverter 920 receives a clock CK (8 ⁇ speed clock ( ⁇ 8_CLK)), and the units 921 to 923 operate in synchronization with the clock CK.
  • the clock LK is a clock from the first pipeline control unit 110 as described above, and indicates which mode the first pipeline control unit 110 is currently operating on.
  • the next state determination unit 921 uses the clock LK for confirmation.
  • the other clock inverters 930 to 960 also receive the clock LK from the pipeline control units 210,.
  • FIG. 18 is a diagram showing an example of state transition of the clock inverter 920. As shown in the figure, the clock inverter 920 transits eight states ST from “0” to “7”. The squares shown in the figure indicate the contents of processing performed by the clock inverter 920 in each state.
  • the clock inverter 920 outputs the logic signal D and the mode SMdr from the next state determination unit 921 based on the input mode Md (or Mdr) and the current state ST (number in the circle).
  • the clock inverter 920 when the clock inverter 920 is reset, “0” is output as the output clock Q, and “1” is output as the mode SMdr to the clock inverter 930 in the next stage, and the state transitions to the next state “0”. To do.
  • the next state determination unit 921 When the clock inverter 920 transitions to the state “0”, the next state determination unit 921 outputs “1” as the logic signal D and “0” as the mode SMdr.
  • the next state determination unit 921 When the clock inverter 920 transitions to the state “1”, the next state determination unit 921 outputs the input mode Md as the mode SMdr, and outputs a logic signal D according to the mode Mdr, and the next state “2”. Transition to. The clock inverter 920 repeats this thereafter.
  • Such state transition is predetermined, and is stored in the memory of the next state determination unit 921, for example.
  • FIG. 19 is a diagram showing an example of a timing chart of the clock inverter 920.
  • the next state determination unit 921 outputs “2” as the mode SMdr and “0” as the logic signal D (state transition in FIG. 18). (See also figure).
  • the next-stage clock inverter 930 performs the above-described processing based on the mode Mdr from the first clock inverter 920 and the current state ST. The same applies to the other clock inverters 940-960.
  • the clock inverters 920 to 960 supply the clocks CK0 to CK4 to the first to fifth latch circuits 150,... 550 (see FIG. 1). Since the first to fifth latch circuits 150,..., 550 latch and output instructions from the upstream by clocks CK0 to CK4 corresponding to each processor mode, each stage 100,. Instructions and the like from the upstream can be processed at a cycle according to each processor mode (see FIGS. 10, 13, and 16).
  • FIG. 20 is a diagram illustrating a configuration example of the first pipeline control unit 110.
  • the pipeline control unit 110 includes a next state determination unit 111, a state storage unit 112, and a control signal output unit 113.
  • the next state determination unit 111 is a combinational logic circuit, and the state storage unit 112 and the control signal output unit 113 are flip-flops.
  • the pipeline control unit 110 operates as a state machine.
  • the next state determination unit 111 receives the input mode Md and the current state ST stored in the state storage unit 112, and outputs the next state S and the signal D.
  • the state storage unit 112 stores the next state S, and outputs the stored state ST to the next state determination unit 111 after one clock CK (8 ⁇ clock ( ⁇ 8_CLK)) cycle.
  • the control signal output unit 113 receives the signal D from the next state determination unit 11 and outputs clocks CKa to CKc and enables ENa to ENc according to the signal D after one cycle of the clock CK.
  • FIG. 21 is a diagram illustrating an example of state transition in the first pipeline control unit 110. The number in the figure shows the state.
  • the pipeline control unit 110 transitions 29 states from “0” to “6” and “8” to “P” in total.
  • the pipeline control unit 110 transitions to the next state “1” after one clock CK period, The state “1” is repeated continuously.
  • the pipeline control unit 110 then repeats the state “3” twice in succession, and then transitions to the state “2” when the mode Md is “2”, and the state “3” when the mode Md is other than “2”. Transition to “4”.
  • the state of the pipeline control unit 110 transitions from “0” ⁇ “1” ⁇ “1” ⁇ “1” ⁇ “2” ⁇ “2” ⁇ “3”.
  • Such state transition is predetermined and stored in the memory of the pipeline control unit 110, for example.
  • next state determination unit 11 outputs a signal D corresponding to the determined next state S to the control signal output unit 113.
  • the control signal output unit 113 generates and outputs clocks CKa to CKc and enables ENa to ENc based on the state signal D.
  • FIG. 22 is a diagram illustrating a correspondence relationship between the state ST, the clocks CKa to CKc, and the enables ENa to ENc.
  • FIG. 23 is a diagram illustrating an example of a timing chart in the first pipeline control unit 110.
  • the next state determination unit 111 sets the next state S to “1” and outputs it to the state storage unit 112 (see also FIG. 21). )
  • the signal D indicating the next state S is set to “1” and output to the control signal output unit 113.
  • the control signal output unit 113 latches “1” and outputs the clocks CKa to CKc and enables ENa to ENc in which only the enable ENb is set to “1” with reference to the table shown in FIG.
  • the first pipeline control unit 110 sequentially repeats this, and outputs clocks CKa to CKc and enables ENa to ENc.
  • the other pipeline control units 210,..., 510 perform similar processing.
  • the next state determination unit 111 includes the table shown in FIG. 22 and outputs a 6-bit signal D according to the next state S (or state ST). Good.
  • Each bit of the signal D corresponds to each of the clocks CKa to CKc and the enables ENa to ENc, and the control signal output unit 113 outputs the clocks CKa to CKc and the enables ENa to ENc according to the signal D.
  • each pipeline control unit 110,..., 510 outputs clocks CKa to CKc and enables ENa to ENc, and each stage 100,.
  • the latch circuit groups 120,... At any stage are operated. Accordingly, the multiprocessor 10 operates in the 4-processor mode, the 2-processor mode, or the 1-processor mode, and operates so that instructions are processed by four processors, two processors, or the like.
  • FIG. 24 is a diagram showing a configuration example of the latch circuit 120-1 in the first-stage latch circuit group 120 (hereinafter simply described as “latch circuit 120” unless otherwise specified) for ease of explanation.
  • the other latch circuits 120-2 to 120-11 in the first stage latch circuit group 120 have the same configuration as the latch circuit 120, and the latch circuit groups 121,.
  • the latch circuit 120 includes an AND gate 125, a D-type flip-flop 126, and a multiplexer 127.
  • the AND gate 125 outputs a logical sum “1” to the clock terminal CK of the D-type flip-flop 126.
  • the D flip-flop 126 updates the internal state at the rising edge of the logical sum “1” input to the clock terminal CK, latches the instruction code input to the terminal D, and the instruction latched for “1” A code or the like is output from terminal Q.
  • the multiplexer 127 selects and outputs an instruction code or the like output from the output terminal Q of the D-type flip-flop 126 when the enable EN is “1”, and the input instruction code or the like when the enable EN is “0”. Output directly.
  • the latch circuit 120 uses the enable EN as a selection signal for selecting which input in the multiplexer 127, even when the enable EN is “0”, the input instruction code is bypassed and output. Can be made.
  • the latch circuit 120 can operate as described above, for example, as shown in FIG. 10, when the clock CKb and the enable ENb are “High”, the second stage latches of the stages 100,.
  • the circuit groups 121,..., 521 latch the instruction code from the upstream and operate as a two-processor mode.
  • each stage 100,..., 500 realizes four-stage pipeline processing by the first to third stage latch circuit groups 120,.
  • the stage latch circuit group 120 By operating the stage latch circuit group 120,..., It can be operated by four processors, two processors, or one processor. Therefore, since the multiprocessor 10 can be configured by one processor, for example, space can be saved as compared with a case where the multiprocessor is configured by four processors.
  • the multiprocessor 10 since the multiprocessor 10 only needs to operate one processor, power saving can be realized as compared with a multiprocessor composed of four processors.
  • each stage 100,..., 500 has only the second latch circuit group 121,..., 521, thereby realizing two-stage pipeline processing and operating as two processors or one processor. You can also. Also, each stage 100,..., 500 can be realized as eight stages of pipeline processing by the first to seventh latch circuit groups and operated as eight processors, four processors, two processors, and one processor. Further, 32-stage pipeline processing can be realized by the first to 31st latch circuit groups, and can be operated as 32 processors, 16 processors, 8 processors, or the like.
  • the number of stages that can be realized is based on the number of bits such as instructions that can be processed by the multiprocessor. That is, in the example described above, the number of bits that can be processed by the multiprocessor 10 has been described as 32 bits, and can be processed 8 bits at a time by realizing four-stage pipeline processing. Therefore, it is possible to process 4 bits by an 8-stage pipeline, process 2 bits by a 16-stage pipeline, or process 1 bit by a 32-stage pipeline.
  • each stage 100, ..., 500 first to (2 k -1) stage (k Can realize 2 k pipeline processing by a latch circuit group of 1 ⁇ k ⁇ n).
  • each stage 100 sequentially shifts to each processor mode, each stage 100,.
  • each stage 100 for example, after all the stages 100,..., 500 have shifted to the two-processor mode, only one stage 100,..., 500 (for example, the decode stage 200) does not shift to another processor mode.
  • the above-described example has been described with the example of the multiprocessor 10 having each stage 100,..., 500 in one processor.
  • the present invention can also be implemented by the multiprocessor 10 provided with a plurality of such processors.
  • the data memory 800, the instruction RAM 700, and the clock control unit 900 have been described as being arranged outside the multiprocessor 10.
  • any or all of the data memory, the instruction RAM 700, and the clock control unit 900 may be provided in the multiprocessor 10.
  • the multiprocessor 10 has been described as having five stages. For example, three stages (for example, the decode stage 200 and the data read stage 300, and the calculation stage 400 and the data write stage 500 are one.
  • the multiprocessor 10 may be configured by four stages (for example, the calculation stage 400 and the data write stage 500 are one stage).
  • the multiprocessor 10 may be configured as two to four stages by any combination of the stages 100 to 500.

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Abstract

　一つのプロセッサによりなるマルチプロセッサにおいて、マルチプロセッサごとに独立して処理されるべき命令列を、一サイクル内で位相をずらして順次フェッチするパイプライン処理部を備える。

Description

マルチプロセッサ
　本発明は、マルチプロセッサに関する。
　従来から、複数のプロセッサを１チップに集積したマルチプロセッサがある。図２５は従来のマルチプロセッサの構成例を示す図である（例えば、以下の非特許文献１）。このマルチプロセッサは、１チップ上に４つのプロセッサｕｐ＃１～ｕｐ＃４を備える。
　１チップに複数のプロセッサｕｐ＃１～ｕｐ＃４を集積するためにマルチプロセッサは、プロセッサｕｐ＃１～ｕｐ＃４の個数分の論理回路をチップ上に搭載する必要がある。このため、メモリを共有化する等により、各プロセッサｕｐ＃１～ｕｐ＃４間での情報の共有化や回路規模増大を防止している。例えば、共有メモリで構成されるマルチプロセッサは、ＵＭＡ（Uniform
Memory Architecture）やＮＵＭＡ（Non-Uniform Memory Architecture）などのモデルが知られている。
　尚、従来のマルチプロセッサとして、１／４周期づつ順次位相をずらしたクロックにより複数のプロセッサを動作させることでメモリを時分割に使用するようにしたメモリ制御方式が開示される（例えば、以下の特許文献１）。　
「対称型マルチプロセッシング技術」、宇野俊夫、エーアイ出版、２００１年８月１３日 特開昭５６－０９９５５９号公報
　しかし、メモリが共有化されても、マルチプロセッサはメモリへのアクセス制約などにより必ずしも理想性能を得ることはできない（図２６参照）。一方で、プロセッサ数を増加させることは回路規模の増大を招く。とくに、携帯電話などの情報機器では省スペース化が要求される。
　また、マルチプロセッサは、設計段階において求められる最大性能を満たすように搭載プロセッサ数を決定している。図２７は時間とマルチプロセッサ全体の処理能力との関係を示す図である。点線はあるシステムの負荷曲線である。同図に示すように、ある時間帯において４つのプロセッサを必要とする負荷が発生する場合、必要なプロセッサ数は４個となる。しかし、従来のマルチプロセッサは、負荷が小さい時間帯であっても、全プロセッサに電力を供給しているため、全体の電力を増大させている問題がある。とくに、携帯電話などの情報機器は省電力化が要求される。
　そこで、本発明は上記問題点に鑑みてなされたもので、その目的は省スペース化を実現したマルチプロセッサを提供することにある。
　また、本発明の他の目的は省電力化を実現したマルチプロセッサを提供することにある。
　上記目的を達成するために、本発明の一実施態様によれば、一つのプロセッサによりなるマルチプロセッサにおいて、マルチプロセッサごとに独立して処理されるべき命令列を、一サイクル内で位相をずらして順次フェッチするパイプライン処理部を備える。
　本発明によれば、省スペース化を実現したマルチプロセッサを提供できる。また、本発明によれば、省電力化を実現したマルチプロセッサを提供できる。
図１はマルチプロセッサシステムの構成例を示す図である。 図２はクロック制御部の構成例を示す図である。 図３はフェッチステージの構成例を示す図である。 図４はデコードステージの構成例を示す図である。 図５はデータリードステージの構成例を示す図である。 図６は演算ステージの構成例を示す図である。 図７はデータライトステージの構成例を示す図である。 図８はマルチプロセッサのタイミングチャートを示す図である。 図９はマルチプロセッサのタイミングチャートの例を示す図である。 図１０はマルチプロセッサのタイミングチャートの例を示す図である。 図１１はマルチプロセッサのタイミングチャートを示す図である。 図１２はマルチプロセッサのタイミングチャートの例を示す図である。 図１３はマルチプロセッサのタイミングチャートの例を示す図である。 図１４はマルチプロセッサのタイミングチャートを示す図である。 図１５はマルチプロセッサのタイミングチャートの例を示す図である。 図１６はマルチプロセッサのタイミングチャートの例を示す図である。 図１７はクロックインバータの構成例を示す図である。 図１８はクロックインバータの状態遷移と処理の例を示す図である。 図１９はクロックインバータのタイミングチャートの例を示す図である。 図２０はパイプライン制御部の構成例を示す図である。 図２１はパイプライン制御部の状態遷移の例を示す図である。 図２２は制御信号出力部からの出力されるクロック及びイネーブルの定義例を示す図である。 図２３はパイプライン制御部のタイミングチャートの例を示す図である。 図２４はラッチ回路の構成例を示す図である。 図２５は従来のマルチプロセッサの構成例を示す図である。 図２６はプロセッサ数と全体性能との関係例を示す図である。 図２７は負荷曲線の例を示す図である。
符号の説明
１：マルチプロセッサシステム　　　　　１０：マルチプロセッサ
１００：フェッチステージ　　　　　　　１１０：第１のパイプライン制御部
１１１：次状態決定部　　　　　　　　　１１２：状態記憶部
１１３：制御信号出力部
１２０（１２０‐１～１２０‐１１）～１２２（１２２‐１～１２２‐９）：第１段目～第３段目のラッチ回路群　　　　　　　　　　
１２６：Ｄ型フリップフロップ          １２７：マルチプレクサ　　
１３０～１３３：加算器（Ａｄｄ）      １４０：レジスタ
１５０：第１のラッチ回路　　　　　　　２００：デコードステージ
２１０：第２のパイプライン制御部　　　
２２０（２２０‐１～２２０‐１９）～２２２（２２２‐１～２２２‐１５）：第１段目～第３段目のラッチ回路群　　　　　　　　　
２３０～２３３：加算器（Ａｄｄ）      ２４０～２４３：加算器（Ａｄｄ）
２５０：第２のラッチ回路　　　　　　　３００：データリードステージ
３１０：第３のパイプライン制御部　
３２０（３２０‐１～３２０‐３）～３２２（３２２‐１～３２２‐３）：第１段目～第３段目のラッチ回路群
３３０～３３１：マルチプレクサ        ３５０：第３のラッチ回路
４００：演算ステージ　　　　　　　　　４１０：第４のパイプライン制御部
４２０（４２０‐１～４２１‐１０）～４２２（４２２‐１～４２２‐８）：第１段目～第３段目のラッチ回路群　　　　　　　　　　
４３０～４３３：算術論理部（ＡＬＵ）  ５００：データライトステージ
５１０：第５のパイプライン制御部　　　
５２０（５２０‐１～５２０‐３）～５２２（５２２‐１～５２２‐３）：第１段目～第３段目のラッチ回路群　　　　　　　　　　　
６００：レジスタ　　　　　　　　　　　７００：命令ＲＡＭ
８００：データメモリ　　　　　　　　　９００：クロック制御部
９２０～９６０：第１～第５のクロックインバータ
９２１：次状態決定部　　　　　　　　　９２２：状態記憶部
９２３：制御信号出力部　　　　　　　　ＳＴ：状態
Ｍｄ：モード　　　　　　　　　　　　　ＣＫａ～ＣＫｃ：クロック
ＥＮａ～ＥＮｃ：イネーブル
　本発明を実施するための最良の形態について以下説明する。　
　図１はマルチプロセッサシステム１の構成例を示す図である。マルチプロセッサシステム１は、マルチプロセッサ１０と、命令ＲＡＭ７００と、データメモリ８００、及びクロック制御部９００とを備える。図１において実線で示す構成部分はマルチプロセッサ１０内の構成を示し、点線で示す部分はマルチプロセッサ１０の外側の構成を示す。
　マルチプロセッサ１０は、フェッチステージ１００と、デコードステージ２００と、データリードステージ３００と、演算ステージ４００と、データライトステージ５００と、第１～第５のラッチ回路１５０，…，５５０、及びレジスタ６００を備える。本マルチプロセッサ１０は１プロセッサで構成される。
　フェッチステージ１００は、主に、計算した命令アドレスに基づいて命令ＲＡＭ７００から命令を読み出すとともに、次の命令アドレスを演算する。また、フェッチステージ１００は、命令に「ｊｕｍｐ」命令が含まれる場合、ｊｕｍｐ先のアドレスを計算するためのプログラムカウンタを含む。
　デコードステージ２００は、主に、データをデータメモリ８００から読み出すためのアドレス（ＭｅｍＡｄ）や、レジスタ６００からデータを読み出すためのデータレジスタ番号（Ｒｓ０＃，Ｒｓ１＃）を計算等し出力する。
　データリードステージ３００は、主に、デコードステージ２００からのアドレスやデータレジスタ番号に基づいて、データメモリ８００やレジスタ６００からデータ（Ｄａｔａ，Ｒｓ１）を読み出す。
　演算ステージ４００は、主に、データリードステージ３００からのデータ（Ｒｂ）やレジスタ６００からのデータ（Ｒａ）に基づいて、命令を演算する。
　データライトステージ５００は、主に、演算ステージ４００で演算した結果（Ｓ）をデータメモリ８００やレジスタ６００に書き込む。
　フェッチステージ１００からデータライトステージ５００は、カスケード接続され、命令を順次パイプライン処理（複数の命令に対してタイミングをずらして同時並行的に行う処理）により実行する。各ステージ１００，・・・，５００の詳細は後述する。
　第１～第５のラッチ回路１５０，・・・，５５０の各々は、各ステージ１００，・・・，５００の前段に設けられ、命令ＲＡＭ７００や各ステージ１００，・・・，４００から出力される命令やアドレス等をラッチする。第１～第５のラッチ回路１５０，・・・，５５０は、各ステージ１００，・・・，５００に対して同期して命令等を出力するためにある。
　レジスタ６００は、命令に含まれる変数に対応するデータを記憶するメモリである。また、命令ＲＡＭ７００は命令を記憶するメモリである。データメモリ８００は処理対象のデータを記憶するメモリである。
　クロック制御部９００は、各ステージ１００，・・・，５００や第１～第５のラッチ回路１５０，・・・，５５０に対して、クロックＣＫ０～ＣＫ９を供給する。クロックＣＫ０～ＣＫ４は第１～第５のラッチ回路１５０，・・・，５５０に夫々供給され、クロックＣＫ５～ＣＫ９は各ステージ１００，・・・，５００に夫々供給される。第１～第５のラッチ回路１５０，・・・，５５０はクロックＣＫ０～ＣＫ４に夫々同期して動作し、各ステージ１００，・・・，５００はクロックＣＫ５～ＣＫ９に夫々同期して動作する。
　尚、クロック制御部９００には各ステージ１００，・・・，５００からクロックＬＫ５～ＬＫ９が入力される。このクロックＬＫ５～ＬＫ９は各ステージ１００，・・・，５００内で使用されるクロックを示し、クロック制御部９００は各ステージ１００，・・・，５００がどのようなクロックで動作しているかを確認するために用いる。
　次に、本マルチプロセッサシステム１の各構成の詳細を説明する。まず、クロック制御部９００の構成（図２）について説明し、次に各ステージ１００，・・・，５００の構成（図３～図７）について説明する。
　図２はクロック制御部９００の構成例を示す図である。クロック制御部９００は、ＰＬＬ回路９０１と、第１～第５のクロックインバータ９２０～９６０を備える。
　ＰＬＬ回路９０１は、参照クロック（Ｒｅｆ＿ＣＬＫ）に対して１／８周期（８倍速）のクロック（×８＿ＣＬＫ）を生成し、第１～第５のクロックインバータ９２０～９６０に出力するとともに、アンプを介して各ステージ１００，・・・，５００に出力する（ＣＫ５～ＣＫ９）。各ステージ１００，・・・，５００にはクロックＣＫ５～ＣＫ９として８倍速のクロック（×８＿ＣＬＫ）が供給される。
　第１～第５のクロックインバータ９２０～９６０は、夫々、８倍速のクロック（×８＿ＣＬＫ）とモードＭｄとが入力され、内部状態に応じてクロックＣＫ０～ＣＫ４を生成して出力する。クロックインバータ９２０～９６０の詳細は後述する。
　尚、各クロックインバータ９２０～９６０は、フリップフロップ等により構成されて、内部状態が順次遷移するステートマシンとして動作する。きれいな矩形波のクロックを出力させるためである。
　ここでモードＭｄについて説明する。本実施例において、マルチプロセッサ１０の各ステージ１００，・・・，５００は、４プロセッサモード、又は２プロセッサモード、若しくは１プロセッサモードとして動作する。各ステージ１００，・・・，５００は４段のパイプラインを有し、モードＭｄに応じてある段を動作させることで、マルチプロセッサ１０は４プロセッサモードや２プロセッサーモード、或いは１プロセッサモードとして動作する。モードＭｄは、マルチプロセッサ１０を４プロセッサモードで動作させるか、２プロセッサモードで動作させるか、あるいは１プロセッサモードで動作させるかを示す。
　尚、このモードＭｄは、第１のラッチ回路１５０とクロック制御部９００の第１のクロックインバータ９２０に入力される。第１のラッチ回路１５０に入力されたモードＭｄは、フェッチステージ１００に出力され、順次、第２のラッチ回路２５０、デコードステージ２００等に出力される。また、第１のクロックインバータ９２０に入力されたモードＭｄも、順次各クロックインバータ９３０～９６０に出力される。
　次に、フェッチステージ１００からデータライトステージ５００までの各構成について説明する。図３はフェッチステージ１００、図４はデコードステージ２００、図５はデータリードステージ３００、図６は演算ステージ４００、図７はデータライトステージ５００の各構成例を示す図である。
　フェッチステージ１００は、図３に示すように、第１のパイプライン制御部（μパイプライン制御手段＿Ｆ）１１０と、第１段目のラッチ回路群１２０‐１～１２０‐１１（以下、１２０‐１～１２０‐１１をとくに断らない限り１２０と記す）、第２段目のラッチ回路群１２１‐１～１２１‐１０（同様に以下、１２１）と、第３段目のラッチ回路群１２２‐１～１２２‐９（同様に以下、１２２）と、４つの加算器Ａｄｄ１３０～１３３、及びレジスタ１４０とを備える。
　フェッチステージ１００は、３段のラッチ回路群１２０～１２２により４段のパイプライン処理を実現している。そして、各段のラッチ回路群１２０～１２２は、第１のパイプライン制御部１１０からのクロックＣＫａ～Ｃｋｃ及びイネーブルＥＮａ～ＥＮｃに基づいて動作する。
　例えば、クロックＣＫａ～ＣＫｃとイネーブルＥＮａ～ＥＮｃとが全て「Ｈｉｇｈ」のとき、第１～第３段目のラッチ回路群１２０～１２２の全てが動作する。このとき、フェッチステージ１００は４プロセッサモードとして動作し、各段のラッチ回路群１２０～１２２は上流からの命令やアドレス等をラッチして出力する。
　また、クロックＣＫｂとイネーブルＥＮｂが「Ｈｉｇｈ」でそれ以外が「Ｌｏｗ」のとき、第２段目のラッチ回路群１２１のみが動作し、フェッチステージ１００は２プロセッサモードとして動作する。この場合、第２段目のラッチ回路群１２１は上流からの命令等をラッチし、他の段のラッチ回路群１２０，１２２は上流からの命令等をそのまま下流に出力する。
　さらに、クロックＣＫａ～ＣＫｃとイネーブルＥＮａ～ＥＮｃが全て「Ｌｏｗ」のとき、フェッチステージ１００は１プロセッサモードとして動作し、第１～第３段目のラッチ回路群１２０～１２２は上流からの命令等をラッチせずそのまま出力する。
　第１のパイプライン制御部１１０は、第１のラッチ回路１５０からのモードＭｄと、クロック制御部９００からのクロックＣＫ５とが入力され、内部状態に応じて、どのクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを「Ｈｉｇｈ」や「Ｌｏｗ」にするかを決定し、決定したクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。第１のパイプライン制御部１１０は、内部にフリップフロップ等を備えたステートマシンとして動作する。クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃがきれいな矩形波として出力するようにするためである。詳細は後述する。
　フェッチステージ１００は、「ｊｕｍｐ」命令に対してＪｕｍｐアドレスを演算するプログラムカウンタとして機能する部分（図３の右側）も含まれる。
　プログラムカウンタとして機能する部分では、各加算器Ａｄｄ１３０～１３３は、例えば３２ビットアドレスのうち８ビットを各々加算する。フェッチステージ１００が４プロセッサモードとして動作する場合、各段のラッチ回路群１２０～１２２は３２ビットのうち各８ビットを順次ラッチしつつ、各加算器１３０～１３３はラッチ等した各８ビットを順次加算する。また、フェッチステージ１００が２プロセッサモードとして動作する場合、第２段目のラッチ回路群１２１は３２ビットアドレスのうち１６ビットを順次ラッチしつつ、各加算器１３０～１３３はラッチ等した１６ビットアドレスを順次加算する。
　レジスタ１４０は命令アドレスを記憶する。フェッチステージ１００は、レジスタ１４０に記憶された命令アドレスに基づいて命令ＲＡＭ７００から命令を読み出す。尚、レジスタ１４０は、加算器１３３やラッチ回路群１２２‐６～１２２‐８の出力を保持する４つの内部レジスタを有し、ラッチ回路１２２‐９からの出力に基づいて選択された内部レジスタから命令アドレスを出力する。
　また、フェッチステージ１００は、命令ＲＡＭ７００から読み出した命令を命令コードＣｏｄｅに変換して出力する。さらに、フェッチステージ１００は命令中に変数が含まれる場合、この変数をレジスタ６００に記憶するためのレジスタ番号（Ｒｉｄｘ＃）（一般にインデックスレジスタ番号と呼ばれる）を生成し、出力する。
　次にデコードステージ２００について説明する。デコードステージ２００は、図４に示すように、第２のパイプライン制御部（μパイプライン制御手段＿Ｄ）２１０と、第１段目のラッチ回路群２２０‐１～２２０‐１９（以下、２２０‐１～２２０‐１９をとくに断らない限り２２０と記す）と、第２段目のラッチ回路群２２１‐１～２２１‐１７（同様に以下、２２１）と、第３段目のラッチ回路群２２２‐１～２２２‐１５（同様に以下、２２２）と、各加算器２３０～２３３，２４０～２４３とを備える。
　デコードステージ２００も、第１～第３段目のラッチ回路群２２０～２２２により４段のパイプライン処理を実現する。第１～第３段目のラッチ回路群２２０～２２２は、第２のパイプライン制御部２１０から出力されるクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃに基づいて、第２段目のラッチ回路群２２１のみが動作したり（２プロセッサモード）、全ての段のラッチ回路群２２０～２２２が動作（４プロセッサモード）したり、全ての段のラッチ回路群２２０～２２２が命令コード等をスルー（１プロセッサモード）する。
　第２のパイプライン制御部２１０は、モードＭｄとクロック制御部９００からのクロックＣＫ６とが入力され、内部状態に応じて、どのクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを「Ｈｉｇｈ」または「Ｌｏｗ」にするかを決定してクロック等を出力する。第２のパイプライン制御部２１０も第１のパイプライン制御部１１０と同様にステートマシンとして動作する。詳細は後述する。
　デコードステージ２００では、インデックスレジスタ番号Ｒｉｄｘ＃に記憶された数値Ｒｉｄｘ＿ｉをレジスタ６００から読み出し、この数値Ｒｉｄｘ＿ｉ等からメモリアドレスＭｅｍＡｄや即値Ｉｍｍを演算し、読み出した数値Ｒｉｄｘ＿ｉも演算（更新）し、これらを出力する。
　例えば、デコードステージ２００は、３２ビットの数値（Ｒｉｄｘ＿ｉ）等に対して各８ビットを各々加算器２３０～２３３で加算することで即値ＩｍｍまたはメモリアドレスＭｅｍＡｄを得、各８ビットを各々加算器２４０～２４３で加算することで更新値Ｒｉｄｘ＿ｏを得る。
　また、デコードステージ２００は、入力された命令コードＣｏｄｅやモードＭｄを出力するとともに、データレジスタ番号Ｒｓ０＃，Ｒｓ１＃を生成して出力する。
　次にデータリードステージ３００について説明する。データリードステージ３００は、図５に示すように、第３のパイプライン制御部（μパイプライン制御手段＿Ｒ）３１０と、第１段目のラッチ回路群３２０‐１～３２０‐３（以下、３２０‐１～３２０‐３をとくに断らない限り３２０を記す）と、第２段目のラッチ回路群３２１‐１～３２１‐３（同様に以下、３２１）と、第３段目のラッチ回路群３２２‐１～３２２‐３（同様に以下３２２）と、２つのマルチプレクサ３３０、３３１を備える。
　データリードステージ３００も第１～第３段目のラッチ回路群３２０～３２２により４段のパイプライン処理を実現している。各段のラッチ回路群３２０～３２２は、第３のパイプライン制御部３１０から出力されるクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃに基づいて動作し、データリードステージ３００は４プロセッサモードや２プロセッサモード、あるいは１プロセッサモードとして動作する。
　第３のパイプライン制御部３１０は、モードＭｄとクロック制御部９００からのクロックＣＫ７とが入力され、内部状態に応じて、どのクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを「Ｈｉｇｈ」または「Ｌｏｗ」にするかを決定してクロック等を出力する。第３のパイプライン制御部３１０もステートマシンとして動作する。詳細は後述する。
　データリードステージ３００は、デコードステージ２００からのメモリアドレスＭｅｍＡｄを、読み出しアドレスＡｄｄｒとしてデータメモリ８００に出力してデータＤａｔａを読み出す。また、データリードステージ３００は、デコードステージ２００から入力されたデータレジスタ番号Ｒｓ０＃，Ｒｓ１＃をレジスタ６００に出力し、当該番号に記憶されたデータ（正確にはレジスタ番号Ｒｓ１＃に対応するデータＲｓ１）をレジスタ６００から読み出す。
　そして、マルチプレクサ３３０，３３１はデータメモリ８００からのデータ（Ｄａｔａ）とレジスタ６００からのデータ（Ｒｓ１）等を多重化して出力する。出力される値（Ｒｂ）は二項演算の一方の値となる。データリードステージ３００は、第１～第３のラッチ回路群３２０～３２２は、メモリアドレスＭｅｍＡｄ等をクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃに応じてラッチ回路群３２０～３２２でラッチ等しながら上述した演算等を行う。
　さらに、データリードステージ３００は、データメモリ８００に対するアウトプットイネーブル（ＯＥ）を出力する。ＯＥが有効な区間のみデータメモリ８００からデータ（Ｄａｔａ）を出力させることで、データメモリ８００が非同期型ＳＲＡＭの場合に安定してデータを読み出すことができる。
　次に、演算ステージ４００について説明する。演算ステージ４００は、図６に示すように、第４のパイプライン制御部（μパイプライン制御手段＿Ｅ）４１０と、第１段目のラッチ回路群４２０‐１～４２０‐１０（４２０‐１～４２０‐１０をとくに断らない限り、以下４２０と記す）と、第２段目のラッチ回路群４２１‐１～４２１‐９（同様に以下、４２１）と、第３段目のラッチ回路群４２２‐１～４２２‐８（同様に以下、４２２）と、４つの算術論理部（ＡＬＵ（Arithmetic
and Logic Unit））４３０～４３３とを備える。
　演算ステージ４００においても、３段のラッチ回路群４２０～４２２により４段のパイプライン処理を実現し、第４のパイプライン制御部４１０からのクロック（ＣＫａ～Ｃｋｃ）とイネーブル（ＥＮａ～ＥＮｃ）とに基づいて、４プロセッサモード、２プロセッサモード、あるいは１プロセッサモードとして動作する。
　第４のパイプライン制御部４１０は、モードＭｄとクロックＣＫ８とが入力され内部状態に応じて、クロックＣＫａ～ＣＫｃや及びイネーブルＥＮａ～ＥＮｃを「Ｈｉｇｈ」にするか「Ｌｏｗ」にするかを決定し出力する。第４のパイプライン制御部４１０もステートマシンとして動作する。その詳細は後述する。
　演算ステージ４００は、データリードステージ３００からの２項演算の一方のデータ（Ｒｂ）と、レジスタ６００から読み出した他方のデータ（Ｒａ：データレジスタ番号Ｒｓ０＃に対応したデータ）とを算術論理部４３０～４３３で演算する。例えば、各データが３２ビットのとき、演算ステージ４００は８ビットずつ夫々算術論理部４３０～４３３で演算する。演算ステージ４００は演算した結果（Ｓ）はデータライトステージ５００に出力する。演算ステージ４００は、クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃに応じて各段のラッチ回路群４２０～４２２で、演算等された各８ビットをラッチ等しながら、演算結果（Ｓ）を出力する。
　また、演算ステージ４００は演算結果（Ｓ）をデータメモリ８００に書き込むか、レジスタ６００に書き込むかを示すフラグ（Ｆｌａｇｓ）も出力する。
　次にデータライトステージ５００について説明する。データライトステージ５００は、図７に示すように、第５のパイプライン制御部（μパイプライン制御手段＿Ｗ）５１０と、第１段目のラッチ回路群５２０‐１～５２０‐３（以下、とくに断らない限り５２０‐１～５２０‐３を５２０と記す）と、第２段目のラッチ回路群５２１‐１～５２１‐３（以下同様に、５２１）と、第３段目のラッチ回路群５２２‐１～５２２‐３（以下同様に、５２２）とを備える。
　データライトステージ５００も、第１～第３段目のラッチ回路群５２０～５２２により、４段のパイプライン処理を実現し、第５のパイプライン制御部５１０からのクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃに基づいて各段のラッチ回路群５２０～５２２が動作して、４プロセッサモード、２プロセッサモード、あるいは１プロセッサモードとして動作する。
　第５のパイプライン制御部５１０は、モードＭｄとクロックＣＫ９とが入力され、内部状態に応じて、クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～Ｅｎｃを出力する。第５のパイプライン制御部５１０もステートマシンとして動作する。その詳細は後述する。
　データライトステージ５００は、演算結果（Ｓ）をデータメモリ８００に書き込む場合、演算結果（Ｓ）をデータ（Ｄａｔａ）としてデータメモリ８００に出力するとともに、アドレス（Ａｄｄｒ）とライトイネーブル（ＷＥ）も出力する。また、データライトステージ５００は、演算結果（Ｓ）をレジスタ６００に書き込む場合、演算結果（Ｓ）をデータ（Ｒｄ）としてレジスタ６００に出力するとともにレジスタ番号（Ｒｄ＃）とライトイネーブル（ＲｄＷＥ）も出力する。
　また、データライトステージ５００は、命令コード（Ｃｏｄｅ）に「ｊｕｍｐ」命令が含まれる場合、当該命令であることを示す「ｊｕｍｐモード」と、演算結果（Ｓ）であるアドレス（ｊｕｍｐアドレス）とをフェッチステージ１００に出力する。フェッチステージ１００のプログラムカウンタ（図３の右側の構成部分）はこのｊｕｍｐアドレスを演算する。
　次に、本マルチプロセッサシステム１の動作について説明する。理解を容易にするため、最初に全体動作について説明し（図８～図１６）、次に各部の動作等について説明する（図１７～図２４）。
　全体動作について説明する。図８～図１０は１プロセッサモード（Ｍｄ＝１）から２プロセッサモード（Ｍｄ＝２）、そして１プロセッサモードに変更した場合のタイミングチャートの例を示し、図１１～図１３は１→４（Ｍｄ＝４）→１の順、図１４～図１６は２→４→２の順でプロセッサモードを夫々変更した場合のタイミングチャートの例を示す図である。プロセッサ数の変更例は他にもあるが、各パイプライン制御部１１０，・・・，５１０の動作は略同様のため説明を省略する。
　まず、１→２→１の順でプロセッサモードを変更した場合の動作を説明する。尚、図８～図１６において縦方向が各ステージ１００，・・・，５００の動作、横方向が時間を示す。
　図８に示すように、２プロセッサモードに移行すると、フェッチステージ（Ｆ）１００は１プロセッサモードと比較して半分の周期で命令を実行する。
　すなわち、フェッチステージ１００は、最初の周期で（＃ｎ＋１）番目の命令を第２のラッチ回路群１２１の前段において処理し、２番目の周期で（＃ｎ＋１）番目の命令を第２のラッチ回路群１２１でラッチしつつ読み出し、さらに（＃ｍ）番目の命令を第２のラッチ回路群１２１の前段において処理する。
　そして、デコードステージ（Ｄ）２００は、３番目の周期で２プロセッサモードに移行し、（＃ｎ＋１）番目の命令に対する処理を行い、４番目の周期で（＃ｎ＋１）番目の命令と（＃ｍ）番目の命令とに対する処理を行う。その後、他のステージ３００～５００においても、同様に処理を行う。図８に示すように、各命令は各ステージ１００～５００で順次パイプラインで処理される。
　図９は、図８と略同様であるが、各パイプライン制御部１１０，・・・，５１０から出力されるクロック（ＣＫａ～ＣＫｃ）とイネーブル（ＥＮａ～ＥＮｃ）を含むタイミングチャートの例を示す図である。
　各ステージ１００，・・・，５００は、クロックＣＫｂとイネーブルＥＮｂとに基づいて第２段目のラッチ回路群１２１，・・・，５２１を動作させて、２プロセッサモードとして動作する。
　例えば、フェッチステージ（Ｆ）１００は、２プロセッサモード（Ｍｄ＝２）に移行後最初の周期でイネーブルＥＮｂが「Ｈｉｇｈ」となり、２番目の周期でクロックＣＫｂも「Ｈｉｇｈ」となる。クロックＣＫｂが「Ｈｉｇｈ」となる立ち上がりエッジで第２のラッチ回路群１２１は（＃ｎ＋１）番目の命令に含まれる命令コードやアドレスをラッチし、クロックＣＫｂが「Ｈｉｇｈ」となっている間ラッチした命令コード等を出力する。クロックＣＫｂが「Ｌｏｗ」になると、第２のラッチ回路群１２１はとくに動作せず、加算器１３０～１３３等で処理が行われる。フェッチステージ１００は、２プロセッサモードに移行後、同様の処理を繰り返す。
　また、デコードステージ（Ｄ）２００も、３番目の周期でフェッチステージ（Ｆ）１００の最初の周期で行った処理と同様の処理を行い、順次これを繰り返す。デコードステージ（Ｄ）２００からデータライトステージ（Ｗ）５００まで、順次各命令をパイプラインで処理する。
　各ステージ１００，・・・，５００におけるクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｂは、各ステージ１００，・・・，５００内の第１～第５のパイプライン制御部１１０，・・・，５１０から出力される。そして、第１～第５のパイプライン制御部１１０，・・・，５１０は、モードＭｄと現在の内部状態に基づいてどのクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを「Ｈｉｇｈ」にするか「Ｌｏｗ」にするかを決定し、次の状態に遷移する。
　図１０は、各パイプライン制御部１１０，・・・，５１０の状態ＳＴを含むタイミングチャートの例を示す図である。
　例えば、第１のパイプライン制御部（μパイプライン制御手段＿Ｆ）１１０は、現在の状態ＳＴが「０」、モードＭｄが「２」のとき、全てのクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを「Ｌｏｗ」にする。そして、第１のパイプライン制御部１１０は、次状態を「１」にする。第１のパイプライン制御部１１０は、次の周期（８倍速クロックＣＫ５の周期）で状態ＳＴが「１」に遷移すると、現在の状態ＳＴ「１」とモードＭｄ「２」とから、イネーブルＥＮｂのみを「Ｈｉｇｈ」にしたクロック等を出力する。そして、第１のパイプライン制御部１１０は次状態を再度「１」にする。以後、第１のパイプライン制御部１１０は同様の処理を繰り返して、クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。第２～第５のパイプライン制御部２１０，・・・，５１０も同様の処理を行う。第１～第５のパイプライン制御部１１０，・・・，５１０の構成と動作については後述する。
　図１１～図１３は、１→４→１の順でプロセッサモードを変更した場合のタイミングチャートの例である。図１１に示すように、各ステージ１００，・・・，５００は、４プロセッサモードの場合、１プロセッサモードの１／４の周期（４倍速）で各命令に対する処理を行う。そして、１つ１つの命令に対し１／４の周期で順次パイプラインで処理する。
　図１２はクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃとを含むタイミングチャートの例である。例えばフェッチステージ（Ｆ）１００は、クロックＣＫａ及びイネーブルＥＮａとを「Ｈｉｇｈ」にすることで第１段目のラッチ回路群１２０を動作させ、クロックＣＫｂ及びイネーブルＥＮｂとを「Ｈｉｇｈ」にすることで第２のラッチ回路群１２１を動作させ、クロックＣＫｃ及びイネーブルＥＮｃとを「Ｈｉｇｈ」にすることで第３のラッチ回路群１２２を動作させる。フェッチステージ１００でも各命令が順次パイプラインで処理され、フェッチステージ１００からデータライトステージ（Ｗ）５００にかけて各命令がパイプラインで処理される。
　図１３は状態ＳＴを含むタイミングチャートの例である。第１のパイプライン制御部（μパイプライン制御手段＿Ｆ）１１０は、例えば、現在の状態ＳＴが「０」でモードＭｄが「４」のとき、次状態を「８」とし、クロックＥＮａ～ＥＮｃ及びイネーブルＥＮａ～ＥＮｃをすべて「Ｌｏｗ」とする信号を出力する。また、第１のパイプライン制御部１１０は、現在の状態ＳＴが「８」でモードＭｄが「４」のとき、次状態を「９」にし、イネーブルＥＮａのみ「Ｈｉｇｈ」の信号を出力する。他のパイプライン制御部２１０，・・・，５１０も同様である。
　図１４～図１６は、２→４→２の順でプロセッサモードを変更した場合のタイミングチャートの例である。各ステージ１００，・・・，５００は、図１４及び図１５に示すように、２プロセッサモードの周期と比較して１／２の周期（２倍速）で各命令に対する処理を行う。また、各ステージ１００，・・・，５００は、クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを順次「Ｈｉｇｈ」にして各段のラッチ回路群１２０，・・・を動作させることで、４プロセッサモードに移行する。
　図１６は各パイプライン制御部１１０，・・・，５１０の状態ＳＴを含むタイミングチャートの例である。例えば、フェッチステージ１００において２プロセッサモードから４プロセッサモードに移行後は、状態ＳＴは「２」，「Ｌ」，「Ｍ」,・・・と順次遷移し、１プロセッサモードから４プロセッサモードへの移行直後の状態ＳＴ遷移（「０」，「８」，「９」，・・・）と異なる。遷移前の状態ＳＴが両者で異なるからである。しかし、その後状態ＳＴは「Ｄ」，「Ｃ」を繰り返し、フェッチステージ１００は１プロセッサモードから４プロセッサモードに移行した場合と同様の状態ＳＴを遷移する。
　次に、クロック制御部９００における第１～第５のクロックインバータ９２０～９６０の構成と動作（図１７～図１９）について説明し、次いで第１～第５のパイプライン制御部１１０，・・・，５１０の構成と動作（図２０～図２３）、最後に各ステージ１００，・・・，５００の第１～第３段目のラッチ回路群１２０，・・・の構成と動作（図２４）について説明する。
　図１７～図１９は、第１のクロックインバータ９２０の構成と動作の例を示す図である。各クロックインバータ９２０～９６０は同一構成のため、第１のクロックインバータ９２０の構成について説明する。
　クロックインバータ９２０は、次状態決定部９２１と、状態記憶部９２２、及び制御信号出力部９２３を備える。次状態決定部９２１は組み合わせ論理回路であり、状態記憶部９２２と制御信号出力部９２３はフリップフロップである。
　次状態決定部９２１は、モードＭｄとクロックＬＫ、及び状態ＳＴが入力され、次状態Ｓと論理信号Ｄ、及びモードＳＭｄｒを出力する。状態記憶部９２２は、次状態Ｓを記憶し、供給されるクロックＣＫ（８倍速のクロック（×８＿ＣＬＫ））の１周期後に記憶した次状態Ｓを現在の状態ＳＴとして次状態決定部９２１に出力する。制御信号出力部９２３はモードＳＭｄｒと論理信号Ｄとが入力され、クロックＣＫの１周期後、クロックＱとモードＭｄｒを出力する。
　尚、クロックＱはクロックＣＫ０であり、クロックインバータ９２０が第２～第５のクロックインバータ９３０～９６０のときは、クロックＱは夫々クロックＣＫ１～ＣＫ４である。
　また、モードＭｄｒは次段の第２のクロックインバータ９３０にモードＭｄとして入力される。他のクロックインバータ９４０～９６０についても、前段のクロックインバータ９３０～９５０からモードＭｄｒが入力される。
　更に、クロックインバータ９２０は、クロックＣＫ（８倍速のクロック（×８＿ＣＬＫ））が入力され、このクロックＣＫに同期して各部９２１～９２３が動作する。
　尚、クロックＬＫは上述したように第１のパイプライン制御部１１０からのクロックであり、第１のパイプライン制御部１１０が現在どのモードによるクロックにより動作しているかを示す。次状態決定部９２１はクロックＬＫを確認のために用いる。他のクロックインバータ９３０～９６０でも各々パイプライン制御部２１０，・・・，５１０からクロックＬＫが入力される。
　図１８はクロックインバータ９２０の状態遷移の例を示す図である。同図に示すように、クロックインバータ９２０は「０」から「７」までの８つの状態ＳＴを遷移する。同図に示す四角内は各状態においてクロックインバータ９２０が行う処理の内容を示す。
　クロックインバータ９２０は、入力されるモードＭｄ（またはＭｄｒ）と現在の状態ＳＴ（円内の数字）に基づき、次状態決定部９２１から論理信号ＤとモードＳＭｄｒとを出力する。
　例えば、クロックインバータ９２０はリセット（Ｒｅｓｅｔ）されると、出力クロックＱとして「０」を出力するとともに、次段のクロックインバータ９３０にモードＳＭｄｒとして「１」を出力し、次状態「０」に遷移する。クロックインバータ９２０が状態「０」に遷移すると、次状態決定部９２１は論理信号Ｄとして「１」を出力するとともにモードＳＭｄｒとして「０」を出力する。そして、クロックインバータ９２０が状態「１」に遷移すると、次状態決定部９２１は入力されたモードＭｄをモードＳＭｄｒとして出力するとともに、モードＭｄｒに応じて論理信号Ｄを出力し、次状態「２」に遷移する。クロックインバータ９２０は以降これを繰り返す。このような状態遷移は予め決められたもので、例えば、次状態決定部９２１のメモリに記憶される。
　図１９はクロックインバータ９２０のタイミングチャートの例を示す図である。例えば、次状態決定部９２１は、現在の状態ＳＴが「７」でモードＭｄが「２」のとき、モードＳＭｄｒとして「２」、論理信号Ｄとして「０」を出力する（図１８の状態遷移図も参照）。そして、制御信号出力部９２３は、論理信号Ｄ＝「１」を１クロック周期後にクロックＱ（＝クロックＣＫ０）として出力する。これを順次繰り返して、クロックインバータ９２０はクロックＱ(=クロックＣＫ０)を出力する。
　尚、次段のクロックインバータ９３０は第１のクロックインバータ９２０からのモードＭｄｒと、現在の状態ＳＴに基づいて上述の処理を行う。他のクロックインバータ９４０～９６０についても同様である。
　このように各クロックインバータ９２０～９６０は、第１～第５のラッチ回路１５０，・・・，５５０にクロックＣＫ０～ＣＫ４を供給する（図１参照）。第１～第５のラッチ回路１５０，・・・，５５０は各プロセッサモードに応じたクロックＣＫ０～ＣＫ４により、上流からの命令等をラッチし出力するため、各ステージ１００，・・・，５００は各プロセッサモードに応じた周期で上流からの命令等を処理できる（図１０，図１３，図１６参照）。
　次にパイプライン制御部１１０，・・・，５１０の構成と動作について図２０～図２３を用いて説明する。他のパイプライン制御部２１０，・・・，５１０の構成は同一のため、第１のパイプライン制御部１１０を例にして説明する。
　図２０は第１のパイプライン制御部１１０の構成例を示す図である。パイプライン制御部１１０は、次状態決定部１１１と、状態記憶部１１２、及び制御信号出力部１１３を備える。次状態決定部１１１は組み合わせ論理回路であり、状態記憶部１１２と制御信号出力部１１３はフリップフロップである。パイプライン制御部１１０はステートマシンとして動作する。
　次状態決定部１１１は、入力されるモードＭｄと、状態記憶部１１２に記憶された現在の状態ＳＴとが入力され、次状態Ｓと信号Ｄとを出力する。状態記憶部１１２は、次状態Ｓを記憶し、１クロックＣＫ（８倍速のクロック（×８＿ＣＬＫ））周期後、記憶した状態ＳＴを次状態決定部１１１に出力する。また、制御信号出力部１１３は、次状態決定部１１から信号Ｄが入力され、クロックＣＫの１周期後、信号Ｄに応じてクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。
　図２１は第１のパイプライン制御部１１０における状態遷移の例を示す図である。同図の丸数字内は状態を示す。パイプライン制御部１１０は全部で「０」から「６」、及び「８」から「Ｐ」までの２９状態を遷移する。
　例えば、同図に示すようにパイプライン制御部１１０は状態が「０」でモードＭｄが「２」（２プロセッサモード）のとき、１クロックＣＫ周期後に次状態「１」に遷移し、３クロック周期連続して状態「１」を繰り返す。そして、パイプライン制御部１１０は、状態「３」を連続して２回繰り返した後、モードＭｄが「２」のとき状態「２」に遷移し、モードＭｄが「２」以外のとき状態「４」に遷移する。パイプライン制御部１１０の状態は、「０」→「１」→「１」→「１」→「２」→「２」→「３」・・・と遷移する。このような状態遷移は予め決められたもので、例えばパイプライン制御部１１０のメモリ内に記憶される。
　また、次状態決定部１１は、決定した次状態Ｓに対応する信号Ｄを制御信号出力部１１３に出力する。そして、制御信号出力部１１３は、状態信号Ｄに基づいてクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを生成して出力する。
　図２２は、状態ＳＴとクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃとの対応関係を示す図である。制御信号出力部１１３は内部に図２２に示すテーブルを備え、状態信号ＤをラッチしクロックＣＫの１周期後に現在の状態ＳＴに遷移した後、状態ＳＴに対応するクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。例えば、状態ＳＴが「０」のとき、クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃがすべて「０（＝Ｌｏｗ）」となる信号を出力し、状態ＳＴが「１」のときイネーブルＥＮｂのみ「１（＝Ｈｉｇｈ）」でそれ以外が「０」の信号を出力する。
　図２３は、第１のパイプライン制御部１１０におけるタイミングチャートの例を示す図である。次状態決定部１１１は、状態記憶部１１２からの状態ＳＴが「０」でモードＭｄが「２」のとき、次状態Ｓを「１」にして状態記憶部１１２に出力し（図２１も参照）、次状態Ｓを示す信号Ｄを「１」にして制御信号出力部１１３に出力する。制御信号出力部１１３は「１」をラッチし、図２２に示すテーブルを参照して、イネーブルＥＮｂのみ「１」にしたクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。第１のパイプライン制御部１１０は順次これを繰り返し、クロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。他のパイプライン制御部２１０，・・・，５１０も同様の処理を行う。
　上述した例は一例であって、例えば、次状態決定部１１１が図２２に示すテーブルを内部に備え、次状態Ｓ（または状態ＳＴ）に応じて６ビットの信号Ｄを出力するようにしてもよい。信号Ｄの各ビットがクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃの各々に対応し、制御信号出力部１１３は信号Ｄに応じてクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力する。
　以上のようにして、各パイプライン制御部１１０，・・・，５１０はクロックＣＫａ～ＣＫｃ及びイネーブルＥＮａ～ＥＮｃを出力し、各ステージ１００，・・・，５００は第１～第３段目の任意の段におけるラッチ回路群１２０，・・・を動作させる。これにより、マルチプロセッサ１０は４プロセッサモードや２プロセッサモード、或いは１プロセッサモードとして動作し、４つのプロセッサや２つのプロセッサなどで命令に対する処理が行われるように動作する。
　最後に、各ステージ１００，・・・，５００内の第１～第３段目のラッチ回路群１２０，・・・の構成と動作について説明する。
　図２４は第１段目のラッチ回路群１２０におけるラッチ回路１２０‐１（以下では説明の容易のため、とくに断らない限り単に「ラッチ回路１２０」と記す）の構成例を示す図である。第１段目のラッチ回路群１２０における他のラッチ回路１２０‐２～１２０‐１１もラッチ回路１２０と同一構成であり、各ステージ１００，・・・，５００のラッチ回路群１２１，・・・を構成する各ラッチ回路１２１‐１，・・・も同一構成である。
　ラッチ回路１２０は、ＡＮＤゲート１２５と、Ｄ型フリップフロップ１２６、及びマルチプレクサ１２７を備える。
　クロックＣＫ（第１段目のラッチ回路群１２０，・・・，５２０の場合はクロックＣＫａ）とイネーブルＥＮ（第１段目のラッチ回路群１２０，・・・，５２０の場合はイネーブルＥＮａ）とがともに「１」のとき、ＡＮＤゲート１２５は論理和「１」をＤ型フリップフロップ１２６のクロック端子ＣＫに出力する。Ｄ型フリップフロップ１２６は、クロック端子ＣＫに入力される論理和「１」の立ち上がりエッジで内部状態を更新し、端子Ｄに入力される命令コード等をラッチし、「１」の間ラッチした命令コード等を端子Ｑから出力する。マルチプレクサ１２７は、イネーブルＥＮが「１」のときＤ型フリップフロップ１２６の出力端子Ｑから出力される命令コード等を選択して出力し、イネーブルＥＮが「０」のとき入力された命令コード等を直接出力する。
　このように、ラッチ回路１２０は、イネーブルＥＮをマルチプレクサ１２７においてどの入力を選択するかの選択信号として用いているため、イネーブルＥＮが「０」のときでも入力された命令コード等をバイパスして出力させることができる。
　ラッチ回路１２０が以上のように動作することができるため、例えば図１０に示すようにクロックＣＫｂとイネーブルＥＮｂが「Ｈｉｇｈ」のとき、各ステージ１００，・・・，５００の第２段目のラッチ回路群１２１，・・・，５２１は上流からの命令コード等をラッチして、２プロセッサモードとして動作する。
　以上説明したように、本マルチプロセッサ１０は、第１～第３段目のラッチ回路群１２０，・・・により各ステージ１００，・・・，５００が４段のパイプライン処理を実現し、各段のラッチ回路群１２０，・・・を動作させることで、４プロセッサや２プロセッサ、あるいは１プロセッサにより動作させることができる。よって、本マルチプロセッサ１０は１つのプロセッサにより構成できるため、例えば４つのプロセッサによりマルチプロセッサを構成する場合と比較して、省スペース化を図ることができる。また、本マルチプロセッサ１０は、１つのプロセッサを動作させればよいため、４つのプロセッサからなるマルチプロセッサの場合と比較して省電力化を実現できる。
　上述した例は、１つのプロセッサを４プロセッサや２プロセッサ、あるいは１プロセッサとして動作させるようにした例を説明した。他にも、各ステージ１００，・・・，５００は第２のラッチ回路群１２１，・・・，５２１のみ有することで、２段のパイプライン処理を実現し、２プロセッサまたは１プロセッサとして動作させることもできる。また、各ステージ１００，・・・，５００を第１～第７のラッチ回路群により８段のパイプライン処理を実現し、８プロセッサ、４プロセッサ、２プロセッサ、１プロセッサとして動作させることもできる。さらに、第１～第３１のラッチ回路群により３２段のパイプライン処理を実現し、３２プロセッサ、１６プロセッサ、８プロセッサ等として動作させることもできる。
　どのような段数まで実現可能かは、マルチプロセッサが処理できる命令等のビット数に基づく。つまり、上述した例では、マルチプロセッサ１０が処理できるビット数は３２ビットで説明しており、４段のパイプライン処理を実現することにより８ビットずつ処理できる。よって、８段のパイプラインにより４ビットずつ処理することも、１６段のパイプラインにより２ビットずつ処理することも、さらに３２段のパイプラインにより１ビットずつ処理することも可能である。
　まとめると、本マルチプロセッサ１０において処理可能なビット数が２ｎ（ｎは１以上の自然数）のとき、各ステージ１００，・・・，５００を第１～第（２ｋ－１）段（ｋは１≦ｋ≦ｎ）のラッチ回路群により第２ｋ段のパイプライン処理を実現でき、１（＝２０）プロセッサ、２（＝２１）プロセッサ、・・・、２ｋプロセッサの各プロセッサ数を有するように動作させることができる。上述した例では、ｎ＝４（３２ビット）で、ｋ＝２（４段のパイプライン）の場合である。
　ただし、図８等に示すように、各ステージ１００，・・・，５００が順次各プロセッサモードに移行した後は、各ステージ１００，・・・，５００は全て同じプロセッサモードで動作する。例えば、全てのステージ１００，・・・，５００が２プロセッサモードに移行した後、あるステージ１００，・・・，５００（例えば、デコードステージ２００）のみが他のプロセッサモードに移行することはない。　
　また、上述した例は、１つのプロセッサ内に各ステージ１００，・・・，５００を有するマルチプロセッサ１０の例で説明した。かかるプロセッサが複数個設けられたマルチプロセッサ１０でも実施可能である。
　さらに、上述した例では、データメモリ８００や命令ＲＡＭ７００、クロック制御部９００はマルチプロセッサ１０の外側に配置されているものとして説明した。例えば、データメモリや命令ＲＡＭ７００、クロック制御部９００のいずれかまたはすべてがマルチプロセッサ１０内に設けられもよい。
　さらに、上述した例は、マルチプロセッサ１０を５ステージからなるものとして説明したが、例えば、３ステージ（例えば、デコードステージ２００とデータリードステージ３００、及び演算ステージ４００とデータライトステージ５００とが一つのステージ）や４ステージ（例えば、演算ステージ４００とデータライトステージ５００とが一つのステージ）からなるマルチプロセッサ１０が構成されてもよい。各ステージ１００～５００の任意の組み合わせで２～４ステージとしてマルチプロセッサ１０が構成されればよい。

Claims (6)

  1. 　一つのプロセッサによりなるマルチプロセッサにおいて、
    　マルチプロセッサごとに独立して処理されるべき命令列を、一サイクル内で位相をずらして順次フェッチするパイプライン処理部
    　を備えることを特徴とするマルチプロセッサ。
  2. 　さらに、モード信号が入力され、前記モード信号に基づいて前記パイプライン処理部を一または複数段のパイプラインとして動作させるよう前記パイプライン処理部を制御するパイプライン制御部を備えることを特徴とする請求項１記載のマルチプロセッサ。
  3. 　さらに、前記命令列を処理する複数のステージと、
    　前記各ステージから出力される前記モード信号をラッチする複数のラッチ回路と、
    　クロック制御部とを備え、
    　前記クロック制御部は、前記モード信号が入力され、前記モード信号に基づいて、前記各ステージから出力される前記モード信号を前記パイプライン処理部の動作に応じて前記各ラッチ回路でラッチし前記各ステージに順次出力するよう、前記各ラッチ回路を制御することを特徴とする請求項２記載のマルチプロセッサ。
  4. 　前記各ステージは前記パイプライン処理部と前記パイプライン制御部とを備え、
    　前記各ステージの前記パイプライン制御部は前記各ラッチ回路からの前記モード信号に基づいて前記パイプライン処理部を制御することで、前記各ステージは前記パイプラインとして順次動作することを特徴とする請求項３記載マルチプロセッサ。
  5. 　前記パイプライン処理部は複数段のラッチ回路群を備え、
    　前記パイプライン制御部は前記モード信号に基づいて前記複数段のうち所定段の前記ラッチ回路群を動作させることで、前記パイプライン処理部を一または複数段のパイプラインとして動作させることを特徴とする請求項２記載のマルチプロセッサ。
  6. 　前記複数のステージの各ステージは、
    　演算した命令アドレスに基づいて命令メモリから前記命令列を読み出し、読み出した前記命令列の命令コードを出力するフェッチステージと、
    　前記命令コードが入力され、データメモリに記憶された第１のデータを読み出すためのメモリアドレスを出力するとともに、レジスタに記憶された第２のデータを読み出すためのレジスタ番号を出力するデコードステージと、
    　前記メモリアドレスと前記レジスタ番号とが入力され、前記メモリアドレスに記憶された第１のデータを前記データメモリから読み出して出力するとともに、前記レジスタ番号に記憶された第２のデータを前記レジスタから読み出して出力するデータリードステージと、
    　前記第１のデータと前記第２のデータとが入力され、前記命令コードに基づいて前記第１と前記第２のデータを演算して演算結果を出力する演算ステージと、
    　前記演算結果が入力され、前記演算結果を前記データメモリまたは前記レジスタに書き込むデータライトステージであることを特徴とする請求項３記載のマルチプロセッサ。
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