JPH09114663A - パイプライン演算器 - Google Patents

Abstract

(57)【要約】 【課題】演算結果の出力間隔が小さいパイプライン演算
器で、演算結果を得るまでの時間を小さくすることをも
可能とし、パイプライン演算器としての性能を向上する
ことを目的とする。 【解決手段】一つ以上のステージの論理回路に、前ステ
ージの論理演算結果をラッチするフリップフロップ群の
出力および該フリップフロップ群の入力のいずれかを選
択して入力することができる論理を備え、不連続に入力
信号を受けた場合、一部のステージにおいて、ステージ
の論理回路に前ステージのフリップフロップ群の入力信
号を直接入力し、当該ステージ間のフリップフロップ群
をラッチせずに通過させる。これにより、複数サイクル
に複数ステージの論理演算を行ない、ラッチせずに通過
したフリップフロップ群の入出力遅延時間を回避する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路を複数の
ステージに分割して構成するパイプライン演算器に関す
る。

【０００２】

【従来の技術】従来、入力信号に論理演算を施して出力
信号とする論理回路を、複数のステージに分割して構成
するパイプライン演算器においては、各ステージで行な
う論理演算およびパイプライン演算器のステージ数は固
定であった。例えば、ＤＥＣ社のプロセッサ２１０６４
（商品名）の浮動小数点の演算器は５段のパイプライン
構成である。

【０００３】

【発明が解決しようとする課題】図１１に、上記従来技
術によるパイプライン演算器の構成を示す。

【０００４】図において、９００ａ，９００ｂ，９００
ｃ，９００ｄはフリップフロップ群であり、それぞれ、
クロックイネーブル信号線９３０ａ，９３０ｂ，９３０
ｃ，９３０ｄが”１”となったときにフリップフロップ
への入力信号線９２０ａ，９２０ｂ，９２０ｃ，９２０
ｄの値をラッチし、ラッチした値をフリップフロップの
出力信号線９４０ａ，９４０ｂ，９４０ｃ，９４０ｄに
出力する。通常のパイプライン演算器では、クロックイ
ネーブル信号線９３０ａ，９３０ｂ，９３０ｃ，９３０
ｄはクロック線９３０に接続される。

【０００５】論理回路９５０ａ，９５０ｂ，９５０ｃ
は、それぞれ、１ステージ分の論理演算を行なう回路で
あり、入力信号に論理演算ｓ１，ｓ２，ｓ３を順に施し
て出力信号を得る。

【０００６】図１１のパイプライン演算器の入力信号線
９２０ａに、クロック毎に入力ｉ０，ｉ１，ｉ２，ｉ３
を順に与えたときの動作を説明する。

【０００７】サイクル０で入力信号線９２０ａに入力信
号ｉ０を入力すると、サイクル０の終わりにクロック線
９３０が立ち上がり、フリップフロップ群９００ａに入
力信号ｉ０の値がラッチされる。

【０００８】サイクル１で入力信号線９２０ａに入力信
号ｉ１を入力すると、フリップフロップ群９００ａの出
力９４０ａは入力信号ｉ０の値となり、その入力信号ｉ
０に論理演算ｓ１を施した値ｉ０ａがフリップフロップ
９００ｂの入力信号線９２０ｂに入力される。これによ
り、サイクル１の終わりに、フリップフロップ群９００
ａにｉ１、フリップフロップ群９００ｂにｉ０ａの値が
それぞれラッチされる。

【０００９】サイクル２で入力信号線９２０ａに入力信
号ｉ２を入力すると、フリップフロップ群９００ｂの出
力９４０ｂは入力信号ｉ０ａの値となり、その入力信号
ｉ０ａに論理演算ｓ２を施した値ｉ０ｂがフリップフロ
ップ９００ｃの入力信号線９２０ｃに入力される。ま
た、フリップフロップ群９００ａの出力９４０ａは入力
信号ｉ１の値となり、その入力信号ｉ１に論理演算ｓ１
を施した値ｉ１ａがフリップフロップ９００ｂの入力信
号線９２０ｂに入力される。これにより、サイクル２の
終わりに、フリップフロップ群９００ａにｉ２、フリッ
プフロップ群９００ｂにｉ１ａ、フリップフロップ群９
００ｃにｉ０ｂの値がそれぞれラッチされる。

【００１０】サイクル３で入力信号線９２０ａに入力信
号ｉ３を入力すると、フリップフロップ群９００ｃの出
力９４０ｃは入力信号ｉ０ｂの値となり、その入力信号
ｉ０ｂに論理演算ｓ３を施した値ｉ０ｃがフリップフロ
ップ９００ｄの入力信号線９２０ｄに入力される。フリ
ップフロップ群９００ｂの出力９４０ｂは入力信号ｉ１
ａの値となり、その入力信号ｉ１ａに論理演算ｓ２を施
した値ｉ１ｂがフリップフロップ９００ｃの入力信号線
９２０ｃに入力される。フリップフロップ群９００ａの
出力９４０ａは入力信号ｉ２の値となり、その入力信号
ｉ２に論理演算ｓ１を施した値ｉ２ａがフリップフロッ
プ９００ｂの入力信号線９２０ｂに入力される。これに
より、サイクル３の終わりに、フリップフロップ群９０
０ａにｉ３、フリップフロップ群９００ｂにｉ２ａ、フ
リップフロップ群９００ｃにｉ１ｂ、フリップフロップ
群９００ｄにｉ０ｃの値がそれぞれラッチされる。

【００１１】以上の動作により、サイクル４でフリップ
フロップ群９００ｄの出力信号線９４０ｄから入力信号
ｉ０に論理演算ｓ１，ｓ２，ｓ３を施した値ｉ０ｃを得
ることができる。同様にサイクル５でｉ１ｃ、サイクル
６でｉ２ｃ、サイクル７でｉ３ｃを得ることができる。

【００１２】このようにパイプライン演算器では、入力
信号を毎サイクル与えると、対応する演算結果を一定サ
イクル後から毎サイクル出力できる。

【００１３】図１１のパイプライン演算器を２５ＭＨｚ
で動作させることを考える。このとき、各ステージの信
号伝搬時間は４０ｎｓ以内にする必要がある。

【００１４】信号の伝搬時間の計算時には、クロックス
キュー、フリップフロップのセットアップタイム等の影
響を考慮するため、フリップフロップの入力信号および
出力信号に一定の遅延時間を加える。クロックスキュー
とは、クロックが連続するステージのフリップフロップ
に到着するタイミングがずれることである。例えば、前
のステージにクロックが遅く到着し、後のステージにク
ロックが早く到着すると、このステージの論理演算を１
サイクルより短い時間で行なう必要がある。セットアッ
プタイムとは、フリップフロップのラッチ前に一定時間
入力信号を固定する時間であり、セットアップタイムを
守らなければ正しい値をラッチできない。このため、最
悪の場合でのクロックスキューやセットアップタイムを
満たすように、入力および出力の遅延時間を設定する。

【００１５】図１１のパイプライン演算器で、フリップ
フロップの入力遅延時間および出力遅延時間をそれぞれ
５ｎｓとすると、２５ＭＨｚ動作のときの各ステージの
信号伝搬時間４０ｎｓから入力遅延時間５ｎｓと出力遅
延時間５ｎｓを引いて、論理演算ｓ１，ｓ２，ｓ３はそ
れぞれ３０ｎｓ以下の遅延時間としなければならない。

【００１６】図１１のパイプライン演算器を、クロック
の周波数を５０ＭＨｚに上げて高速化することを考え
る。このとき、各ステージは２０ｎｓで動作する必要が
あり、フリップフロップの入出力遅延時間（それぞれ５
ｎｓ）を考慮すると、各ステージの論理演算はそれぞれ
１０ｎｓ以下の遅延時間としなければならない。したが
って、遅延時間３０ｎｓの論理演算では演算時間が間に
合わないので、論理演算ｓ１，ｓ２，ｓ３を更に分割し
て、各ステージの論理遅延を短くしなければならない。
そのため、図１１のパイプライン演算器は３０ｎｓの論
理演算３段で構成しているが、５０ＭＨｚのパイプライ
ン演算器は１０ｎｓの論理演算９段の構成となる。その
結果、図１１のパイプライン演算器では入力後４０ｎｓ
×３段＝１２０ｎｓで演算結果を得ることができるが、
５０ＭＨｚのパイプライン演算器では演算結果を得るの
に入力後２０ｎｓ×９段＝１８０ｎｓかかる。

【００１７】このように従来のパイプライン演算器で
は、クロック周波数を上げてデータの出力間隔を小さく
すると、演算結果を得るまでの時間が長くなり、演算結
果を入力として更に演算を行なう場合に性能が低下する
という問題がある。

【００１８】本発明の目的は、演算結果の出力間隔が小
さいパイプライン演算器で、演算結果を得るまでの時間
を小さくすることをも可能とし、パイプライン演算器と
しての性能を向上することにある。

【００１９】

【課題を解決する手段】上記目的を達成するため、本発
明の請求項１に係るパイプライン演算器は、入力信号に
論理演算を施して出力信号とする論理回路を複数のステ
ージに分割し、各ステージ間に前ステージの論理演算結
果をラッチして次ステージに出力するフリップフロップ
群を備え、最初のサイクルで入力信号に先頭ステージの
論理演算を施して、該中間結果を、該先頭ステージの論
理演算結果をラッチするフリップフロップ群に格納し、
次のサイクルで該フリップフロップ群に格納された中間
結果に次ステージの論理演算を施して、該中間結果を、
該次ステージの論理演算結果をラッチするフリップフロ
ップ群に格納し、これを各ステージについて繰り返すこ
とで、複数サイクル後に、最終ステージから、最初のサ
イクルの入力信号に所定の論理演算を施した出力値を出
力するパイプライン演算器において、上記複数のステー
ジのうちの一つ以上のステージの論理回路に、前ステー
ジの論理演算結果をラッチするフリップフロップ群から
の出力または前ステージの論理演算結果をラッチするフ
リップフロップ群への入力のいずれかを選択して入力す
ることができる論理を備えたことを特徴とする。

【００２０】請求項２に係る発明は、請求項１に記載の
パイプライン演算器において、連続して入力信号を受け
た場合、各ステージの論理回路に前ステージの論理演算
結果をラッチするフリップフロップ群からの出力を入力
し、一サイクルに一ステージ分の論理演算を行なって、
最終ステージから毎サイクル出力値を得ることを特徴と
する。

【００２１】請求項３に係る発明は、請求項１または２
に記載のパイプライン演算器において、不連続に入力信
号を受けた場合、一部の所定のステージの論理回路に、
前ステージの論理演算結果をラッチするフリップフロッ
プ群への入力信号を直接入力し、それらのステージ間の
フリップフロップ群をラッチせずに通過させることで、
複数サイクルを使って複数ステージ分の論理演算を行な
い、全ステージ間のフリップフロップ群に毎サイクル中
間値を格納した場合と比較して、早く出力値を得ること
ができることを特徴とする。

【００２２】請求項４に係る発明は、請求項１から３の
いずれか１つに記載のパイプライン演算器において、各
ステージ間のフリップフロップ群に中間結果をラッチす
るか、中間結果をラッチせずに通過させるかを、入力信
号の到着間隔に応じて決定することを特徴とする。

【００２３】請求項５に係る発明は、請求項１から３の
いずれか１つに記載のパイプライン演算器において、各
ステージ間のフリップフロップ群に中間結果をラッチす
るか、中間結果をラッチせずに通過させるかを、外部か
ら指示することを特徴とする。

【００２４】本発明に係るパイプライン装置では、一つ
以上のステージの論理回路に、前ステージのフリップフ
ロップ群の出力または前ステージのフリップフロップ群
の入力のいずれかを選択して入力することができる論理
を持つため、一部のステージにおいて、ステージの論理
回路に前ステージのフリップフロップ群の入力信号を直
接入力し、当該ステージ間のフリップフロップをラッチ
せずに通過させることができる。したがって、全ステー
ジでラッチした場合と比較して、通過したステージのフ
リップフロップの入出力遅延時間を削減することがで
き、演算結果を得るまでの時間を短縮できる。また、全
ステージでラッチすることもでき、この場合には演算結
果の出力間隔を小さくできる。この様に、結果を得るま
での時間を小さくする演算器と、結果の出力間隔を小さ
くする演算器の両方を、一つのパイプライン演算器で実
現できる。

【００２５】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。

【００２６】（実施の形態例１）まず、本発明の第１の
実施の形態を図１〜図３を用いて説明する。図１は、本
発明に係るパイプライン演算器を示す。

【００２７】１００ａ〜１００ｇは、それぞれ、入力信
号線１２０ａ〜１２０ｇを、クロックイネーブル信号線
１３０ａ〜１３０ｇの立ち上がりでラッチするフリップ
フロップ群である。１５０ｂ，１５０ｃ，１５０ｅ，１
５０ｆは、セレクト信号線１６０ｂ，１６０ｃ，１６０
ｅ，１６０ｆが”０”のとき、フリップフロップ群１０
０ｂ，１００ｃ，１００ｅ，１００ｆの出力信号を論理
回路１１０ｂ，１１０ｃ，１１０ｅ，１１０ｆに入力
し、セレクト信号線１６０ｂ，１６０ｃ，１６０ｅ，１
６０ｆが”１”のとき、フリップフロップ群１００ｂ，
１００ｃ，１００ｅ，１００ｆの入力信号１２０ｂ，１
２０ｃ，１２０ｅ，１２０ｆを論理回路１１０ｂ，１１
０ｃ，１１０ｅ，１１０ｆに直接入力するセレクタであ
るが、セレクタの代わりに透過型フリップフロップやバ
ス等を用いてもかまわない。

【００２８】１６０は、クロックイネーブル信号線１３
０ａ〜１３０ｇおよびセレクト信号線１６０ｂ，１６０
ｃ，１６０ｅ，１６０ｆを制御するためのパイプライン
演算器の制御回路である。

【００２９】信号線２２０ａは入力有効信号であり、次
のクロックの立ち上がりで有効な入力信号がフリップフ
ロップ群１００ａにラッチされることを示す。

【００３０】２７０は次サイクル入力有効信号であり、
２クロック後（次の次のクロック）の立ち上がりで有効
な入力信号がフリップフロップ群１００ａにラッチされ
ることを示す。

【００３１】このパイプライン演算器は５０ＭＨｚ（１
クロックサイクル２０ｎｓ）で動作し、論理回路１１０
ａ〜１１０ｆは遅延時間が１０ｎｓ、フリップフロップ
１００ａ〜１００ｇは入出力遅延時間がそれぞれ５ｎ
ｓ、セレクタ１５０ｂ，１５０ｃ，１５０ｅ，１５０ｆ
の遅延時間は小さく無視できるとするが、本発明は任意
の周波数および遅延時間のパイプライン演算器に対して
有効である。

【００３２】本形態例のパイプライン演算器は、動作モ
ード０または動作モード１のいずれかで動作する。

【００３３】動作モード０は、セレクト信号線１６０
ｂ，１６０ｃ，１６０ｅ，１６０ｆが”０”のモードで
あり、入力信号に対して１クロック毎に１００ａ，１０
０ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１０
０ｇの順に論理演算を施しながら中間結果をラッチし、
信号を伝搬させる。このモードでは、フリップフロップ
群１００ａに入力信号をラッチしてから６クロック後
に、フリップフロップ群１００ｇに論理演算の結果をラ
ッチする。入力信号線１２０ａに入力信号を毎クロック
入力することで、６クロック目以降は毎クロック演算結
果を出力信号線１４０ｇから得ることができる。

【００３４】動作モード１は、セレクト信号線１６０
ｂ，１６０ｃ，１６０ｅ，１６０ｆが”１”のモードで
あり、入力信号をフリップフロップ群１００ａにラッチ
すると、始めの２サイクルでセレクタ１５０ｂ，１５０
ｃを通してフリップフロップ群１００ｂ，１００ｃにラ
ッチせずに信号を伝搬し、１００ａ〜１００ｃの論理演
算を施して、フリップフロップ群１００ｄに中間結果を
ラッチする。そして、次の２サイクルで、セレクタ１５
０ｅ，１５０ｆを通してフリップフロップ群１００ｅ，
１００ｆにラッチせずに信号を伝搬し、１００ｄ〜１０
０ｆの論理演算を施して、フリップフロップ群１００ｇ
に演算結果をラッチする。信号の伝搬遅延時間は、フリ
ップフロップの出力遅延時間５ｎｓ、論理演算３段３０
ｎｓ、およびフリップフロップの入力遅延時間５ｎｓを
合わせた４０ｎｓであり、２クロック（２０ｎｓ／クロ
ック×２クロック＝４０ｎｓ）で３段伝搬できることが
わかる。

【００３５】この動作モード１では、フリップフロップ
群１００ａに入力信号をラッチしてから４クロック後
に、フリップフロップ群１００ｇに論理演算の結果をラ
ッチする。入力信号線１２０ａに入力信号を２クロック
毎に入力することで、４クロック目以降２クロックに１
個の演算結果を出力信号線１４０ｇから得ることができ
る。

【００３６】このように、本実施形態例では、パイプラ
イン演算器に毎クロック演算命令を入力できるかわりに
演算結果を得るまでのサイクル数が長い動作モード０
と、２クロックに１つの演算命令しか入力できないが演
算結果を得るまでの時間が短い動作モード１との両方を
備える点に特徴がある。

【００３７】図２に、図１のパイプライン演算器の制御
回路１６０の詳細な構成を示す。

【００３８】フリップフロップ２００ａ〜２００ｇは、
動作モード０のときに、対応するフリップフロップ群１
００ａ〜１００ｇに有効なデータを保持していることを
示す１ビットのフラグである。

【００３９】フリップフロップ２００ａ，２００ｈ，２
００ｄ，２００ｉ，２００ｇは、動作モード１のとき
に、対応するフリップフロップ群１００ａ，１００ａ，
１００ｄ，１００ｄ，１００ｇに有効なデータを保持し
ていることを示す１ビットのフラグである。動作モード
１では、２クロックでフリップフロップ１００ａのデー
タに対する論理演算Ｓ１，Ｓ２，Ｓ３を実行するので、
その２クロックの間フリップフロップ群１００ａに有効
なデータを保持しなければならない。フリップフロップ
２００ａは始めのクロックにおいてフリップフロップ群
１００ａに有効なデータを保持していることを示し、フ
リップフロップ２００ｈは２番目のクロックにおいてフ
リップフロップ群１００ａに有効なデータを保持してい
ることを示す。フリップフロップ２００ｄ，２００ｉも
同様である。

【００４０】２５０ａ，２５０ｂは、動作モード０のと
きにフリップフロップ２００ｄ，２００ｇにフリップフ
ロップ２００ｃ，２００ｆの出力信号２１０ｃ，２１０
ｆをそれぞれ入力し、動作モード１のときにフリップフ
ロップ２００ｄ，２００ｇにフリップフロップ２００
ｈ，２００ｉの出力信号２１０ｈ，２１０ｉをそれぞれ
入力するためのセレクタである。

【００４１】信号線２８０は、フリップフロップ２００
ａ〜２００ｅのいずれかが”１”の場合に”１”となる
信号線で、動作モード０で次サイクルにパイプライン演
算器内に論理演算中のデータが存在することを示す。信
号線２８５は、フリップフロップ２００ａ，２００ｈ，
２００ｄのいずれかが”１”の場合に”１”となる信号
線で、動作モード１で次サイクルにパイプライン演算器
内に論理演算中のデータが存在することを示す。

【００４２】状態制御回路２９０は、このパイプライン
演算器の動作モードを制御する。

【００４３】図３に、パイプライン演算器の動作モード
の遷移を示す。まず、パイプライン演算器内に論理演算
中のデータが存在する場合、パイプライン演算器の動作
モードは変更しない。また、動作モード０において下記
の条件Ｂが成立していない場合、および動作モード１に
おいて下記の条件Ａが成立していない場合も、動作モー
ドは変更しない。

【００４４】動作モード１において、条件Ａが成立した
とき動作モードを０に変更する。すなわち、入力有効信
号２２０ａが”１”、かつ、次サイクル入力有効信号２
７０が”１”、かつ、論理演算中のデータが存在しない
場合（動作モード１で信号線２８５が”０”）、パイプ
ライン演算器の動作モードを０に変更する。これによ
り、パイプライン演算器への入力が連続する場合に動作
モード０となり、結果の出力間隔を小さくすることがで
きる。

【００４５】動作モード０において、条件Ｂが成立した
とき動作モードを１に変更する。すなわち、入力有効信
号２２０ａが”１”、かつ、次サイクル入力有効信号２
７０が”０”、かつ、論理演算中のデータが存在しない
場合（動作モード０で信号線２８０が”０”）、パイプ
ライン演算器の動作モードを１に変更する。これによ
り、パイプライン演算器への入力が連続しない場合に動
作モード１となり、結果を得るまでの時間を短縮するこ
とができる。

【００４６】以上で本発明の第１の実施の形態の説明を
終える。

【００４７】（実施の形態例２）本発明の第２の実施の
形態例を図４〜図６によって説明する。本形態例は、上
記第１の形態例の変形であるため、相違点を中心に説明
する。本形態例は、パイプライン演算器の各ステージの
構成は第１の形態例と同じであるが、パイプライン演算
器を基本部分の組み合わせで構成しその各基本部分の動
作モードを独立に制御する点が異なる。

【００４８】図４に、本形態例のパイプライン演算器の
基本部分の構造を示す。この基本部分を何段か組み合わ
せることによりパイプライン演算器を構成する。例え
ば、後述する図５の例では２つの基本部分によりパイプ
ライン演算器を構成する例を説明する。

【００４９】図４の基本部分について説明する。３００
ａ〜３００ｃは、それぞれ、入力信号線３２０ａ〜３２
０ｃを、クロックイネーブル信号線３３０ａ〜３３０ｃ
の立ち上がりでラッチするフリップフロップ群である。
３５０ｂ，３５０ｃは、セレクト信号線１６０が”０”
のとき、フリップフロップ群３００ｂ，３００ｃの出力
信号を論理回路３１０ｂ，３１０ｃに入力し、セレクト
信号線１６０が”１”のとき、フリップフロップ群３０
０ｂ，３００ｃの入力信号３２０ｂ，３２０ｃを論理回
路３１０ｂ，３１０ｃに直接入力するセレクタである。

【００５０】フリップフロップ４００ａ〜４００ｃは、
当該基本部分が動作モード０のとき、対応するフリップ
フロップ群３００ａ〜３００ｃにそれぞれ有効なデータ
を保持していることを示す１ビットのフラグである。フ
リップフロップ４００ａ，４００ｂは、当該基本部分が
動作モード１のとき、対応するフリップフロップ群３０
０ａに有効なデータを保持していることを示す１ビット
のフラグである。動作モード１では、２クロックでフリ
ップフロップ群３００ａのデータに対する論理演算Ｓ
１，Ｓ２，Ｓ３を実行するので、その２クロックの間フ
リップフロップ群３００ａに有効なデータを保持してい
なければならない。フリップフロップ４００ａはそのう
ちの１番目のクロックにおいてフリップフロップ群３０
０ａに有効なデータを保持していることを示し、フリッ
プフロップ４００ｂは２番目のクロックにおいてフリッ
プフロップ群３００ａに有効なデータを保持しているこ
とを示す。

【００５１】４２０ａはこの基本部分への入力有効信号
であり、次のクロックの立ち上がりで有効な入力信号が
フリップフロップ群３００ａにラッチされることを示
す。４７０はこの基本部分への次サイクル入力有効信号
であり、２クロック後の立ち上がりで有効な入力信号が
フリップフロップ群３００ａにラッチされることを示
す。

【００５２】信号４８０は、信号線４２０ｂ，４２０ｃ
のいずれかが”１”の場合に”１”となる信号線で、動
作モード０で動作中の当該基本部分内に、次のサイクル
において論理演算途中のデータが存在することを示す。
信号線４８５は、信号線４２０ｂが”１”の場合に”
１”となる信号線で、動作モード１で動作中の当該基本
部分内に、次のサイクルにおいて論理演算途中のデータ
が存在することを示す。４５０は、動作モード０のとき
に後続のパイプライン演算器の基本部分（次基本部分と
呼ぶ）への入力有効信号（４２０ａ）としてフリップフ
ロップ４００ｃの出力信号を入力し、動作モード１のと
きに次基本部分への入力有効信号（４２０ａ）としてフ
リップフロップ４００ｂの出力信号４４０ｂを入力する
ためのセレクタである。すなわち、このセレクタ４５０
の出力信号４４０ｃが次基本部分への入力有効信号４２
０ａとなる。

【００５３】４９５は、動作モード０のときに次基本部
分への次サイクル入力有効信号（４７０）としてフリッ
プフロップ４００ｂの出力信号４４０ｂを入力し、動作
モード１のときに次基本部分への次サイクル入力有効信
号（４７０）としてフリップフロップ４００ａの出力信
号４４０ａを入力するためのセレクタである。すなわ
ち、このセレクタ４９５の出力信号４９５ｃが次基本部
分への次サイクル入力有効信号４７０となる。

【００５４】制御回路４９０は、パイプライン演算器の
当該基本部分の現在の動作モードを決定する回路であ
る。

【００５５】パイプライン演算器の当該基本部分の動作
モードの遷移は図３とほぼ同様であり、以下の通りであ
る。まず、当該基本部分内に論理演算途中のデータが存
在する場合、パイプライン演算器の当該基本部分の動作
モードは変更しない。また、動作モード０において下記
の条件Ｂ’（実施形態例１の条件Ｂに対応する条件）が
成立していない場合、および動作モード１において下記
の条件Ａ’（実施形態例１の条件Ａに対応する条件）が
成立していない場合も、動作モードは変更しない。

【００５６】動作モード１において条件Ａ’が成立した
とき動作モードを０に変更する。すなわち、当該基本部
分において、入力有効信号４２０ａが”１”、かつ、次
サイクル入力有効信号４７０が”１”、かつ、論理演算
途中のデータが存在しない場合（動作モード１で信号線
４８５が”０”）、パイプライン演算器の当該基本部分
の動作モードを０に変更する。これにより、パイプライ
ン演算器の当該基本部分への入力が連続する場合に動作
モード０となり、結果の出力間隔を小さくすることがで
きる。

【００５７】動作モード０において条件Ｂ’が成立した
とき動作モードを１に変更する。すなわち、当該基本部
分において、入力有効信号４２０ａが”１”、かつ、次
サイクル入力有効信号４７０が”０”、かつ、論理演算
途中のデータが存在しない場合（動作モードが０で信号
線４８０が”０”）、パイプライン演算器の当該基本部
分の動作モードは１とする。これにより、パイプライン
演算器の当該基本部分への入力が連続しない場合に動作
モード１となり、結果を得るまでの時間を短縮すること
ができる。

【００５８】図５は、図４のパイプライン演算器の基本
部分２つにより構成したパイプライン演算器を示す。図
５において、入力信号および出力信号を表す付番には、
前半の基本部分では「−１」を、後半の基本部分では
「−２」を、それぞれ付した。前半の基本部分の出力信
号３２０ｄ−１，４４０ｃ−１，４９５ｃ−１はそれぞ
れ後半の基本部分の入力信号３２０ａ−２，４２０ａ−
２，４７０−２に接続する。このように構成したパイプ
ライン演算器は６段構成となり、２つの基本部分が独立
に動作モード０または動作モード１のいずれかのモード
で動作する。

【００５９】このパイプライン演算器に、ｉ０、空き、
ｉ１、ｉ２、ｉ３、空き、空き、ｉ４の順で入力したと
きの動作を図６に示す。図６の横軸はパイプライン演算
器のステージ、縦軸はクロックサイクル単位の時刻であ
る。ＦＦ０，ＦＦ１，ＦＦ２はそれぞれ前半の基本部分
内のフリップフロップ群３００ａ，３００ｂ，３００ｃ
に対応し、ＦＦ３，ＦＦ４，ＦＦ５はそれぞれ後半の基
本部分内のフリップフロップ群３００ａ，３００ｂ，３
００ｃに対応する。Ｓ０，Ｓ１，Ｓ２はそれぞれ前半の
基本部分内の論理演算回路３１０ａ，３１０ｂ，３１０
ｃによる論理演算に対応し、Ｓ３，Ｓ４，Ｓ５はそれぞ
れ後半の基本部分内の論理演算回路３１０ａ，３１０
ｂ，３１０ｃによる論理演算に対応する。

【００６０】時刻０で入力データｉ０が入力信号線３２
０ａ（図５の３２０ａ−１）に載る。このとき、次サイ
クルの入力データは空き（図６ではＯ印）であるため、
入力要求信号４２０ａ（図５の４２０ａ−１）は”
１”、次サイクル入力有効信号４７０（図６の４７０−
１）は”０”となる。また、前半の基本部分内には論理
演算途中のデータが無いため、前半の基本部分は時刻１
で動作モード１となり、ｉ０は２クロック後の時刻３で
前半の基本部分の論理演算Ｓ０，Ｓ１，Ｓ２を通過して
フリップフロップ群ＦＦ３にラッチされる。

【００６１】その後、後半の基本部分内には論理演算途
中のデータが無く、ｉ０の次は空きサイクルであるた
め、後半の基本部分は時刻３で動作モード１となる。こ
の結果、ｉ０は前半／後半の基本部分を動作モード１で
通過し、入力後４サイクル後の時刻５にパイプライン演
算器から演算結果が出力される。

【００６２】時刻２で入力データｉ１が入力信号線３２
０ａに載る。このとき、次サイクルの入力データはｉ２
であるため、入力要求信号４２０ａは”１”、次サイク
ル入力有効信号４７０は”１”となる。また、前半の基
本部分内には論理演算途中のデータが無い（ｉ０は既に
Ｓ１，Ｓ２，Ｓ３が施されＦＦ３にラッチ）ため、前半
の基本部分は時刻３で動作モード０となり、ｉ１は時刻
６で前半の基本部分の論理演算を通過してフリップフロ
ップ群ＦＦ３にラッチされる。

【００６３】その後、後半の基本部分内には論理演算途
中のデータが無く、ｉ１の次はｉ２が続くため、後半の
基本部分は時刻６で動作モード０となる。この結果、ｉ
１は前半／後半の基本部分を動作モード０で通過し、入
力後６サイクルの時刻９にパイプライン演算器から演算
結果が出力される。

【００６４】入力データｉ２，ｉ３は前半／後半の基本
部分内に論理演算途中のデータｉ１が存在するため、動
作モード０で処理される。この結果、ｉ２，ｉ３の演算
結果は、それぞれ、時刻１０，１１でパイプライン演算
器から出力される。

【００６５】時刻７で入力データｉ４が入力信号線３２
０ａに載る。このとき、次サイクルの入力データは空き
であるため、入力要求信号４２０ａは”１”、次サイク
ル入力有効信号４７０は”０”となる。また、前半の基
本部分内には論理演算途中のデータが無いため、前半の
基本部分は時刻８で動作モード１となり、ｉ４は２クロ
ック後の時刻１０で前半の基本部分の論理演算を通過し
てフリップフロップ群ＦＦ３にラッチされる。

【００６６】その後、後半の基本部分内には論理演算途
中のｉ３のデータが存在するため、動作モード０のまま
となる。この結果、ｉ４は前半の基本部分を動作モード
１、後半の基本部分を動作モード０で通過し、入力後５
サイクルの時刻１３にパイプライン演算器から演算結果
が出力される。

【００６７】この様に、入力データが連続しないｉ０，
ｉ４の演算ではレイテンシが短く、入力データが連続す
るｉ１，ｉ２，ｉ３ではパイプライン演算器のスループ
ットは高くなる。

【００６８】以上が第２の実施の形態例２である。本形
態例では、パイプライン演算器の基本部分毎に動作モー
ドを制御することができ、上記第１の実施の形態例と比
較してより効率のよいパイプライン演算器を構成するこ
とができる。

【００６９】（実施の形態例３）本発明の第３の実施の
形態例を説明する。本形態例は、演算の中間結果がパイ
プライン演算器のフリップフロップ群を任意の段数ラッ
チされずに通過できる点が上記第１および第２の実施の
形態例と異なる。

【００７０】本形態例では、１段（ステージ）当たり１
５ｎｓで処理されるステージ（１クロックサイクルは１
５ｎｓ）を５ステージ組み合わせてパイプライン演算器
としたもので、１ステージ内のフリップフロップの入力
遅延時間および出力遅延時間はそれぞれ５ｎｓとする。
よって１ステージ当たりの論理遅延時間（論理回路の処
理時間）は、１クロックサイクルの１５ｎｓから入力遅
延時間の５ｎｓと出力遅延時間の５ｎｓを引いて、５ｎ
ｓとなる。このパイプライン演算器では、フリップフロ
ップを２クロックサイクルの間通過させると（すなわ
ち、入出力部分のフリップフロップのみ使用し、間のス
テージではフリップフロップをスキップして論理演算を
行なうようにする）、４ステージ（５ｎｓ＋５ｎｓ×４
＋５ｎｓ＝３０ｎｓ）分の論理演算が可能となる。フリ
ップフロップの入力遅延時間５ｎｓと、出力遅延時間５
ｎｓと、ｋステージ分の論理回路の処理時間５ｎｓ×ｋ
とを加算して２クロックサイクル分の時間３０ｎｓにす
るためは、ｋ＝４とすればよいからである。また同様
に、フリップフロップを３クロックサイクル４５ｎｓの
間通過させると、７ステージ（５ｎｓ＋５ｎｓ×７＋５
ｎｓ＝４５ｎｓ）分の論理演算が可能となる。

【００７１】図７に、本形態例のパイプライン演算器の
１ステージの構成を示す。

【００７２】フリップフロップ群６００は、クロックイ
ネーブル信号線６３０が”１”のときに入力信号線６２
０で与えられる前ステージの論理演算の中間結果を格納
する。６５０はこのステージの論理演算を行なう論理回
路である。６４０は論理回路６５０へ中間結果を与える
信号線であり、ＬＴＨ信号が”１”ならフリップフロッ
プ群６００の値となり、ＬＴＨ信号が”０”なら入力信
号６２０の値となる。制御回路６９０はこのステージの
動作を制御する回路である。

【００７３】本形態例では、中間結果をラッチしている
ステージの制御回路６９０が、後ろのステージに対し
て、ラッチしてからのサイクル数、後続ステージでのラ
ッチ要求等の情報を伝搬し、中間結果をラッチしていな
いステージの制御回路６９０は前ステージからの情報を
通過させることで、複数段に渡ってこれらのステージで
論理演算中の処理の情報を伝搬させる。以下に伝搬させ
る情報を示す。

【００７４】入力信号Ｃｉは、前ステージで論理演算中
の処理がラッチ後何サイクル目であるかを示す。出力信
号Ｃｏは、本ステージで論理演算中の処理がラッチ後何
サイクル目であるかを示す。ラッチを行なったステージ
では、ラッチした時点でＣｏの初期値は１とする。ラッ
チを行なわないステージでは、Ｃｏ＝Ｃｉである。

【００７５】入力信号Ｓｉは、前ステージで論理演算中
の処理がラッチされずに通過してきたステージ数を示
す。出力信号Ｓｏは、本ステージで論理演算中の処理が
ラッチされずに通過してきたステージ数を示す。ラッチ
を行なったステージでは、ラッチした時点でＳｏの初期
値は０とする。ラッチを行なわないステージでは、Ｓｏ
＝Ｓｉ＋１である。

【００７６】入力信号Ｖｉは、前ステージ以前（前ステ
ージ含む）でラッチされている中間結果が存在するか否
かを示す。出力信号Ｖｏは、本ステージ以前（本ステー
ジ含む）でラッチされている中間結果が存在するか否か
を示す。Ｖｉ，Ｖｏは、中間結果が存在するとき１、し
ないとき０である。ラッチを行なったステージでは、ラ
ッチした時点でＶｏの初期値は１とする。ラッチを行な
わないステージでは、Ｖｏ＝Ｖｉである。

【００７７】入力信号Ｒｉは、前ステージで論理演算中
の処理を、本ステージ以降（本ステージ含む）で現サイ
クル終了時（すなわち次サイクル開始時）にラッチする
ことを要求する信号線である。出力信号Ｒｏは、本ステ
ージで論理演算中の処理を、次ステージ以降（次ステー
ジ含む）で現サイクル終了時にラッチすることを要求す
る信号線である。Ｒｉ，Ｒｏは、ラッチ要求するとき
１、それ以外で０である。

【００７８】入力信号Ａｉは、本ステージで論理演算中
の処理を、本ステージ以降（本ステージ含まない）で現
サイクル終了時にラッチすることを示す信号線である。
出力信号Ａｏは、本ステージで論理演算中の処理を、本
ステージ以降（本ステージ含む）で現サイクル終了時に
ラッチすることを示す信号線である。Ａｉ，Ａｏは、論
理演算の方向とは逆方向に（後側のステージから前側の
ステージに）伝搬させる信号であり、現サイクル終了時
にラッチするとき１、しないとき０である。Ａｉ＝１を
受けたステージでは、当該クロックサイクルで実行して
いる論理演算中の処理が後続の何れかのステージでラッ
チされることが分かり、当該クロックサイクルの処理を
終了してよいことになる。

【００７９】信号ＬＴＨは、本ステージで、現サイクル
の開始時に中間結果をラッチしていることを示す信号線
である。ラッチしているとき１、していないとき０であ
る。クロックイネーブル信号ＣＥは、本ステージで、現
サイクルの終わりに入力信号６２０をフリップフロップ
６００にラッチすることを示す。

【００８０】本形態例のパイプライン演算器は、図６の
１ステージ分の構成を何段か組み合わせ、対応する信号
線を前後のステージで結合して構成する。図８に、図７
の１ステージ分の構成を５段組み合わせた本形態例のパ
イプライン演算器を示す。前段のステージの出力信号Ｒ
ｏ，Ｖｏ，Ｓｏ，Ｃｏをそれぞれ後段のステージの入力
信号Ｒｉ，Ｖｉ，Ｓｉ，Ｃｉとする。また後段のステー
ジの出力信号Ａｏを前段のステージの入力信号Ａｉとす
る。

【００８１】図９に、本形態例のパイプライン演算器の
中間ステージの制御回路６９０の動作を示す。

【００８２】制御回路６９０の動作は、ステージに中間
結果がラッチされていない場合（ＬＴＨ＝０）とラッチ
されている場合（ＬＴＨ＝１）とで異なる。

【００８３】まず、中間結果がラッチされていないステ
ージ（ＬＴＨ＝０の場合）の制御回路６９０の動作につ
いて説明する。この場合、Ｃｏ，ＶｏはＣｉ，Ｖｉの値
をそれぞれそのまま伝搬させる。ＳｏにはＳｉの入力値
＋１を出力する。これにより、前ステージ以前（前ステ
ージ含む）のラッチしてからのサイクル数、中間結果の
存在、中間結果を格納しているラッチからのステージ数
（何ステージ目か）が伝搬される。

【００８４】例えば、あるクロックサイクルの開始時に
おいて、あるステージで中間結果がラッチされ（当該ク
ロックサイクルでは当該ステージから初期値としてＣｏ
＝１が出力される）、引き続く当該ステージの後ろ側
に、ラッチしていないステージが何段も続いているとす
る。このとき、ラッチしたステージではＣｏ＝１，Ｓｏ
＝０であり、その次のステージではＣｉ＝１，Ｓｉ＝
０，Ｃｏ＝１，Ｓｏ＝１であり、その次のステージでは
Ｃｉ＝１，Ｓｉ＝１，Ｃｏ＝１，Ｓｏ＝２であり、その
次のステージではＣｉ＝１，Ｓｉ＝２，Ｃｏ＝１，Ｓｏ
＝３であり、…というように、信号が伝搬する。そし
て、この状態すなわちＣｉの値が１のときは、Ｓｉが０
以下のステージ（すなわちＳｉ＝０のステージ）まで中
間結果が伝搬する。Ｃｉ＝１ということは、中間結果を
ラッチしたステージが現クロックサイクル開始時に当該
ラッチを行なったばかりであるということだから、現ク
ロックサイクルの終了時点では当該ラッチしたステージ
の次のステージ（Ｓｉ＝０）まで伝搬すると言うことで
ある。クロックサイクルが１つ進んでＣｉの値が２にな
ったときは、ラッチしたステージではＣｏ＝２，Ｓｏ＝
０であり、その次のステージではＣｉ＝２，Ｓｉ＝０，
Ｃｏ＝２，Ｓｏ＝１であり、その次のステージではＣｉ
＝２，Ｓｉ＝１，Ｃｏ＝２，Ｓｏ＝２であり、その次の
ステージではＣｉ＝２，Ｓｉ＝２，Ｃｏ＝２，Ｓｏ＝３
であり、…というように、信号が伝搬する。そして、こ
の状態では、Ｓｉが３以下のステージまで（すなわち、
４段分の論理演算を行なうところまで）中間結果が伝搬
する。上述したように、２クロックサイクルで４ステー
ジ分の論理演算が可能だからである。同様に、さらにク
ロックサイクルが１つ進んでＣｉの値が３になったとき
は、Ｓｉが６以下のステージまで中間結果が伝搬する。
上述したように、３クロックサイクルで７ステージ分の
論理演算が可能だからである。

【００８５】以下では、中間結果が伝搬する範囲を伝搬
範囲内と表現し、伝搬範囲内でもっともＳｏの大きいス
テージを伝搬最後尾と表現している。ＬＴＨ＝０のステ
ージは、自ステージが伝搬範囲内か否か、さらに伝搬範
囲内の最後尾か否かは、ＣｉとＳｉから分かる。例え
ば、Ｃｉ＝１，Ｓｉ＝０のステージは伝搬範囲内の最後
尾である。また、Ｃｉ＝２，Ｓｉ＝０〜３のステージは
伝搬範囲内であり、特にＳｉ＝３のステージは伝搬範囲
内の最後尾である。Ｃｉ＝３，Ｓｉ＝０〜６のステージ
は伝搬範囲内であり、特にＳｉ＝６のステージは伝搬範
囲内の最後尾である。

【００８６】ＬＴＨ＝０のステージで、Ｒｉが１のと
き、このステージを通過中の中間結果が現サイクル終了
時に何れかのステージでラッチされなければならないこ
とを示す。このとき、伝搬最後尾のステージでＣＥ＝１
とし、通過中の中間結果をラッチする。すなわち、ＬＴ
Ｈ＝０のステージでは、Ｒｉ＝１かつ伝搬最後尾ならＣ
Ｅ＝１として通過中の中間結果をラッチし、それ以外は
ＣＥ＝０としてラッチはしない。ラッチする場合は、次
サイクルのＬＴＨを１とし、Ａｏを１としてラッチする
ことを前方のステージに知らせる。ラッチしない場合
は、次サイクルのＬＴＨを０とし、ＡｏをＡｉの値とす
る。後続のステージにラッチを要求する信号Ｒｏは、伝
搬最後尾なら０、それ以外はＲｉとする。

【００８７】次に、中間結果がラッチされているステー
ジ（ＬＴＨ＝１の場合）の制御回路６９０の動作につい
て説明する。中間結果がラッチされているステージで
は、Ｃｏは、ラッチした時点を初期値１とし１サイクル
毎にインクリメントし、ラッチ後のサイクル数を示す。
Ｓｏは０として先頭のステージであることを示し、Ｖｏ
は１としてデータが存在することを後続ステージに伝搬
させる。ＬＴＨ＝１のステージでも、Ｖｉ＝１なら前側
の何れかのステージに中間結果がラッチされており、そ
のステージのＣｏ，Ｓｏが伝搬してくる。したがって、
ＬＴＨ＝１のステージでも、Ｃｉ，Ｓｉにより（ＬＴＨ
＝０の場合と同様にして）自ステージが伝搬範囲内か否
か判別することができる。すなわち、ＬＴＨ＝１で伝搬
範囲内のステージは、当該ステージの前側の当該伝搬範
囲に係るステージからみると、１つ先行する中間結果を
格納しているステージとなる。ＬＴＨ＝１で伝搬範囲内
のステージは、Ｃｉ，Ｓｉにより自ステージが伝搬範囲
内であることを知ることができるが、自ステージではＬ
ＴＨ＝１で先行する中間結果をラッチしているので、Ｃ
ｉ，Ｓｉの伝搬は自ステージまでで止め、ＣｏとＳｏは
自ステージでのラッチに関する情報を後続のステージに
知らせるために出力する。

【００８８】ＬＴＨ＝１のステージにおいて、Ｖｉが１
かつＣｉ，Ｓｉが伝搬範囲内であることを示す場合、ま
たはＲｉが１の場合には、前ステージ以前で処理中の中
間結果が本ステージに到達しており、本ステージに中間
結果をラッチする必要がある。そこで、本ステージでＣ
Ｅ＝１として通過中の中間結果をラッチし、それ以外は
ＣＥ＝０としてラッチはしない。ラッチする場合、本ス
テージでＡｏ＝１として、本ステージ以前のステージに
対して、現サイクル終了時に中間結果をラッチすること
を知らせる。

【００８９】一方、本ステージでは現在ラッチしている
データがあるので、前ステージ以前からの中間結果を本
ステージでラッチする場合には、本ステージでラッチし
ている現在の中間結果を現サイクル終了時に次ステージ
以降でラッチさせる必要がある。そのため、本ステージ
では、Ｒｏ＝１とする。

【００９０】Ａｉが１の場合、本ステージの中間結果は
次ステージ以降でラッチされるため、Ｖｉ＝０またはＣ
ｉ，Ｓｉが伝搬範囲外を示すならＬＴＨ＝０とする。こ
れ以外の場合、前ステージ以前の中間結果が到達してい
るためこれをラッチし、ＬＴＨ＝１とする。なお、ＬＴ
Ｈ＝１のときの次サイクルＬＴＨの説明において、「Ｃ
Ｅは前ステージの入力をフリップフロップに格納する信
号」であるので、ＣＥ＝１なら次サイクルＬＴＨは１と
なるが、ＣＥ＝０でもＬＴＨ＝１なら次サイクルＬＴＨ
は１のままとなる。（伝搬範囲外またはＶｉ＝０）かつ
Ａｉ＝０かつＲｉ＝０の場合がこれに該当する。

【００９１】パイプライン演算器の先頭ステージでは、
Ｃｉ＝１，Ｓｉ＝０とし、Ｒｉ，Ｖｉにはパイプライン
演算器への入力有効信号を接続する。これにより、パイ
プライン演算器に入力があると必ず次サイクル開始時点
で先頭ステージにラッチされる。

【００９２】このパイプライン演算器に後続するステー
ジでは、このパイプライン演算器の最終ステージのＶｏ
＝１かつＣｏ，Ｓｏが伝搬範囲内を示す場合、Ａｉ＝１
とし、必ずデータを後続ステージにラッチする。

【００９３】本形態例のパイプライン演算器に、ｉ０、
空き、空き、ｉ１、空き、ｉ２、ｉ３、空き、ｉ４、空
き、・・・の順で演算を入力したときの動作を図１０に
示す。図１０の横軸はパイプライン演算器のステージ、
縦軸はクロックサイクル単位の時刻である。ＦＦ０〜Ｆ
Ｆ４は、それぞれ図８の各ステージ内のフリップフロッ
プ群６００に対応する。Ｓ０〜Ｓ４も、それぞれ図８の
各ステージ内の論理演算回路６５０による論理演算に対
応する。

【００９４】時刻０でｉ０がＦＦ０の入力信号線に載
る。このとき、ＦＦ０へのＲｉ＝１となり、時刻１開始
時にｉ０がＦＦ０にラッチされる。ｉ０の後続は２個空
きがあるため、ｉ０はＦＦ０に３サイクル保持される。
ＦＦ１からＦＦ４はＬＴＨ＝０となりｉ０を通過させ
る。ｉ０の論理演算結果は、時刻１、時刻２、時刻３の
終わりにそれぞれＦＦ１、ＦＦ４、後段に到達する（３
サイクルで７ステージ分の論理演算が可能だが、本例で
は５ステージしかないので時刻３では後段に到達す
る）。時刻３で後段に到達すると、ＦＦ４のＡｉに１が
入力され、ＦＦ０のＡｉ入力に伝達される。ＦＦ０では
ｉ１の入力によりＲｉ＝１となっており、ｉ１がラッチ
される。

【００９５】ｉ１の論理演算結果は、時刻４、時刻５の
終わりにそれぞれＦＦ１、ＦＦ４に到達するが、時刻５
でｉ２の入力によりＦＦ０のＲｉ＝１となるため、ＦＦ
０のＲｏ＝１として後続のラッチにｉ１の論理演算結果
の格納を要求する。この要求に応じて、伝達最後尾であ
るＦＦ４は、時刻５の終了時（時刻６開始時）にｉ１の
論理演算結果をラッチする。

【００９６】ｉ２は時刻６開始時にＦＦ０にラッチされ
るが、次サイクルにｉ３が続くため１ステージずつ演算
が進行する。ｉ４は時刻９開始時にＦＦ０に格納され、
時刻１０の終わりにＦＦ３に伝達される。ＦＦ３にはｉ
３の論理演算結果がラッチされているため、時刻１１開
始時に、ＦＦ３にｉ４の論理演算結果が格納され、ＦＦ
４にｉ３の論理演算結果が格納される。ｉ４はこの後１
ステージずつ演算が進行する。

【００９７】以上が第３の形態例である。本形態例のパ
イプライン演算器では、前後に入力データが無い場合、
任意のステージをラッチされることなく通過することが
でき、形態例１，２と比較してより効率のよいパイプラ
イン演算器を構成することができる。

【００９８】なお、上記第１〜第３の実施の形態例では
各ステージ間のフリップフロップ群に中間結果をラッチ
するか、または中間結果をラッチせずに通過させるか
を、入力信号の到着間隔に応じて決定するようにしてい
る。これに対し、各ステージ間のフリップフロップ群に
中間結果をラッチするか、または中間結果をラッチせず
に通過させるかを、外部から指示するようにしてもよ
い。

【００９９】

【発明の効果】本発明によれば、一つ以上のステージの
論理回路に、前ステージの論理演算結果をラッチするフ
リップフロップ群からの出力および該フリップフロップ
群への入力のいずれかを選択して入力することができる
論理を持つので、一部のステージにおいて、ステージの
論理回路に前ステージの論理演算結果をラッチするフリ
ップフロップ群への入力信号を直接入力し、当該ステー
ジ間のフリップフロップをラッチせずに通過させること
で、全ステージでラッチした場合と比較して、通過した
ステージのフリップフロップの入出力遅延時間を削減す
ることができ、演算結果を得るまでの時間を短縮でき
る。

【０１００】また、全ステージでラッチすることもで
き、この場合には演算結果の出力間隔を小さくできる。
この様に、結果を得るまでの時間を小さくする演算器
と、結果の出力間隔を小さくする演算器の両方を、一つ
のパイプライン演算器で実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態例に係るパイプライン
演算器を示す図。

【図２】本発明の第１の実施形態例に係るパイプライン
演算器の制御回路の構成図。

【図３】本発明の第１の実施形態例に係る制御回路の動
作を示す図。

【図４】本発明の第２の実施形態例に係るパイプライン
演算器の基本部分の構成図。

【図５】図４の基本部分を組み合わせた本発明の第２の
実施形態例に係るパイプライン演算器の構成図。

【図６】本発明の第２の実施形態例に係るパイプライン
演算器の動作を示す図。

【図７】本発明の第３の実施形態例に係るパイプライン
演算器のステージの構成図。

【図８】図７のステージを５段組み合わせた本発明の第
３の実施形態例に係るパイプライン演算器の構成図。

【図９】本発明の第３の実施形態例に係る制御回路の動
作を示す図。

【図１０】本発明の第３の実施形態例に係るパイプライ
ン演算器の動作を示す図。

【図１１】従来のパイプライン演算器の構成図。

【符号の説明】

１００ａ〜１００ｇ，３００ａ〜３００ｃ，６００，９
００ａ〜９００ｄ…フリップフロップ群、１１０ａ〜１
１０ｆ，３１０ａ〜３１０ｃ，６５０，９５０ａ〜９５
０ｃ…論理回路、１２０ａ〜１２０ｇ，３２０ａ〜３２
０ｃ，６２０，９２０ａ〜９２０ｄ…フリップフロップ
群への入力信号線、１３０ａ〜１３０ｇ，３３０ａ〜３
３０ｃ，６３０，９３０ａ〜９３０ｄ…クロックイネー
ブル信号線、９３０…クロック信号線、１４０ａ〜１４
０ｇ，３４０ａ，６４０，９４０ａ〜９４０ｃ…フリッ
プフロップ群からの出力信号線、１５０ｂ，１５０ｃ，
１５０ｅ，１５０ｆ，３５０ｂ，３５０ｃ，４５０…セ
レクタ、１６０ｂ，１６０ｃ，１６０ｅ，１６０ｆ，１
６０…セレクト信号、４９０，６９０…制御回路、２８
０…入力有効信号、２７０，４７０…次サイクル入力有
効信号、２００ａ〜２００ｉ，４００ａ〜４００ｃ…フ
リップフロップ、２１０ａ〜２１０ｉ，４４０ａ〜４４
０ｃ…フリップフロップの出力信号線、２２０ａ〜２２
０ｉ，４２０ａ〜４２０ｃ…フリップフロップへの入力
信号、２７０…次サイクル入力有効信号線、２８０…次
ステージへの次サイクル入力有効信号線（動作モード
０）、２８５…次ステージへの次サイクル入力有効信号
線（動作モード１）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 直伸 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力信号に論理演算を施して出力信号とす
   る論理回路を複数のステージに分割し、各ステージ間に
   前ステージの論理演算結果をラッチして次ステージに出
   力するフリップフロップ群を備え、 最初のサイクルで入力信号に先頭ステージの論理演算を
   施して、該中間結果を、該先頭ステージの論理演算結果
   をラッチするフリップフロップ群に格納し、 次のサイクルで該フリップフロップ群に格納された中間
   結果に次ステージの論理演算を施して、該中間結果を、
   該次ステージの論理演算結果をラッチするフリップフロ
   ップ群に格納し、 これを各ステージについて繰り返すことで、複数サイク
   ル後に、最終ステージから、最初のサイクルの入力信号
   に所定の論理演算を施した出力値を出力するパイプライ
   ン演算器において、 上記複数のステージのうちの一つ以上のステージの論理
   回路に、前ステージの論理演算結果をラッチするフリッ
   プフロップ群からの出力または前ステージの論理演算結
   果をラッチするフリップフロップ群への入力のいずれか
   を選択して入力することができる論理を備えたことを特
   徴とするパイプライン演算器。
2. 【請求項２】連続して入力信号を受けた場合、各ステー
   ジの論理回路に前ステージの論理演算結果をラッチする
   フリップフロップ群からの出力を入力し、一サイクルに
   一ステージ分の論理演算を行なって、最終ステージから
   毎サイクル出力値を得ることを特徴とする請求項１に記
   載のパイプライン演算器。
3. 【請求項３】不連続に入力信号を受けた場合、一部の所
   定のステージの論理回路に、前ステージの論理演算結果
   をラッチするフリップフロップ群への入力信号を直接入
   力し、それらのステージ間のフリップフロップ群をラッ
   チせずに通過させることで、複数サイクルを使って複数
   ステージ分の論理演算を行ない、全ステージ間のフリッ
   プフロップ群に毎サイクル中間値を格納した場合と比較
   して、早く出力値を得ることができることを特徴とする
   請求項１または２に記載のパイプライン演算器。
4. 【請求項４】各ステージ間のフリップフロップ群に中間
   結果をラッチするか、中間結果をラッチせずに通過させ
   るかを、入力信号の到着間隔に応じて決定する請求項１
   から３のいずれか１つに記載のパイプライン演算器。
5. 【請求項５】各ステージ間のフリップフロップ群に中間
   結果をラッチするか、中間結果をラッチせずに通過させ
   るかを、外部から指示することを特徴とする請求項１か
   ら３のいずれか１つに記載のパイプライン演算器。