KR910003014B1 - 연산 처리 장치 - Google Patents

Abstract

내용 없음.

Description

연산 처리 장치

제1도는 본 발명의 제1의 실시예를 나타내는 연산 처리 장치의 블록도.

제2도는 제1도의 제1의 실시예의 동작파형도.

제3도는 제1의 실시예에 사용된 명령형식의 1예를 나타낸 도면.

제4a도 및 제4b도는 래스터연산을 프로그램제어로 실현하는 종래의 플로우차트.

제5도는 본 발명의 제2의 실시예의 동작파형도.

제6도는 제5도의 제2의 실시예의 동작파형도.

제7도는 제2의 실시예에 사용된 명령형식의 1예를 나타낸 도면.

제8a도 및 제8b도는 본 발명에서 프로그램 기술을 설명하기 위한 도면.

제9도는 제5도의 제2의 실시예에서 제어회로의 구체적 구성도.

제10도는 본 발명의 효과를 설명하는 타이밍차트.

본 발명은 디지털연산처리장치에 관한 것으로, 특히 비트맵디스플레이에서 묘사연산 등의 대량 메모리액세스를 행하는 데이타처리에 적합한 연산처리장치에 관한 것이다.

비트맵디스플레이에서 묘사연산은 래스티연산이라 하며, 비트맵메모리에서 직사각형 영역사이의 데이타계산이 기본적으로 포함된다. 이 래스터연산을 프로그램으로 실현하도록 하면, 그 연산은 제4도 a의 플로우차트에 도시한 처리로 실현된다. 이 플로우차트에서 DEST 데이타는 수신지데이타의 약자이다. 차트에 도시한 처리의 반복 횟수는 직사각형 영역의 면적과 비례하며, 예를 들면 10⁵∼10⁶의 오더(order)로 되는 경우도 있다. 또, 1회 처리의 5명령중에서 메모리액세스명령은 3명령이고, 래스터연산을 위한 요구시간은 메모리액세스시간에 의해 결정된다.

래스터연산의 고속화를 도모하기 위해서, 각각의 반복스텝의 처리는 래스터연산의 하드웨에 의해, 리드수정라이트스텝을 실현하는 것으로 제4b도에 도시한 바와 같이 3명령으로 실행 가능하게 된다. 이러한 처리에서 반복에 대한 판단명령(루프종료 ?)은 메모리액세스와 무관하다. 따라서, 반복에 대한 판단명령 및 메모리라이트액세스가 병렬로 실행될 때, 메모리액세스가 명령의 실행보다 늦으면 판단명령은 메모리액세스시간에 포함된다. 그 결과, 플로우차트에서 처리시간은 메모리액세스시간만으로 결정되어 판정명령의 실행요구시간이 무시되므로, 래스터연산에서 고속화가 실현된다. 또, 제4a도를 제4b도로 하는 예는 히다찌에서 제품화하고 있는 멀티포트비디오 RAM(HM53462)으로 실현되어 있다.

메모리라이트액세스 및 연산처리를 병렬로 실행시키기 위해서, 라이트어드레스 및 라이트데이타가 레지스터에 래치되고, 연산처리장치가 라이트액세스의 종료를 기다리지 않고 다음 명령을 실행하는 방법이 고려된다. 이러한 아이디어를 사용한 시스템의 예로는 "Advanced Micro Device"사의 Am29116이 있다.

상술한 종래의 기술이 메모리라이트모드시에 있어서 데이타연산의 병렬동작을 실현하지만, 메모리리드모드시의 병렬동작에 대해서는 고려하지 않았으므로, 복잡한 데이타처리에 있어서는 고속화가 어렵다는 문제점이 있었다.

본 발명의 목적은 비트맵디스플레이에서 고속의 묘사연산을 실현할 수 있는 연산처리장치를 제공하는 것이다.

본 발명의 다른 목적은 메모리리드모드에서 데이타연산의 병렬동작을 실행할 수 있는 고속의 연산처리장치를 제공하는 것이다.

상술한 목적을 달성하기 위해서, 본 발명은 서로에 대해 독립인 메모리부터의 리드데이타입력의 타이밍과 프로그램상의 리드데이타입력의 타이밍을 각각 결정하기 위해 메모리드액세스시의 리드데이타입력타이밍을 프로그램으로 제어하는 수단을 마련하여 리드모드시에도 메모액세스 및 연산처리의 병렬동작을 실현할 수 있도록 한다.

본 발명에서는 적어도 하나의 입력데이타저장레지스터가 마련되어 데이타입력용 레지스터가 메모리리드액세스 모드에서 지정된 후, 지정된 레지스터에 데이타를 입력하는 처리와 그밖의 데이타연산처리를 병렬로 실행하는 것이다. 데이타입력용 레지스터는 리드요구모드에서 지정되고, 입력의 종료후, 그 레지스터의 내용은 오퍼랜드로써 선택될 수 있으므로, 메모리액세스는 리드요구에 따라 개시되지만, 처리장치는 대가상태로 놓여지지 않고 다음의 명령을 실해한다. 입력데아타가 메모리액세스의 종료후 계산되므로, 메모리데이타의 연산과 무관한 명령대신 메모리데이타 연산명령을 사용하여 메모리액세스중에 연산의 실행이 가능하게되고, 대기상태가 해소된만큼의 고속처리가 가능하게 된다.

본 발명에 있어서 프로그램에 의해 메모리리드 액세스요구후 프로그램에서의 리드데이타 입력타이밍을 제어할때, 메모리에서 데이타가 이미 입력되어 있으면 그 데이타는 제어를 위해 사용되며, 메모리에서 데이타가 아직 입력되어 있지 않으면 처리장치는 대기상태로 되고, 메모리에서 데이타의 입력의 종료 후, 그 데이타가 사용에 의해 동작을 계속한다.

따라서, 본 발명의 연산처리장치에 의하면, 메모리리드액세스 및 연산처리의 병렬실행은 리드액세스 요구 후, 리드 데이타를 필요로 하지 않는 명령을 리드데이타를 필요로 하는 명령이 전에 위치시키므로써, 병렬동작을 실현한다. 또, 메모리액세스가 늦은 경우에도 리드데이타를 필요로 하는 명령이 리드데이타 입력타아밍의 제어를 실행하게 하여 적당한 데이타를 받을 수가 있게 된다.

이하, 본 발명에 따른 연산처리장치의 1실시예를 제1도 내지 제3도를 참조하여 설명한다. 제1도는 본 실시예의 연산처리장치의 블록도이다. 도면에서, (1)은 명령인터페이스수단으로써 마련된 명령레지스터(이하 IR이라고 한다). (2)는 제어기(CNTL), (3)은 오퍼랜드데이타선택기(SEL), (4)는 데이타연산장치(ALU), (5)는 범용레지스터(GR), (6)은 입력데이타레지스터(IDR), (7)은 메모리인터페이스수단으로써 마련된 메모리데이타레지스터(MDR), (8)은 출력데이타레지스터(ODR), (9)는 메모리어드레스레지스터(MAR)를 나타낸다. 또, 도면에 도시한 M은 메모리리드신호, F는 페치신호, W는 대기신호, L은 IDR(6)으로의 데이타래치신호, A는 메모리어드레스신호, D는 메모리데이타신호, AK는 메모리인식신호, IL(IL=

·CLK)은 IR(1)로의 로드신호, IRD는 IR(1)로의 데이타를 나타낸다. 메모리데이타신호 D를 전송하는 비트맵메모리 등의 디스플레이 데이타메모리와 데이타 IRD를 출력하는 호스트컴퓨터는 도시하지 않았다.

제2도는 제1도의 CNTL(2)에서의 동작타이밍을 표시한 파형도이다. CNTL(2) 상세한 회로구성은 다음에 설명한다. 파형도에서 CLK는 연산처리의 클럭신호, MA는 데이타 IRD가 메모리액세스명령(MA=M·CLK)인 것을 나타내는 신호, FA는 데이타 IRD가 패치명령(FA=F·CLK)인 것을 나타내는 신호, MM은 메모액세스의 기간을 나타내는 메모리액세스신호를 나타낸다. 제3도는 제1도의 연산처리장치에서 사용된 명령형식의 1예를 나타낸다. 제3도에서, MF는 메모리액세스명령을 나타내는 신호 M에 해당하는 필드, FF는 페치신호 F에 해당하는 필드, OP는 연산필드, OPR은 오퍼랜드 데이타필드를 나타낸다.

다음에 제1도의 연산처리장치에서 실행되는 동작을 제2도 및 제3도를 참조하여 설명한다. 레지스터사이의 연산에서 GR(5)로부터의 데이타는 SEL(3)을 경유하여 ALU(4)에서 연산되어 GR(5)에 저장된다. SEL(3)은 3개의 입력단자에서 얻어진 데이타 2개를 선택하는 구성으로 된다. 메모리라이트모드에서 GR(5)로부터의 어드레스데이타는 MAR(9)를 경유하여 어드레스버스로 출력된다. 그동안 GR(5)로부터의 라이트데이타는 SEL(3) 및 ALU(4)를 경유하여 전송되고, ODR(8)을 경유하여 데이타버스에 출력된다. 본 발명의 연산처리장치에서 메모리라이트는 MAR(9)와 ODR(8)에 데이타를 저장하는 시점에서 종료하고, 실제 메모리라이트의 완료전에 다음 명령의 실행이 이루어진다.

메모리리드는 메모리리드요구 및 리드데이타입력으로 분리되어진다. 메모리리드요구에 따라, GR(5)로부터의 어드레스데이타는 MAR(9)를 경유하여 어드레스버스로 출력된다. 메모리리드요구는 MAR(9)에서 어드레스를 저장하는 시점에서 종료된다. 리드데이타입력은 제3도의 명령형식에서 필드 FF를 1로 설정하는것에 의해 실행된다. FF 이외에 어떤 필드도 관계 없으므로, FF는 0 이외에 모든 명령을 실행할 수 있다.

리드데이타의 입력동작은 제2도를 참조하여 상세히 설명한다.

IRD의 명령데이타 I1은 메모리리드요구, I2는 메모리액세스 이외의 명령, I3은 필드 FF가 1일때의 명령을 나타낸다고 가정한다. 먼저, 명령데이타 I1은 명령레지스터로드신호 IL에 의해 IR(1)에 입력되어 메모리리드가 시작된다. 다음 클럭 CLK에 의해 로드된 명령 I2는 메모리액세스가 아니므로 정상적으로 실행되고, I3은 다음 클럭 CLK에 의해 로드된다. 명령 I3이 FF가 1임을 나타내므로, 메모리액세스신호 MM에 의해 대기신호 W는 1로 된다. 대기신호 W가 1로되면, 명령로드신호 IL은 억제되고, 명령어드레스의 갱신도 억제되므로, 연산처리장치는 대기상태로 된다.

메모리리드의 완료를 나타내는 신호 AK의 입력에 따라 메모리액세스신호 MM은 0으로 되고, 리드데이타는 MDR(7)에 저장된다. 그후, 메모리액세스신호 MM은 0이므로, 다음의 클럭 CLK에 의해 대기신호 W는 다시 0으로 되고, 데이타래치신호 L(=F·

)이 출력되는 것에 의해 메모리리드데이타에 대응하는 MDR(7)의 출력은 IDR(6)에 저장되어 리드데이타입력을 종료한다. 대기신호 W가 0으로 되돌아오므로, 다음 명령은 다음의 클럭에 의해 명령레지스터에 로드되고, 순차적으로 실행된다.

필드 FF가 1로 세트되어 대기상태를 야기한 CNTL(2)에서의 타이밍동작을 도시한 제2도의 파형도에 있어서, 메모리액세스가 빠르면, 대기신호 W가 0이기 때문에 대기상태는 실행되지 않는다. 또, 명령 I3의 최후에 리드데이타가 IDR(6)에 저장되기 때문에 명령(I2) 및 명령(I3)이 IDR(6)의 내용을 참조하는 경우, 명령 I1에 의한 리드요구의 실행전의 메모리데이타를 참조하는 것으로 된다. 따라서, 메모리액세스시간에 의존하지 않고 필드 FF의 프로그램제어만으로 IDR(6)의 내용이 전회의 리드액세스데이타인지 이번회의 데이타인지가 결정된다.

상술한 바와 같이, 본 실시예에서는 프로그램에 의해 메모리액세스와 연산처리를 병렬로 용이하게 실행할 수 있다. 또, 리드데이타의 실제 연산전에 리딩(reading)이 종료되므로, 리드데이타에서 임의의 에러발생에 의해 요구되는 정정은 용이하게 실행될 수 있다. 그리고, 상기 실시예에서는 전체의 명령에 필드 FF를 형성하지만, 특정의 명령에 한정하여도 또는 여러개의 필드를 디코드한 결과에 따라 제어하는 방식으로 하여도 양호하다는 것이 명확하다. 또, 상기 실시예에서는 단일의 IDR(6)을 마련하였지만, 다수의 레지스터를 사용하고, 또는 범용레지스터 GR로 대용하여도 동일의 효과가 얻어진다.

다음에 제5도 내지 제8도를 참조하여 다수의 리드데이타레지스터(IDR)를 마련한 본 발명의 제2의 실시예를 설명한다. 제5도는 제2의 실시예로써 이러한 연산처리장치의 블록도이다. 도면에서 (6-1) 및 (6-2)는 제1 및 제2의 입력데이타저장레지스터(IDR), (3-1) 및 (3-2)는 데이타선택기(SEL)이다. 그외에 다른 구성은 제1도의 제1의 실시예에 사용된 것과 동일하다. 또, 도시된 신호에서 ID는 입력레지스터지시신호, L1 및 L2는 제1 및 제2의 IDR(6-1) 및 (6-2)로의 래치신호, IRD'는 명령데이타를 나타낸다. 다른 신호는 제1의 실시예와 동일하다.

제6도는 CNTL(2)에서의 동작타이밍을 도시한 파형도이다. 도면에서, IDD는 래치신호이며, 그외의 것은 제2도에서와 동일하다. 제7도는 제2의 실시예에 따른 연산처리장치에 사용된 명령형식을 도시한 것으로써, IDF는 본 실시예 고유의 입력레지스터 지시신호를 위한 필드를 나타낸다.

이하, 본 실시예의 연산처리장치에서 동작실행에 대하여 설명한다. 연산처리장치에서 명령이 레지스터사이의 연산일 경우, GR(5)로부터의 데이타는 제1의 SEL(3-1)을 경유하여 공급되며, 제1의 IDR(6-1) 또는 제2의 IDR(6-2)로부터의 데이타는 제2의 SEL(3-2)와 제1의 SEL(3-1)을 경유하여 공급되고, ALU(4)에서 계산된 데이타는 GR(5)에 저장된다. 명령이 메모리라이트액세스인 경우, GR(5)로부터의 어드레스데이타는 MAR(9)에 래치되며, GR(5)로부터의 라이트데이타는 ALU(4)를 경유하여 ODR(8)에 래치되어, 메모리액세스는 개시된다. 메모리라이트에 필요한 데이타는 래치하는 것으로 유지되므로, 연산처리 장치는 라이트액세스의 종료를 기다리는 일없이 다음 명령의 실행을 개시한다.

명령이 메모리리드액세스인 경우, 연산처리장치는 리드액세스를 실행하는 개시만을 지시한다. 즉, GR(5)로부터의 어드레스데이타는 MAR(9)에 래치되고, ID 신호에 의해 입력데이타레지스터를 저장한 후, 메모리리드액세스가 개시된다. 액세스의 개시를 지시한 후, 연산처리장치는 대기상태로 되지 않고 다음 명령의 실행을 지시한다. 메모리리드데이타의 입력은 처리장치에서 필드 F를 1로 설정하는 것에 의해 실행된다.

동작타이밍을 도시한 제6도의 파형도에서, IRD'는 연산처리장치를 위한 명령데이타이며, 리드액세스와 패치부분만 요구되고, 그외의 명령은 I1, I2 등에 의해 나타내진다. 먼저, 메모리리드신호MA(=M·CLK)는 리드명령에 의해 1로 되고, 메모리액세스신호 MM은 신호 MA가 떨어지는 것과 동시에 1로 된다. 이것에 의해 메모리리드액세스를 개시하고, 제7도에 도시한 바와 같이, 리드명령과 함께 저장된 ID 필드의 값을 래치한다. ID 신호는 0일 때 IDR(6-1)을 지정하고, 1일 때 IDR(6-2)를 지정한다.

연산처리장치는 제6도에 도시한 타이밍에서 다음 명령 I1을 실행한 후 리드명령을 실행한다. 리드명령을 실행할 때, 메모리에서 인식신호 AK가 아직 도착하지 않았으므로, 처리장치는 대기상태에 놓여진다. 그러한 대기상태를 지시하는 신호 W는 메모리액세스신호 MM를 페치신호 FA(=F·CLK)로 래치하는 것에 의해 생성된다. 인식신호 AK의 입력후, 리드데이타는 MDR(7)에 래치되어 대기상태에서 연산처리장치는 해제되고 메모리액세스가 개시된다. IDR(6-1)로의 래치신호 L1은 이 명령의 최후에 출력되어 MDR(7)에서 래치된 메모리데이타는 입력된다. 이 명령에서 신호 ID가 1이므로, 신호 IDD 또한 1로 된다.

명령 I3은 메모리액세스가 아니고, 페치신호 F가 1인 페치명령이므로, IDR(6-2)로의 래치신호 L2가 출력된다. 명령 I3에서, 처리장치는 이전의 리드명령에서와 같이 메모리액세스(MM=1) 중이므로 대기상태로 놓어진다. 그러나 유사한 패치명령인 명령 I7의 실행에서는 액세스가 종료되었으므로 대기상태가 발생하지 않는다. 제6도에서 명확한 바와 같이, IDR(6-1) 및 (6-2)로의 래치신호 L1 및 L2는 페치명령 I3 또는 I7에 의해 지시되지 않으나, 그 이전에 실행된 리드명령 ID에 의해 세트된 신호 IDD에 의해 결정된다.

상술한 바와 같이, 본 실시예에서, 데이타입력을 위한 IDR은 메모리리드요구에 따라 지시되고, 페치만의 지시는 데이타의 입력시에만 필요하다. 그 결과, IDR의 지시를 위한 데이타필드 OPR은 필요하지 않으므로, 페치명령에서도 통상의 연산이 가능하게 되어 페치명령을 전용명령으로 할 필요가 없게 된다. 따라서, 메모리액세스 및 연산처리의 병렬동작을 통상의 처리장치와 마찬가지의 명령으로 실현할 수가 있으므로 고속화를 도모할 수 있다. 또, 메모리리드데이타를 연산대상으로 하는 명령의 전에 페치의 지시만으로 통상의 처리장치와 마찬가지의 프로그램의 기술이 가능하게되므로, 메모리액세스와 연산처리를 병렬로 처리하는 것에 의한 문제도 발생하지 않는다.

제8a도 및 제8b도는 프로그램의 1예를 도시한 것으로, 제8a도는 통상의 처리장치의 경우의 예이고, 제8b도는 본 실시예에서의 예이며, (RO)는 어드레스데이타를 레지스터 RO에서 출력하는 것을 나타낸다. 제8a도 및 제8b도는 레지스터의 이름의 일부를 IDR1 및 IDR2로써 리드데이타저장레지스터의 이름으로 되어 있는 것과 페치를 지시하는 F가 명령에 덧붙여진 것 이외는 마찬가지로 되어 있다. 따라서, 거의 도일한 명령의 묘사로써 메모리액세스의 병렬동작이 실현되므로, 고속처리의 실현이 용이하게 되어 있다. 본 실시예에서는 입력데이타저장레지스터가 분리되어 마련되어 있지만, 범용레지스터에 연산의 결과와 메모리데이타를 단일명령에 따라 저장하는 수단을 마련하고, 리드데이타저장레지스터를 범용레지스터로 대용하여도 동일한 효과가 얻어진다.

제9도는 제5도에 도시한 제2의 실시예에서 CNTL(2)의 상세한 회로도이다. 제1도의 제1의 실시예에서 상술한 CNTL(2)의 회로구성이 제9도에 도시한 구성과 같으므로, 반복적인 설명은 생략한다. 제9도에서, G1∼G6은 AND 게이트, I1∼I3은 인버터, F1∼F3은 플립플롭, OSC는 처리장치의 클럭발생기이다. 게이트 G1, G2와 플립플롭 F1, F2는 신호 MA, FA, MM 및 W를 발생시키고, 게이트 G3, G5, G6, 인버터 I1, I3 및 플립플롭 F3은 신호 L1, L2를 발생하고, 인버터 I2와 게이트 G4는 신호 IL을 발생시킨다. 이 회로에서의 동작타이밍은 앞서 설명한 제6도에 도시되어 있다. 상술한 회로구성에서, 페치사이클의 종료타이밍은 제6도의 파형도에서 명확한 바와 같이, 페치지시명령의 종료타이밍과 일치한다. 이것은 제1 및 제2의 리드데이타저장레지스터 IDR(6-1) 및 IDR(6-2)가 페치지시명령에 의해 참조될 때, 페치의 실행전의 값을 참조하는 것을 나타낸다. 페치사이클의 종료타이밍을 위한 다른 예의 방법에 의하면, 페치는 페치지시명령의 시작과 동기하여 실행되고, 종료후, 이 명령이 실행된다. 이러한 경우, 제1 및 제2이 리드데이타저장레지스터 IDR이 페치지시명령에 의해 참조될 때, 페치후의 갱신한 값을 참조하는 것으로 된다. 본 실시예에서는 전자만 설명하였지만 후자도 본 발명의 범위인 것은 명백하다.

다음에 제10도에 도시한 타이밍차트를 참조하여 본 발명과 종래 기술과의 차이점에 따른 본 발명의 효과를 설명한다. 제10도에 도시한 바와 같이, 종래예에서 메모리액세스중은 명령은 실행할 수 없으므로, 메모리액세스시간과 명령실행시간은 동일하게 된다. 그러나, 본 발명의 실시예에서는 명령실행의 순서를 변경하면, 메모리리드와 조건판단의 시간이 오버랩하게 되어 루프실행시간의 단축이 도모된다. 제10도에 있어서, R은 메모리리드(명령), W는 메모리라이트(명령), C는 조건판단명령, RF는 메모리페치명령을 나타낸다. 제10도에서 리드시간은 3클럭, 라이트시간원 2클럭, 판단시간은 1클럭으로 하고, 리드/라이트기동에 필요한 시간은 1클럭으로 하였다. 따라서 종래예에서 R과 W는 12클럭/1클럭의 대기시간이 포함되어 있다. 그러나, 본 발명의 실시예에서 RF와 W에서는 1클럭의 대기시간으로 되어 1클럭의 단축이 도모된다.

따라서, 본 발명에 의하면 메모리액세스 및 연산처리의 병렬실행을 프로그램으로 제어하므로, 메모리액세스의 많은 데이타처리에서 메모리액세스중에 연산처리가 가능하게 되고 처리시간의 단축이 도모된다.

Claims (5)

1. 메모리액세스 및 명령실행을 실행하고, 명령을 저장하는 명령메모리수단 및 데이타를 저장하는 데이타메모리수단과 접속되는 연산처리장치에 있어서, 상기 데이타메모리수단과 접속되고, 상기 데이타메모리수단을 액세스하기 위해 메모리어드레스를 저장하는 메모리어드레스레지스터수단(9), 상기 데이타메모리수단과 접속되어, 사기 데이타메로리수단에서 상기 데이타를 수신하는 메모리데이타레지스터수단(7), 상기 메모리 데이타레지스터수단(7)과 접속되어 상기 메모리데이타레지스터수단(7)에서 데이타를 로드하는 입력데이타레지스터수단(6), 오퍼랜드데이타입력으로써 상기 입력데이타레지스터수단(6)에서 데이타를 수신하여, 상기데이타에 대한 연산처리를 실행하는 연산수단(4)와 상기 메모리어드레스, 메모리데이타 및 입력데이타레지스터수단(7, 6)과 상기 연산수단(4)를 제어하여 상기 명령 각각에 따라 처리장치의 명령실행을 제어하는 제어수단(2)를 포함하고, 상기 명령의 하나인 메모리액세스 요구명령에 따라 상기 데이타메모리수단(7)에 저장된 데이타에 대한 메모리액세스는 상기 메모리액세스 요구 명령 다음에 상기 명령의 실행과 독립적으로 실행되는 연산처리장치.
2. 특허청구의 범위 제4항에 있어서, 상기 입력 데이타 레지스터수단(6)은 다수의 입력데이타레지스터(6-1, 6-2)를 구비하고, 상기 입력데이타 레지스터(6-1, 6-2)중의 하나는 상기 명령의 다른 하나의 필드에 의해 지시되는 연산처리장치.
3. 특허청구의 범위 제4항에 있어서, 상기 메모리액세스 요구 명령은 상기 메모리 어드레스 레지스터수단(9)에 대해 상기 메모리 어드레스를 설정하도록 실행되는 연산처리장치.
4. 특허청구의 범위 제4항에 있어서, 상기 메모리 데이타 레지스터수단(7)에서 상기 입력 데이타 레지스터 수단(6)으로의 데이타 로드는 상기 명령의 다른 하나의 필드에 의해 지시되고, 상기 명령의 상기 다른 하나의 명령과 병렬로 실행되는 연산처리장치.
5. 특허청구의 범위 제4항에 있어서, 또 다른 데이타를 저장하는 범용레지스터수단(5)를 포함하고, 상기 연산수단(4)는 다른 오퍼랜드 데이타 입력으로써 상기 다른 데이타를 상기 범용 레지스터수단(5)에서 받고 상기 데이타 및 상기 다른 데이타에 연산처리를 실행하는 연산처리장치.

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