JP2870265B2 - 集積回路の出力制御回路 - Google Patents
集積回路の出力制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は集積回路の出力制御回路
に関し、特にスキャンパスの制御回路に関する。
に関し、特にスキャンパスの制御回路に関する。
【０００２】
【従来の技術】従来の集積回路の出力は特に制御されて
おらず、内部の論理回路が出力に直接接続されていた。
おらず、内部の論理回路が出力に直接接続されていた。
【０００３】
【発明が解決しようとする課題】従来の集積回路の制御
では、例えばスキャンパス回路では、スキャンシフト動
作中及び被テスト回路の出力値のスキャンフリップフロ
ップへの取り込み時に出力が自由に変化し、多数の出力
バッファの出力が同時に変化する可能性があり、集積回
路の内部状態が不安定になる可能性があった。また双方
向端子に対しては、出力モード時には出力バッファの同
時動作の問題があると同時に、スキャンシフト動作中及
び被テスト回路の出力値のスキャンフリップフロップへ
の取り込み時にモードが自由に切り替わるため、出力モ
ードから入力モードに変化する場合に、集積回路からの
出力論理値と外部から集積回路への入力論理値が異なる
場合、出力端子周辺でバス競合が発生し、集積回路ある
いは集積回路の試験装置を破壊する可能性があった。
では、例えばスキャンパス回路では、スキャンシフト動
作中及び被テスト回路の出力値のスキャンフリップフロ
ップへの取り込み時に出力が自由に変化し、多数の出力
バッファの出力が同時に変化する可能性があり、集積回
路の内部状態が不安定になる可能性があった。また双方
向端子に対しては、出力モード時には出力バッファの同
時動作の問題があると同時に、スキャンシフト動作中及
び被テスト回路の出力値のスキャンフリップフロップへ
の取り込み時にモードが自由に切り替わるため、出力モ
ードから入力モードに変化する場合に、集積回路からの
出力論理値と外部から集積回路への入力論理値が異なる
場合、出力端子周辺でバス競合が発生し、集積回路ある
いは集積回路の試験装置を破壊する可能性があった。
【０００４】
【課題を解決するための手段】本発明の出力制御回路
は、スキャンテストモードおよび通常モードを示すテス
トモード信号を受けるモード信号入力端子と、モード信
号入力端子に共通に接続され、テストモード信号がスキ
ャンモードを示すときは直列に接続されテストモード信
号が通常モードを示すときは独立して動作する複数のフ
リップフロップ回路と、複数のフリップフロップ回路の
各々の出力を入力データとして受けて第１および第２の
出力データを出力するテスト対象回路と、モード信号入
力端子に接続されテストモード信号がスキャンモードの
とき第２のレベルとなりテストモード信号が通常モード
となった後所定の期間第１のレベルとなる第１の制御信
号を出力する第１のゲート回路と第１のレベルの第１の
制御信号が出力された後所定の期間第１のレベルとなる
第２の制御信号を出力する第２のゲート回路と第１およ
び第２の制御信号を受けて当該第１ならびに第２の制御
信号が第２のレベルのときに第１のレベルとなる第３の
ゲート回路とを備えた制御回路と、テスト対象回路の第
１および第２の出力データをそれぞれ受けて第１および
第２の制御信号の第１のレベルに応答してイネーブルと
なる第１および第２の出力バッファと、複数のフリップ
フロップ回路が直列に接続されたときの最終段のフリッ
プフロップ回路の出力を受けて第３の制御信号の第１の
レベルに応答してイネーブルとなるスキャンデータ出力
バッファとを有する。さらに、好適な実施態様において
は、クロック信号が入力されかつモード信号入力端子お
よび第２のゲート回路からテストモード信号および第２
の制御信号を受けてテストモード信号がスキャンモード
を示すときまたは第２の制御信号が第１のレベルのとき
に複数のフリップフロップ回路へクロック信号を供給す
る第４のゲート回路を有する。
は、スキャンテストモードおよび通常モードを示すテス
トモード信号を受けるモード信号入力端子と、モード信
号入力端子に共通に接続され、テストモード信号がスキ
ャンモードを示すときは直列に接続されテストモード信
号が通常モードを示すときは独立して動作する複数のフ
リップフロップ回路と、複数のフリップフロップ回路の
各々の出力を入力データとして受けて第１および第２の
出力データを出力するテスト対象回路と、モード信号入
力端子に接続されテストモード信号がスキャンモードの
とき第２のレベルとなりテストモード信号が通常モード
となった後所定の期間第１のレベルとなる第１の制御信
号を出力する第１のゲート回路と第１のレベルの第１の
制御信号が出力された後所定の期間第１のレベルとなる
第２の制御信号を出力する第２のゲート回路と第１およ
び第２の制御信号を受けて当該第１ならびに第２の制御
信号が第２のレベルのときに第１のレベルとなる第３の
ゲート回路とを備えた制御回路と、テスト対象回路の第
１および第２の出力データをそれぞれ受けて第１および
第２の制御信号の第１のレベルに応答してイネーブルと
なる第１および第２の出力バッファと、複数のフリップ
フロップ回路が直列に接続されたときの最終段のフリッ
プフロップ回路の出力を受けて第３の制御信号の第１の
レベルに応答してイネーブルとなるスキャンデータ出力
バッファとを有する。さらに、好適な実施態様において
は、クロック信号が入力されかつモード信号入力端子お
よび第２のゲート回路からテストモード信号および第２
の制御信号を受けてテストモード信号がスキャンモード
を示すときまたは第２の制御信号が第１のレベルのとき
に複数のフリップフロップ回路へクロック信号を供給す
る第４のゲート回路を有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の回路図である。
この回路の出力バッファ同時動作の制限は“１”とす
る。１１３と１３４はテスト対象の組み合わせ回路であ
る。１１８，１１９及び１２０はスキャンフリップフロ
ップであり、ｄ，ｓ，ｍ，ｃ，ｑはそれぞれ通常データ
入力，スキャンデータ入力，スキャンと通常モードのモ
ード選択入力，ｃはクロック入力，ｑはデータ出力であ
る。これらはスキャン接続されており、スキャンデータ
の外部入力は１０３、外部出力は１４４である。スキャ
ンモードと通常モードの切り替えの外部入力端子は１０
５であり、外部入力端子１０５が論理値“１”の時にス
キャンシフトモード“０”の時通常モードとなるように
構成されている。１０４は外部クロック入力であり、ス
キャンクロックと通常クロックの兼用端子となってい
る。１０７，１０８，１０９，１１０，１１１，１１２
は入力バッファである。
この回路の出力バッファ同時動作の制限は“１”とす
る。１１３と１３４はテスト対象の組み合わせ回路であ
る。１１８，１１９及び１２０はスキャンフリップフロ
ップであり、ｄ，ｓ，ｍ，ｃ，ｑはそれぞれ通常データ
入力，スキャンデータ入力，スキャンと通常モードのモ
ード選択入力，ｃはクロック入力，ｑはデータ出力であ
る。これらはスキャン接続されており、スキャンデータ
の外部入力は１０３、外部出力は１４４である。スキャ
ンモードと通常モードの切り替えの外部入力端子は１０
５であり、外部入力端子１０５が論理値“１”の時にス
キャンシフトモード“０”の時通常モードとなるように
構成されている。１０４は外部クロック入力であり、ス
キャンクロックと通常クロックの兼用端子となってい
る。１０７，１０８，１０９，１１０，１１１，１１２
は入力バッファである。
【０００７】１１５はインバータ、１１６及び１１７は
ＡＮＤゲート、１１４はＯＲゲート、１３９はＮＯＲゲ
ートであり、１３１と１３２及び１３３はフリップフロ
ップであり、図中のｄ，ｃ，ｒ，ｑはそれぞれデータ入
力，クロック入力，リセット入力，データ出力を示す。
これらＯＲゲート１１４，インバータ１１５，ＡＮＤゲ
ート１１６および１１７，フリップフロップ１３１，１
３２および１３３およびＮＯＲゲート１３９からなる制
御回路で、出力バッファのイネーブル信号あるいは双方
向バッファのモード切り替え信号を制御する信号及びス
キャンフリップフロップのクロックを制御する信号を生
成する。この制御回路を出力バッファ制御回路と呼ぶ。
ＡＮＤゲート、１１４はＯＲゲート、１３９はＮＯＲゲ
ートであり、１３１と１３２及び１３３はフリップフロ
ップであり、図中のｄ，ｃ，ｒ，ｑはそれぞれデータ入
力，クロック入力，リセット入力，データ出力を示す。
これらＯＲゲート１１４，インバータ１１５，ＡＮＤゲ
ート１１６および１１７，フリップフロップ１３１，１
３２および１３３およびＮＯＲゲート１３９からなる制
御回路で、出力バッファのイネーブル信号あるいは双方
向バッファのモード切り替え信号を制御する信号及びス
キャンフリップフロップのクロックを制御する信号を生
成する。この制御回路を出力バッファ制御回路と呼ぶ。
【０００８】１４４，１４５，１４７は出力端子であ
り、１４６は双方向端子である。１４０，１４１，１４
３は出力バッファであり、１４２は双方向バッファであ
る。ここでは、出力バッファとしてはトライステートバ
ッファを使用している。１３５，１３６，１３７，１３
８はＡＮＤゲートであり、通常論理と出力バッファ制御
回路の出力論理のＡＮＤで出力バッファあるいは双方向
バッファを制御している。各出力バッファに入る出力バ
ッファ制御回路の出力論理値が“０”の時、出力バッフ
ァはディスイネーブル状態で、出力端子にはテスト対象
回路１３４等の集積回路内部の論理値は外部出力に伝搬
しない。各出力バッファ１４０，１４１，１４３に入る
出力バッファ制御回路の出力論理値が“１”の時、出力
バッファ１４０，１４１，１４３は内部の通常回路の論
理によって制御される。また、各双方向バッファに入る
出力バッファ制御回路の出力論理値が“０”の時、双方
向バッファは入力モードとなり、出力端子にはテスト対
象回路１３４等の集積回路内部の論理値は外部出力に伝
搬しない。各双方向バッファ１４２に入る出力バッファ
制御回路の出力論理値が“１”の時、双方向バッファ１
４２のモードは内部の通常回路の論理によって制御され
る。本回路の構成では、出力端子及び双方向端子は、ス
キャン外部端子を含んで４つのグループに分けられてい
る。出力バッファ１４１はフリップフロップ１３１の出
力論理値が“１”のときイネーブルとなり、双方向バッ
ファ１４２はフリップフロップ１３２の出力論理値が
“１”のとき内部論理で設定されたモードとなり、出力
バッファ１４３はフリップフロップ１３３の出力論理値
が“１”のときイネーブルとなり、出力バッファ１４０
はフリップフロップ１３１と１３２と１３３の出力論理
値がいずれも“０”の時イネーブル状態となる。フリッ
プフロップ１３１，１３２，１３３は入力端子１０６の
リセット信号が入り、すべて出力論理値は“０”となっ
たあと、リセット信号は解除され、通常の動作が開始さ
れる。以下、これらの３つのフリップフロップの値をま
とめて（）でくくって左からフリップフロップ１３１，
１３２，１３３の出力論理値を表す。入力端子１０５の
入力論理値が“１”のときつまりスキャンシフト動作中
は（０００）であり、スキャンデータ出力端子のみイネ
ーブルとなり、それ以外の出力端子はディスイネーブル
状態となり、双方向端子は入力モードとなる。スキャン
シフトが終了した時点で、外部入力端子１０１，１０２
には所定の値を設定し、入力端子１０５を論理値“０”
に設定し、回路の出力値を外部出力端子及び双方向端子
から観測し始める。フリップフロップ１３１，１３２，
１３３の変化は（０００）ののち、順に（１００），
（０１０），（００１）と変化し、出力端子１４５，双
方向端子１４６，出力端子１４７の順に観測可能とな
る。その後（０００）となり、被テスト回路の出力値の
スキャンフリップフロップへの取り込みを行い、入力端
子１０５を論理値“１”とし、スキャンシフトを再開す
る。ここで各スキャンシフト終了時に双方向端子１４６
がテスト対象回路１３４で生成された論理値により出力
モードとなる場合はＡＮＤゲート１３７に入力する出力
バッファ制御回路からの論理値が“１”のときでイネー
ブル状態となり、このとき出力モードに変化し、その次
のサイクルで入力モードに変化するため、出力モード時
の外部への出力値と同じ値を次のサイクルで入力し、テ
スト対象の内部論理の値を保持すると同時に、端子付近
でのバス競合を避ける。
り、１４６は双方向端子である。１４０，１４１，１４
３は出力バッファであり、１４２は双方向バッファであ
る。ここでは、出力バッファとしてはトライステートバ
ッファを使用している。１３５，１３６，１３７，１３
８はＡＮＤゲートであり、通常論理と出力バッファ制御
回路の出力論理のＡＮＤで出力バッファあるいは双方向
バッファを制御している。各出力バッファに入る出力バ
ッファ制御回路の出力論理値が“０”の時、出力バッフ
ァはディスイネーブル状態で、出力端子にはテスト対象
回路１３４等の集積回路内部の論理値は外部出力に伝搬
しない。各出力バッファ１４０，１４１，１４３に入る
出力バッファ制御回路の出力論理値が“１”の時、出力
バッファ１４０，１４１，１４３は内部の通常回路の論
理によって制御される。また、各双方向バッファに入る
出力バッファ制御回路の出力論理値が“０”の時、双方
向バッファは入力モードとなり、出力端子にはテスト対
象回路１３４等の集積回路内部の論理値は外部出力に伝
搬しない。各双方向バッファ１４２に入る出力バッファ
制御回路の出力論理値が“１”の時、双方向バッファ１
４２のモードは内部の通常回路の論理によって制御され
る。本回路の構成では、出力端子及び双方向端子は、ス
キャン外部端子を含んで４つのグループに分けられてい
る。出力バッファ１４１はフリップフロップ１３１の出
力論理値が“１”のときイネーブルとなり、双方向バッ
ファ１４２はフリップフロップ１３２の出力論理値が
“１”のとき内部論理で設定されたモードとなり、出力
バッファ１４３はフリップフロップ１３３の出力論理値
が“１”のときイネーブルとなり、出力バッファ１４０
はフリップフロップ１３１と１３２と１３３の出力論理
値がいずれも“０”の時イネーブル状態となる。フリッ
プフロップ１３１，１３２，１３３は入力端子１０６の
リセット信号が入り、すべて出力論理値は“０”となっ
たあと、リセット信号は解除され、通常の動作が開始さ
れる。以下、これらの３つのフリップフロップの値をま
とめて（）でくくって左からフリップフロップ１３１，
１３２，１３３の出力論理値を表す。入力端子１０５の
入力論理値が“１”のときつまりスキャンシフト動作中
は（０００）であり、スキャンデータ出力端子のみイネ
ーブルとなり、それ以外の出力端子はディスイネーブル
状態となり、双方向端子は入力モードとなる。スキャン
シフトが終了した時点で、外部入力端子１０１，１０２
には所定の値を設定し、入力端子１０５を論理値“０”
に設定し、回路の出力値を外部出力端子及び双方向端子
から観測し始める。フリップフロップ１３１，１３２，
１３３の変化は（０００）ののち、順に（１００），
（０１０），（００１）と変化し、出力端子１４５，双
方向端子１４６，出力端子１４７の順に観測可能とな
る。その後（０００）となり、被テスト回路の出力値の
スキャンフリップフロップへの取り込みを行い、入力端
子１０５を論理値“１”とし、スキャンシフトを再開す
る。ここで各スキャンシフト終了時に双方向端子１４６
がテスト対象回路１３４で生成された論理値により出力
モードとなる場合はＡＮＤゲート１３７に入力する出力
バッファ制御回路からの論理値が“１”のときでイネー
ブル状態となり、このとき出力モードに変化し、その次
のサイクルで入力モードに変化するため、出力モード時
の外部への出力値と同じ値を次のサイクルで入力し、テ
スト対象の内部論理の値を保持すると同時に、端子付近
でのバス競合を避ける。
【０００９】また、スキャンフリップフロップのクロッ
クは入力端子１０５が論理値“１”の時つまりスキャン
シフト時及びフリップフロップ１３３の出力論理値が
“１”の時つまり被テスト回路の出力値のスキャンフリ
ップフロップへの取り込み時のみイネーブル状態とな
り、その他のサイクルでは停止状態となっている。つま
り、スキャンシフト終了後の被テスト回路の出力値の外
部端子からの観測時は、スキャンフリップフロップの値
は変化せず、スキャンシフト終了直後の状態のまま、被
テスト回路の出力が観測可能となる。
クは入力端子１０５が論理値“１”の時つまりスキャン
シフト時及びフリップフロップ１３３の出力論理値が
“１”の時つまり被テスト回路の出力値のスキャンフリ
ップフロップへの取り込み時のみイネーブル状態とな
り、その他のサイクルでは停止状態となっている。つま
り、スキャンシフト終了後の被テスト回路の出力値の外
部端子からの観測時は、スキャンフリップフロップの値
は変化せず、スキャンシフト終了直後の状態のまま、被
テスト回路の出力が観測可能となる。
【００１０】図２は図１に示した回路の制御のタイムチ
ャート例である。
ャート例である。
【００１１】リセット信号１０６はリセットイネーブル
値が入力されたのちに解除された状態からスタートして
いる。図中ＳＭＣは入力端子１０５のスキャンモードと
通常モードの切り替え信号、ＮＲ１はＮＯＲゲート１３
９の出力値つまりスキャンデータ出力端子のイネーブル
信号で、Ｆ１はフリップフロップ１３１の出力値で出力
端子１４５のイネーブル信号で、Ｆ２はフリップフロッ
プ１３２の出力値で双方向端子１４６のイネーブル信号
で、Ｆ３はフリップフロップ１３３の出力値で出力端子
１４７のイネーブル信号であり、ＯＲ１はＯＲゲート１
１４の出力値でスキャンフリップフロップへのクロック
のイネーブル信号であり、ＣＬＫは入力端子１０４の値
でクロック信号である。ＡＮ２はＡＮＤゲート１１６の
出力値でありスキャンフリップフロップに入力されるク
ロック信号である。ここでは、出力端子の値は各パター
ンの一番最後のタイミングで観測されるものとしてい
る。ＳＭＣの波形２０４はスキャンシフト時のみ“１”
となる。２０５，２０６，２０７，２０８はそれぞれＮ
Ｒ１，Ｆ１，Ｆ２，Ｆ３の波形であり、どのパターンで
イネーブルになっているかを示している。各パターンの
最後で観測するという前提であるので、ＮＲ１はスキャ
ンシフト時及びノーマル時つまりスキャンフリップフロ
ップへのデータ取り込み時に“１”となりイネーブル状
態となり、Ｆ１，Ｆ２，Ｆ３はそれぞれスキャンシフト
パタンの最後のパタンの１パターン後，２パターン後，
３パターン後に“１”となりイネーブル状態となる。Ｏ
Ｒ１はクロック信号のイネーブルであり、クロックが
“１”となるタイミングではＮＲ１はスキャンシフト時
及びスキャンフリップフロップへのデータ取り込み時に
“１”となりイネーブル状態となる。ＣＬＫはクロック
であり常に周期的に変化しているとする。ＡＮ２は、Ｃ
ＬＫとＯＲ１のＡＮＤであるためスキャンシフト時及び
ノーマル時つまりスキャンフリップフロップへのデータ
取り込み時にクロックが入る。
値が入力されたのちに解除された状態からスタートして
いる。図中ＳＭＣは入力端子１０５のスキャンモードと
通常モードの切り替え信号、ＮＲ１はＮＯＲゲート１３
９の出力値つまりスキャンデータ出力端子のイネーブル
信号で、Ｆ１はフリップフロップ１３１の出力値で出力
端子１４５のイネーブル信号で、Ｆ２はフリップフロッ
プ１３２の出力値で双方向端子１４６のイネーブル信号
で、Ｆ３はフリップフロップ１３３の出力値で出力端子
１４７のイネーブル信号であり、ＯＲ１はＯＲゲート１
１４の出力値でスキャンフリップフロップへのクロック
のイネーブル信号であり、ＣＬＫは入力端子１０４の値
でクロック信号である。ＡＮ２はＡＮＤゲート１１６の
出力値でありスキャンフリップフロップに入力されるク
ロック信号である。ここでは、出力端子の値は各パター
ンの一番最後のタイミングで観測されるものとしてい
る。ＳＭＣの波形２０４はスキャンシフト時のみ“１”
となる。２０５，２０６，２０７，２０８はそれぞれＮ
Ｒ１，Ｆ１，Ｆ２，Ｆ３の波形であり、どのパターンで
イネーブルになっているかを示している。各パターンの
最後で観測するという前提であるので、ＮＲ１はスキャ
ンシフト時及びノーマル時つまりスキャンフリップフロ
ップへのデータ取り込み時に“１”となりイネーブル状
態となり、Ｆ１，Ｆ２，Ｆ３はそれぞれスキャンシフト
パタンの最後のパタンの１パターン後，２パターン後，
３パターン後に“１”となりイネーブル状態となる。Ｏ
Ｒ１はクロック信号のイネーブルであり、クロックが
“１”となるタイミングではＮＲ１はスキャンシフト時
及びスキャンフリップフロップへのデータ取り込み時に
“１”となりイネーブル状態となる。ＣＬＫはクロック
であり常に周期的に変化しているとする。ＡＮ２は、Ｃ
ＬＫとＯＲ１のＡＮＤであるためスキャンシフト時及び
ノーマル時つまりスキャンフリップフロップへのデータ
取り込み時にクロックが入る。
【００１２】図３は本発明の第２の実施例の回路図であ
り、出力バッファ周囲の回路のみを示したものである。
双方向バッファ３１１、出力バッファ３１２，３１３
は、やはりそれぞれＡＮＤゲート３０８，３０９，３１
０を介して制御されているが、出力バッファの制御のタ
イミングのずれは同期式のフリップフロップでなく、入
力端子３０２の入力信号をトリガとして遅延素子３０
６，３０７で制御され、遅延素子によってタイミングを
ずらしてそれぞれイネーブルとなる形としている。３０
１と３０２は外部入力端子であり、３０３と３０４は入
力バッファであり、３０５は通常回路、３１７は外部入
力端子３０２の信号をトリガとして、出力端子のイネー
ブルのもとを制御する回路である。
り、出力バッファ周囲の回路のみを示したものである。
双方向バッファ３１１、出力バッファ３１２，３１３
は、やはりそれぞれＡＮＤゲート３０８，３０９，３１
０を介して制御されているが、出力バッファの制御のタ
イミングのずれは同期式のフリップフロップでなく、入
力端子３０２の入力信号をトリガとして遅延素子３０
６，３０７で制御され、遅延素子によってタイミングを
ずらしてそれぞれイネーブルとなる形としている。３０
１と３０２は外部入力端子であり、３０３と３０４は入
力バッファであり、３０５は通常回路、３１７は外部入
力端子３０２の信号をトリガとして、出力端子のイネー
ブルのもとを制御する回路である。
【００１３】図４は本発明を実施するための出力制御回
路の一部のその他の実施例であり、出力バッファがトラ
イステートでなかった場合の制御の例である。出力バッ
ファ４０４はＡＮＤゲート４０３で通常回路の出力４０
１を出力バッファ制御回路からの出力で制御する形とな
っている。この場合は制御回路の出力が“０”の時は出
力端子４０５はハイインピーダンス状態ではなく論理値
“０”を出力する。このため、出力バッファがトライス
テートで構成されていない場合はイネーブル状態だけで
なく、イネーブル状態からディスイネーブル状態に変化
する場合にも出力値が変化する可能性があることを考慮
の上グループの構成数を決定する必要がある。
路の一部のその他の実施例であり、出力バッファがトラ
イステートでなかった場合の制御の例である。出力バッ
ファ４０４はＡＮＤゲート４０３で通常回路の出力４０
１を出力バッファ制御回路からの出力で制御する形とな
っている。この場合は制御回路の出力が“０”の時は出
力端子４０５はハイインピーダンス状態ではなく論理値
“０”を出力する。このため、出力バッファがトライス
テートで構成されていない場合はイネーブル状態だけで
なく、イネーブル状態からディスイネーブル状態に変化
する場合にも出力値が変化する可能性があることを考慮
の上グループの構成数を決定する必要がある。
【００１４】
【発明の効果】以上説明したように、本発明の出力制御
回路は、制御信号に所定の論理値を設定することにより
出力バッファのイネーブルを切り離す論理ゲートあるい
は双方向バッファのモード切り替え信号を固定する論理
ゲートをもち、出力バッファ及び双方向バッファをグル
ープ分けし、トリガ信号を入力することにより順次グル
ープ毎にタイミング的に別々に変化する制御信号を生成
する回路をもち、この制御信号線を出力バッファのイネ
ーブルを切り離す論理ゲートあるいは双方向バッファの
モード切り替え信号を固定する論理ゲートの制御入力に
グループ毎に接続した構成を有している。このため、例
えばスキャンパス回路では、１グループに続する出力端
子及び双方向端子の総数を出力バッファの同時動作制限
数よりも小さくし、スキャンシフト動作時及び被テスト
回路の出力値のスキャンフリップフロップへの取り込み
時に出力端子はデイスイネーブルに双方向端子は入力モ
ードに固定にし、出力端子及び双方向端子からの出力値
の観測はこれらとは別に行い、順々に出力バッファはイ
ネーブル状態に双方向バッファは出力モードに切り替え
ることにより出力バッファの出力が同時に変化する数を
許容範囲におさめ、集積回路の内部状態を常に安定に保
つ利点がある。また双方向端子に対しては、スキャンシ
フト動作時及び被テスト回路の出力値のスキャンフリッ
プフロップへの取り込み時には入力モードを固定にし、
別に設けた出力値の観測時には、出力から入力へのモー
ド切り替え時に切り替え前の出力値と同じ値を入力する
ことにより出力端子周辺でのバス競合を避けることを可
能とした。
回路は、制御信号に所定の論理値を設定することにより
出力バッファのイネーブルを切り離す論理ゲートあるい
は双方向バッファのモード切り替え信号を固定する論理
ゲートをもち、出力バッファ及び双方向バッファをグル
ープ分けし、トリガ信号を入力することにより順次グル
ープ毎にタイミング的に別々に変化する制御信号を生成
する回路をもち、この制御信号線を出力バッファのイネ
ーブルを切り離す論理ゲートあるいは双方向バッファの
モード切り替え信号を固定する論理ゲートの制御入力に
グループ毎に接続した構成を有している。このため、例
えばスキャンパス回路では、１グループに続する出力端
子及び双方向端子の総数を出力バッファの同時動作制限
数よりも小さくし、スキャンシフト動作時及び被テスト
回路の出力値のスキャンフリップフロップへの取り込み
時に出力端子はデイスイネーブルに双方向端子は入力モ
ードに固定にし、出力端子及び双方向端子からの出力値
の観測はこれらとは別に行い、順々に出力バッファはイ
ネーブル状態に双方向バッファは出力モードに切り替え
ることにより出力バッファの出力が同時に変化する数を
許容範囲におさめ、集積回路の内部状態を常に安定に保
つ利点がある。また双方向端子に対しては、スキャンシ
フト動作時及び被テスト回路の出力値のスキャンフリッ
プフロップへの取り込み時には入力モードを固定にし、
別に設けた出力値の観測時には、出力から入力へのモー
ド切り替え時に切り替え前の出力値と同じ値を入力する
ことにより出力端子周辺でのバス競合を避けることを可
能とした。
【図１】本発明の一実施例の回路図
【図２】図１に示した回路の制御のタイムチャート
【図３】本発明の第２の実施例の回路図
【図４】本発明を実施するための出力制御回路の一部の
その他の実施例の回路図
その他の実施例の回路図
１０１，１０２，１０３，１０４，１０５，１０６
入力端子 １０７，１０８，１０９，１１０，１１１，１１２
出力端子 １１３ テスト対象回路 １１４ ＯＲゲート １１５ インバータ １１６，１１７ ＡＮＤゲート １１８，１１９，１２０ スキャンフリップフロップ １３１，１３２，１３３ フリップフロップ １３４ テスト対象回路 １３５，１３６，１３７，１３８ ＡＮＤゲート １３９ ＮＯＲゲート １４０，１４１ 出力バッファ １４２ 双方向バッファ １４３ 出力バッファ １４４，１４５ 出力端子 １４６ 双方向端子 １４７ 出力端子 ２０１ テストパタンのモードを示す行 ２０２ パタン番号を示す行 ２０３ 信号名とその変化を示す行の集合 ２０４ ＳＭＣの波形 ２０５ ＮＲ１の波形 ２０６ Ｆ１の波形 ２０７ Ｆ２の波形 ２０８ Ｆ３の波形 ２０９ ＯＲ１の波形 ２１０ ＣＬＫの波形 ２１１ ＡＮ２の波形 ３０１，３０２ 入力端子 ３０３，３０４ 入力バッファ ３０５ 通常回路 ３０６，３０７ 遅延素子 ３０８，３０９，３１０ ＡＮＤゲート ３１１ 双方向バッファ ３１２，３１３ 出力バッファ ３１４ 双方向端子 ３１５，３１６ 出力端子 ４０１ 通常回路の出力 ４０２ 出力バッファ制御回路からの出力 ４０３ ＡＮＤゲート ４０４ 出力バッファ ４０５ 出力端子
入力端子 １０７，１０８，１０９，１１０，１１１，１１２
出力端子 １１３ テスト対象回路 １１４ ＯＲゲート １１５ インバータ １１６，１１７ ＡＮＤゲート １１８，１１９，１２０ スキャンフリップフロップ １３１，１３２，１３３ フリップフロップ １３４ テスト対象回路 １３５，１３６，１３７，１３８ ＡＮＤゲート １３９ ＮＯＲゲート １４０，１４１ 出力バッファ １４２ 双方向バッファ １４３ 出力バッファ １４４，１４５ 出力端子 １４６ 双方向端子 １４７ 出力端子 ２０１ テストパタンのモードを示す行 ２０２ パタン番号を示す行 ２０３ 信号名とその変化を示す行の集合 ２０４ ＳＭＣの波形 ２０５ ＮＲ１の波形 ２０６ Ｆ１の波形 ２０７ Ｆ２の波形 ２０８ Ｆ３の波形 ２０９ ＯＲ１の波形 ２１０ ＣＬＫの波形 ２１１ ＡＮ２の波形 ３０１，３０２ 入力端子 ３０３，３０４ 入力バッファ ３０５ 通常回路 ３０６，３０７ 遅延素子 ３０８，３０９，３１０ ＡＮＤゲート ３１１ 双方向バッファ ３１２，３１３ 出力バッファ ３１４ 双方向端子 ３１５，３１６ 出力端子 ４０１ 通常回路の出力 ４０２ 出力バッファ制御回路からの出力 ４０３ ＡＮＤゲート ４０４ 出力バッファ ４０５ 出力端子
Claims (2)
- 【請求項１】 スキャンテストモードおよび通常モード
を示すテストモード信号を受けるモード信号入力端子
と、前記モード信号入力端子に共通に接続され、前記テ
ストモード信号がスキャンモードを示すときは直列に接
続され前記テストモード信号が通常モードを示すときは
独立して動作する複数のフリップフロップ回路と、前記
複数のフリップフロップ回路の各々の出力を入力データ
として受けて第１および第２の出力データを出力するテ
スト対象回路と、前記モード信号入力端子に接続され前
記テストモード信号が前記スキャンモードのとき第２の
レベルとなり前記テストモード信号が前記通常モードと
なった後所定の期間第１のレベルとなる第１の制御信号
を出力する第１のゲート回路と前記第１のレベルの前記
第１の制御信号が出力された後所定の期間第１のレベル
となる第２の制御信号を出力する第２のゲート回路と前
記第１および第２の制御信号を受けて当該第１ならびに
第２の制御信号が前記第２のレベルのときに第１のレベ
ルとなる第３のゲート回路とを備えた制御回路と、前記
テスト対象回路の第１および第２の出力データをそれぞ
れ受けて前記第１および第２の制御信号の前記第１のレ
ベルに応答してイネーブルとなる第１および第２の出力
バッファと、前記複数のフリップフロップ回路が直列に
接続されたときの最終段のフリップフロップ回路の出力
を受けて前記第３の制御信号の前記第１のレベルに応答
してイネーブルとなるスキャンデータ出力バッファとを
有することを特徴とする集積回路の出力制御回路。 - 【請求項２】 クロック信号が入力されかつ前記モード
信号入力端子および前記第２のゲート回路から前記テス
トモード信号および前記第２の制御信号を受けて前記テ
ストモード信号が前記スキャンモードを示すときまたは
前記第２の制御信号が前記第１のレベルのときに前記複
数のフリップフロップ回路へ前記クロック信号を供給す
る第４のゲート回路をさらに有することを特徴とする請
求項１記載の集積回路の出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301427A JP2870265B2 (ja) | 1991-11-18 | 1991-11-18 | 集積回路の出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301427A JP2870265B2 (ja) | 1991-11-18 | 1991-11-18 | 集積回路の出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05240917A JPH05240917A (ja) | 1993-09-21 |
| JP2870265B2 true JP2870265B2 (ja) | 1999-03-17 |
Family
ID=17896753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301427A Expired - Fee Related JP2870265B2 (ja) | 1991-11-18 | 1991-11-18 | 集積回路の出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870265B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07327116A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Xerox Co Ltd | 画像入出力制御装置 |
| US6523075B1 (en) | 1999-09-02 | 2003-02-18 | Koninklijke Philips Electronics N.V. | Method and system for controlling internal busses to prevent busses contention during internal scan testing by using a centralized control resource |
| US6487688B1 (en) | 1999-12-23 | 2002-11-26 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122582A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS63279614A (ja) * | 1987-05-12 | 1988-11-16 | Mitsubishi Electric Corp | 論理集積回路 |
-
1991
- 1991-11-18 JP JP3301427A patent/JP2870265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05240917A (ja) | 1993-09-21 |
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