JPH07327116A - 画像入出力制御装置 - Google Patents
画像入出力制御装置Info
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- JPH07327116A JPH07327116A JP6118499A JP11849994A JPH07327116A JP H07327116 A JPH07327116 A JP H07327116A JP 6118499 A JP6118499 A JP 6118499A JP 11849994 A JP11849994 A JP 11849994A JP H07327116 A JPH07327116 A JP H07327116A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/32—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device
- H04N1/32561—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using a programmed control device, e.g. a microprocessor
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- H04N2201/00—Indexing scheme relating to scanning, transmission or reproduction of documents or the like, and to details thereof
- H04N2201/0077—Types of the still picture apparatus
- H04N2201/0081—Image reader
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N2201/0077—Types of the still picture apparatus
- H04N2201/0082—Image hardcopy reproducer
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N2201/0087—Image storage device
Abstract
(57)【要約】
【目的】 外部機器と画像メモリ間の複数系統によるデ
ータ転送を１つの入出力制御装置で制御し、システムの
小型化を図り、リアル・タイムのデータ転送を可能にす
る。 【構成】 外部機器接続側にｎビット３系統の双方向デ
ータバス、画像メモリ側にｎビット４系統の双方向デー
タバスを備えた画像入出力制御装置において、各双方向
データバスのデータ転送方向を設定するための第１の内
部レジスタと、画像有効範囲を設定するための第２の内
部レジスタとを備え、第１の内部レジスタの設定値で各
双方向データバスのデータ転送方向が決定され、第２の
内部レジスタの設定値で画像有効範囲が決定されること
を特徴とする。
ータ転送を１つの入出力制御装置で制御し、システムの
小型化を図り、リアル・タイムのデータ転送を可能にす
る。 【構成】 外部機器接続側にｎビット３系統の双方向デ
ータバス、画像メモリ側にｎビット４系統の双方向デー
タバスを備えた画像入出力制御装置において、各双方向
データバスのデータ転送方向を設定するための第１の内
部レジスタと、画像有効範囲を設定するための第２の内
部レジスタとを備え、第１の内部レジスタの設定値で各
双方向データバスのデータ転送方向が決定され、第２の
内部レジスタの設定値で画像有効範囲が決定されること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数系統の双方向デー
タバスを持つデータ処理システムにおける画像入出力制
御装置に関する。
タバスを持つデータ処理システムにおける画像入出力制
御装置に関する。
【０００２】
【従来の技術】従来、汎用入出力制御装置は、特開昭６
０−６８４５１号公報に記載されているように、データ
が有効であるかどうかを示すデータ有効信号と、データ
の入力が正常に行われたことを示す肯定信号、および入
力が正常に行われなかったことを示す否定信号とを用い
て対話形式で行われ、１系統の双方向データバスに対し
て、１つの入出力装置を用いるのが普通であり、双方向
データバスが複数あればその分だけ入出力装置が必要と
なる。
０−６８４５１号公報に記載されているように、データ
が有効であるかどうかを示すデータ有効信号と、データ
の入力が正常に行われたことを示す肯定信号、および入
力が正常に行われなかったことを示す否定信号とを用い
て対話形式で行われ、１系統の双方向データバスに対し
て、１つの入出力装置を用いるのが普通であり、双方向
データバスが複数あればその分だけ入出力装置が必要と
なる。
【０００３】
【発明が解決しようとする課題】しかし、外部機器が複
写機であり、複写機の出力データを入出力装置を介して
画像メモリに蓄えたり、あるいは、複写機をプリンタと
して使用する際、画像メモリ内の画像データを複写機に
転送・出力するような場合、画像データの転送をリアル
・タイムで行う必要があるため、対話形式では時間が間
に合わないときが起こりうる。また、複写機の出力デー
タを入出力装置を介して画像メモリに蓄える場合は、
Ｙ、Ｍ、Ｃ、Ｋのデータが面順次で転送され、画像メモ
リ内の画像データを複写機から出力するような場合は、
Ｙ、Ｍ、Ｃ、Ｋ信号を変換したＬ* 、ａ* 、ｂ*等の信
号を３系統同時に転送する必要がある。従って、このよ
うなシステムを実現しようとする場合、複数個の入出力
装置と入出力装置を制御する装置が必要となり、システ
ムが大きくなってしまう。さらに、大きさが異なる画像
データを入出力装置を介して画像メモリに蓄える場合、
データが有効であるかどうかを示すデータ有効信号を画
像データの大きさに対応させなければならない。
写機であり、複写機の出力データを入出力装置を介して
画像メモリに蓄えたり、あるいは、複写機をプリンタと
して使用する際、画像メモリ内の画像データを複写機に
転送・出力するような場合、画像データの転送をリアル
・タイムで行う必要があるため、対話形式では時間が間
に合わないときが起こりうる。また、複写機の出力デー
タを入出力装置を介して画像メモリに蓄える場合は、
Ｙ、Ｍ、Ｃ、Ｋのデータが面順次で転送され、画像メモ
リ内の画像データを複写機から出力するような場合は、
Ｙ、Ｍ、Ｃ、Ｋ信号を変換したＬ* 、ａ* 、ｂ*等の信
号を３系統同時に転送する必要がある。従って、このよ
うなシステムを実現しようとする場合、複数個の入出力
装置と入出力装置を制御する装置が必要となり、システ
ムが大きくなってしまう。さらに、大きさが異なる画像
データを入出力装置を介して画像メモリに蓄える場合、
データが有効であるかどうかを示すデータ有効信号を画
像データの大きさに対応させなければならない。
【０００４】本発明は上記課題を解決するためのもの
で、外部機器と画像メモリ間の複数系統によるデータ転
送を１つの入出力制御装置で制御し、システムの小型化
を図り、リアル・タイムのデータ転送を可能にする画像
入出力制御装置を提供することを目的とする。
で、外部機器と画像メモリ間の複数系統によるデータ転
送を１つの入出力制御装置で制御し、システムの小型化
を図り、リアル・タイムのデータ転送を可能にする画像
入出力制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】図１に示すように、外部
機器２接続側にｎビット３系統の双方向データバス、画
像メモリ側にｎビット４系統の双方向データバスを設け
て１つのバスコントローラ１で入出力制御する。バスコ
ントローラ１には各双方向データバス上の画像データの
転送方向、モノカラーモード、３色カラーモード、フル
カラーモードの入出力モードを内部レジスタに値を書き
込むことにより自由に設定し、また内部レジスタには、
画像データの有効範囲を設定して画像データの任意の範
囲を画像メモリ側に転送する。外部機器からは水平同期
信号、垂直同期信号、ビデオ・クロックを入力し、これ
らの信号によって内部カウンタを動作させ、内部カウン
タ値とレジスタの値を比較することにより、画像データ
の有効範囲を設定する。
機器２接続側にｎビット３系統の双方向データバス、画
像メモリ側にｎビット４系統の双方向データバスを設け
て１つのバスコントローラ１で入出力制御する。バスコ
ントローラ１には各双方向データバス上の画像データの
転送方向、モノカラーモード、３色カラーモード、フル
カラーモードの入出力モードを内部レジスタに値を書き
込むことにより自由に設定し、また内部レジスタには、
画像データの有効範囲を設定して画像データの任意の範
囲を画像メモリ側に転送する。外部機器からは水平同期
信号、垂直同期信号、ビデオ・クロックを入力し、これ
らの信号によって内部カウンタを動作させ、内部カウン
タ値とレジスタの値を比較することにより、画像データ
の有効範囲を設定する。
【０００６】
【作用】本発明は、バスコントローラ内部のレジスタに
値が設定されると、内部回路では、その設定値をデコー
ドして各双方向データバスの方向が決定される。各双方
向データバスは、常にデータを入出力しているが、画像
メモリ側には、データ有効範囲を示すライト信号、リー
ド信号が出力されていて、このライト信号、リード信号
をイネーブルにするか、ディスイネーブルにするかによ
って、外部機器接続側の３系統のデータバス或いは画像
メモリ側の４系統の双方向データバスのデータをどの系
統のデータバスに出力するかのモードが決定される。
値が設定されると、内部回路では、その設定値をデコー
ドして各双方向データバスの方向が決定される。各双方
向データバスは、常にデータを入出力しているが、画像
メモリ側には、データ有効範囲を示すライト信号、リー
ド信号が出力されていて、このライト信号、リード信号
をイネーブルにするか、ディスイネーブルにするかによ
って、外部機器接続側の３系統のデータバス或いは画像
メモリ側の４系統の双方向データバスのデータをどの系
統のデータバスに出力するかのモードが決定される。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の画像入出力制御装置の基本的構成
を示す図である。バスコントローラ１２はＣＰＵ１１に
より制御されて画像処理システム（ＩＰＳ）１０と画像
メモリ１８との間の入出力制御を行い、例えばＩＰＳ１
０が複写機の画像処理部である場合には、図示しない画
像読み取り装置で原稿を読み取って、その画像データを
画像メモリへ書き込み、また、複写機をプリンタとして
使用する際、画像メモリ１８に書き込んだ画像データを
複写機に転送・出力する。画像メモリ１８へのデータ書
き込みは、データ圧縮／伸長回路１６でデータ圧縮し、
リピート、コピー、回転等の機能を有するイメージ・エ
ディット・プロセッサ１７を介して行われる。圧縮／伸
長回路１６は８×８画素ブロック単位で処理を行ってお
り、そのためスキャン・コンバータ１３では容量８ライ
ンの２つのバッファメモリ１４，１５を交互に使って８
×８画素ブロックを交互に生成している。また、画像メ
モリ１８からのデータの読み出し時には、圧縮／伸長回
路１６で圧縮したデータが伸長される。
する。図２は本発明の画像入出力制御装置の基本的構成
を示す図である。バスコントローラ１２はＣＰＵ１１に
より制御されて画像処理システム（ＩＰＳ）１０と画像
メモリ１８との間の入出力制御を行い、例えばＩＰＳ１
０が複写機の画像処理部である場合には、図示しない画
像読み取り装置で原稿を読み取って、その画像データを
画像メモリへ書き込み、また、複写機をプリンタとして
使用する際、画像メモリ１８に書き込んだ画像データを
複写機に転送・出力する。画像メモリ１８へのデータ書
き込みは、データ圧縮／伸長回路１６でデータ圧縮し、
リピート、コピー、回転等の機能を有するイメージ・エ
ディット・プロセッサ１７を介して行われる。圧縮／伸
長回路１６は８×８画素ブロック単位で処理を行ってお
り、そのためスキャン・コンバータ１３では容量８ライ
ンの２つのバッファメモリ１４，１５を交互に使って８
×８画素ブロックを交互に生成している。また、画像メ
モリ１８からのデータの読み出し時には、圧縮／伸長回
路１６で圧縮したデータが伸長される。
【０００８】図３は図２で説明した装置の詳細図であ
り、ＩＰＳからの画像データ（Ｒ，Ｇ，Ｂ、Ｌ* 、
ａ* 、ｂ* 等）はインタフェース１９を介してバスコン
トローラ１２へ、また画像メモリ側のデータはインタフ
ェース１９を介してＩＰＳへ転送される。スキャンコン
バータ１３、バッファメモリ１４，１５、データ圧縮／
伸長回路１６、イメージ・エディット・プロセッサ１
７、画像メモリ１８はＬ* 、ａ* 、ｂ* 信号それぞれに
設けられている。なお、バッファ２０はイメージ・エデ
ィット・プロセッサ１７による画像メモリ１８へのリー
ド／ライトのタイミング調整用である。
り、ＩＰＳからの画像データ（Ｒ，Ｇ，Ｂ、Ｌ* 、
ａ* 、ｂ* 等）はインタフェース１９を介してバスコン
トローラ１２へ、また画像メモリ側のデータはインタフ
ェース１９を介してＩＰＳへ転送される。スキャンコン
バータ１３、バッファメモリ１４，１５、データ圧縮／
伸長回路１６、イメージ・エディット・プロセッサ１
７、画像メモリ１８はＬ* 、ａ* 、ｂ* 信号それぞれに
設けられている。なお、バッファ２０はイメージ・エデ
ィット・プロセッサ１７による画像メモリ１８へのリー
ド／ライトのタイミング調整用である。
【０００９】図４はバスコントローラの内部を示すブロ
ック図である。バスコントローラは、ＣＰＵインタフェ
ース３０、ＩＰＳインタフェース４０、スキャンコンバ
ータインタフェース５０、ＩＭインタフェース６０から
なっている。ＣＰＵインタフェース３０は入出力（Ｉ／
Ｏ）ポート３１、リード／ライトコントローラからなっ
ており、Ｉ／Ｏポート３１には後述するように入出力モ
ード、データ転送方向を設定するレジスタ、データ有効
範囲を設定するレジスタが設けられている。リード／ラ
イトコントローラ３２は、レジスタの設定値に基づいて
データ有効範囲を示すライト信号、リード信号を生成し
ている。ＩＰＳインタフェース４０はタイミングコント
ローラ４１、データ入出力コントローラ４２からなって
おり、タイミングコントローラ４１は、リセット信号、
ビデオクロック、ライン同期信号を受けてデータ転送に
ともなうさまざまなタイミング信号を生成している。デ
ータ入出力コントローラ４２はＩ／Ｏポート３１からの
コントロール信号により複写機側のデータバスＶＡ０〜
７、ＶＢ０〜７、ＶＣ０〜７、メモリ側からのデータバ
スＤＯＡ、ＤＯＢ、ＤＯＣ、メモリへのデータバスＤＩ
Ａ、ＤＩＢ、ＤＩＣ、ＤＩＤをコントロールしている。
スキャンコンバータインタフェース５０は、スキャンコ
ンバータコントローラ５１、データ方向コントローラ５
２からなっており、スキャンコンバータコントローラ５
１はリード／ライトコントローラ３２からの信号を受け
てリード／ライト信号を出力し、データ方向コントロー
ラ５２はデータバスの方向を決めている。ＩＭインタフ
ェース６０は同期信号発生器６１を有しており、タイミ
ングジェネレータからのタイミング信号を受けてライン
同期信号、ページ同期信号を出力している。
ック図である。バスコントローラは、ＣＰＵインタフェ
ース３０、ＩＰＳインタフェース４０、スキャンコンバ
ータインタフェース５０、ＩＭインタフェース６０から
なっている。ＣＰＵインタフェース３０は入出力（Ｉ／
Ｏ）ポート３１、リード／ライトコントローラからなっ
ており、Ｉ／Ｏポート３１には後述するように入出力モ
ード、データ転送方向を設定するレジスタ、データ有効
範囲を設定するレジスタが設けられている。リード／ラ
イトコントローラ３２は、レジスタの設定値に基づいて
データ有効範囲を示すライト信号、リード信号を生成し
ている。ＩＰＳインタフェース４０はタイミングコント
ローラ４１、データ入出力コントローラ４２からなって
おり、タイミングコントローラ４１は、リセット信号、
ビデオクロック、ライン同期信号を受けてデータ転送に
ともなうさまざまなタイミング信号を生成している。デ
ータ入出力コントローラ４２はＩ／Ｏポート３１からの
コントロール信号により複写機側のデータバスＶＡ０〜
７、ＶＢ０〜７、ＶＣ０〜７、メモリ側からのデータバ
スＤＯＡ、ＤＯＢ、ＤＯＣ、メモリへのデータバスＤＩ
Ａ、ＤＩＢ、ＤＩＣ、ＤＩＤをコントロールしている。
スキャンコンバータインタフェース５０は、スキャンコ
ンバータコントローラ５１、データ方向コントローラ５
２からなっており、スキャンコンバータコントローラ５
１はリード／ライトコントローラ３２からの信号を受け
てリード／ライト信号を出力し、データ方向コントロー
ラ５２はデータバスの方向を決めている。ＩＭインタフ
ェース６０は同期信号発生器６１を有しており、タイミ
ングジェネレータからのタイミング信号を受けてライン
同期信号、ページ同期信号を出力している。
【００１０】図５はデータ入出力コントローラの構成を
示すブロック図である。前述したように、ＶＡ０〜７、
ＶＢ０〜７、ＶＣ０〜７は複写機側のデータバスであ
り、後述する内部レジスタのモード設定をデコードした
信号ＶＡＯＥ、ＶＢＣＯＥで双方向バッファ７０が切り
替えられ、ＶＡ０〜７、ＶＢ０〜７、ＶＣ０〜７端子が
入力、または出力端子となる。双方向バッファ７０は複
写機側は３系統設けられている。ＶＡ０〜７、ＶＢ０〜
７、ＶＣ０〜７端子が入力モードである場合には、複写
機からの画像データはラッチ回路７１に取り込まれ、切
り替え回路７２（ＭＵＸ）、ラッチ回路７３を通してデ
ータバスＤＩＡ、ＤＩＢ、ＤＩＣ、ＤＩＤからメモリ側
へ出力される。切り替え回路７２は、内部レジスタのビ
ット名を意味しているＳＩＮ、ＤＢＥＮ信号により、面
順次に、或いは１回でデータを転送するか否か切り替え
られる。双方向バッファ７０が反対方向になったとき
は、メモリ側から戻ってくるデータバスであるＤＯＡ、
ＤＯＢ、ＤＯＣからの画像データがラッチ回路７１を介
して双方向バッファ７０よりＶＡ０〜７、ＶＢ０〜７、
ＶＣ０〜７端子に出力される。なお、図５においてＰＶ
ＣＬＫはクロック信号、ＮＰＰＳは外部入力のページ同
期信号、ＮＰＬＳはライン同期信号である。
示すブロック図である。前述したように、ＶＡ０〜７、
ＶＢ０〜７、ＶＣ０〜７は複写機側のデータバスであ
り、後述する内部レジスタのモード設定をデコードした
信号ＶＡＯＥ、ＶＢＣＯＥで双方向バッファ７０が切り
替えられ、ＶＡ０〜７、ＶＢ０〜７、ＶＣ０〜７端子が
入力、または出力端子となる。双方向バッファ７０は複
写機側は３系統設けられている。ＶＡ０〜７、ＶＢ０〜
７、ＶＣ０〜７端子が入力モードである場合には、複写
機からの画像データはラッチ回路７１に取り込まれ、切
り替え回路７２（ＭＵＸ）、ラッチ回路７３を通してデ
ータバスＤＩＡ、ＤＩＢ、ＤＩＣ、ＤＩＤからメモリ側
へ出力される。切り替え回路７２は、内部レジスタのビ
ット名を意味しているＳＩＮ、ＤＢＥＮ信号により、面
順次に、或いは１回でデータを転送するか否か切り替え
られる。双方向バッファ７０が反対方向になったとき
は、メモリ側から戻ってくるデータバスであるＤＯＡ、
ＤＯＢ、ＤＯＣからの画像データがラッチ回路７１を介
して双方向バッファ７０よりＶＡ０〜７、ＶＢ０〜７、
ＶＣ０〜７端子に出力される。なお、図５においてＰＶ
ＣＬＫはクロック信号、ＮＰＰＳは外部入力のページ同
期信号、ＮＰＬＳはライン同期信号である。
【００１１】図６はデータ方向コントローラの構成を示
すブロック図である。メモリ側へデータ転送する場合に
は、データバスＤＩＡ、ＤＩＢ、ＤＩＣ、ＤＩＤからの
画像データが、双方向バス８１を通してデータバスＤＡ
０〜７、ＤＢ０〜７、ＤＣ０〜７、ＤＤ０〜７からメモ
リ側へ転送され、メモリ側から複写機側へデータ転送す
る場合には、データバスＤＡ０〜７、ＤＢ０〜７、ＤＣ
０〜７、ＤＤ０〜７からの画像データが双方向バス８１
を通してラッチ回路８０、切り替え回路８２、８３から
データバスＤＯＡ、ＤＯＢ、ＤＯＣを通して、図５で説
明したように複写機側へ転送される。画像メモリ側の双
方向データバスは４系統設けられ、後述する内部レジス
タの設定値により、使用／未使用を決定でき、かつ、使
用する順番も決定することができる。
すブロック図である。メモリ側へデータ転送する場合に
は、データバスＤＩＡ、ＤＩＢ、ＤＩＣ、ＤＩＤからの
画像データが、双方向バス８１を通してデータバスＤＡ
０〜７、ＤＢ０〜７、ＤＣ０〜７、ＤＤ０〜７からメモ
リ側へ転送され、メモリ側から複写機側へデータ転送す
る場合には、データバスＤＡ０〜７、ＤＢ０〜７、ＤＣ
０〜７、ＤＤ０〜７からの画像データが双方向バス８１
を通してラッチ回路８０、切り替え回路８２、８３から
データバスＤＯＡ、ＤＯＢ、ＤＯＣを通して、図５で説
明したように複写機側へ転送される。画像メモリ側の双
方向データバスは４系統設けられ、後述する内部レジス
タの設定値により、使用／未使用を決定でき、かつ、使
用する順番も決定することができる。
【００１２】図７はバスの入出力方向、データの転送方
法を指定するためにバスコントローラに設けられるレジ
スタを示す図である。レジスタは８ビット構成で、Ｄ０
〜Ｄ３ビットでバスの入出力方向を、Ｄ６〜Ｄ７ビット
でデータ転送方法が設定される。すなわち、Ｄ７、Ｄ６
でＶＡ０〜７、ＶＢ０〜７、ＶＣ０〜７端子（複写機
側）に画像データを入出力するときの入出力モードに設
定され、この内容は表１に示す通りである。 注）（０，１）は設定不可としている。
法を指定するためにバスコントローラに設けられるレジ
スタを示す図である。レジスタは８ビット構成で、Ｄ０
〜Ｄ３ビットでバスの入出力方向を、Ｄ６〜Ｄ７ビット
でデータ転送方法が設定される。すなわち、Ｄ７、Ｄ６
でＶＡ０〜７、ＶＢ０〜７、ＶＣ０〜７端子（複写機
側）に画像データを入出力するときの入出力モードに設
定され、この内容は表１に示す通りである。 注）（０，１）は設定不可としている。
【００１３】次に、Ｄ０〜Ｄ３で設定される入出力方向
を示すと表２の通りである。 なお、Ｄ０〜Ｄ３で画像回転処理時の角度も設定するこ
とが可能であり、また図６に示した双方向データバス８
１のいずれかの使用、未使用を決定することも可能であ
る。次に、バスコントローラに設けられる画像データの
有効範囲を設定するレジスタについて図８〜図１２によ
り説明する。図８はライン方向の有効イメージエリア開
始点を設定するレジスタを示しており、図１２に示すよ
うに、ライン同期信号のアクティブ開始点と有効イメー
ジエリア開始点の間のＶＣＬＫ信号サイクル数が設定値
となり、下位バイトをアドレスの低いレジスタ（図８
（ａ））、上位バイトをアドレスの高いレジスタ（図８
（ｂ））へ格納する。なお、ＶＣＬＫ信号サイクル数が
設定値となったか否かの判断は、内部にカウンタをもっ
ていてこれでＶＣＬＫをカウントし、このカウント値と
設定値とを比較することにより行う。図９はライン方向
の有効イメージエリア期間を設定するレジスタを示して
おり、図１２に示すように、有効イメージエリア期間の
ＶＣＬＫサイクル数を設定値とし、下位バイトをアドレ
スの低いレジスタ（図９（ａ））、上位バイトをアドレ
スの高いレジスタ（図９（ｂ））へ格納する。そして、
図８の場合と同様に内部カウンタでカウントしてカウン
ト値を設定値と比較する。図１０はページ方向のイメー
ジエリア開始点を設定するためのレジスタを示してお
り、図１２に示すように、ページ同期信号のアクティブ
開始点と有効イメージエリア開始点間のライン同期信号
サイクル数が設定値となり、下位バイトをアドレスの低
いレジスタ（図１０（ａ））、上位バイトをアドレスの
高いレジスタ（図１０（ｂ））へ格納する。この場合も
同様に内部カウンタでライン同期信号をカウントと、そ
のカウント値と設定値とを比較する。図１１はページ方
向の有効イメージエリア期間を設定するレジスタを示し
ており、図１２に示すように、有効イメージエリア期間
のライン同期信号サイクル数を設定値とし、下位バイト
をアドレスの低いレジスタ（図１１（ａ））、上位バイ
トをアドレスの高いレジスタ（図１１（ｂ））へ格納す
る。そして、同様に内部カウンタでカウントして設定値
と比較する。こうして、図１２に示すように有効イメー
ジエリアが設定される。
を示すと表２の通りである。 なお、Ｄ０〜Ｄ３で画像回転処理時の角度も設定するこ
とが可能であり、また図６に示した双方向データバス８
１のいずれかの使用、未使用を決定することも可能であ
る。次に、バスコントローラに設けられる画像データの
有効範囲を設定するレジスタについて図８〜図１２によ
り説明する。図８はライン方向の有効イメージエリア開
始点を設定するレジスタを示しており、図１２に示すよ
うに、ライン同期信号のアクティブ開始点と有効イメー
ジエリア開始点の間のＶＣＬＫ信号サイクル数が設定値
となり、下位バイトをアドレスの低いレジスタ（図８
（ａ））、上位バイトをアドレスの高いレジスタ（図８
（ｂ））へ格納する。なお、ＶＣＬＫ信号サイクル数が
設定値となったか否かの判断は、内部にカウンタをもっ
ていてこれでＶＣＬＫをカウントし、このカウント値と
設定値とを比較することにより行う。図９はライン方向
の有効イメージエリア期間を設定するレジスタを示して
おり、図１２に示すように、有効イメージエリア期間の
ＶＣＬＫサイクル数を設定値とし、下位バイトをアドレ
スの低いレジスタ（図９（ａ））、上位バイトをアドレ
スの高いレジスタ（図９（ｂ））へ格納する。そして、
図８の場合と同様に内部カウンタでカウントしてカウン
ト値を設定値と比較する。図１０はページ方向のイメー
ジエリア開始点を設定するためのレジスタを示してお
り、図１２に示すように、ページ同期信号のアクティブ
開始点と有効イメージエリア開始点間のライン同期信号
サイクル数が設定値となり、下位バイトをアドレスの低
いレジスタ（図１０（ａ））、上位バイトをアドレスの
高いレジスタ（図１０（ｂ））へ格納する。この場合も
同様に内部カウンタでライン同期信号をカウントと、そ
のカウント値と設定値とを比較する。図１１はページ方
向の有効イメージエリア期間を設定するレジスタを示し
ており、図１２に示すように、有効イメージエリア期間
のライン同期信号サイクル数を設定値とし、下位バイト
をアドレスの低いレジスタ（図１１（ａ））、上位バイ
トをアドレスの高いレジスタ（図１１（ｂ））へ格納す
る。そして、同様に内部カウンタでカウントして設定値
と比較する。こうして、図１２に示すように有効イメー
ジエリアが設定される。
【００１４】図１３は、図７に示した（Ｄ７、Ｄ６）を
（０、０）に設定した場合のデータ転送を示しており、
ページシンク１サイクル間にＩＰＳ側のバスＶＡ０〜
７、ＶＢ０〜７、ＶＣ０〜７のデータがメモリ側のバス
ＤＡ０〜７、ＤＢ０〜７、ＤＣ０〜７へ転送されてい
る。図１４は、図７に示した（Ｄ７、Ｄ６）を（１、
０）に設定した場合のデータ転送を示しており、ページ
シンク３サイクル間にメモリ側のバスＶＡ０〜７、ＶＢ
０〜７、ＶＣ０〜７のデータがＩＰＳ側のバスＤＡ０〜
７、ＤＢ０〜７、ＤＣ０〜７へ転送されている。図１５
は、図７に示した（Ｄ７、Ｄ６）を（１、１）に設定し
た場合のデータ転送を示しており、ＩＰＳ側のバスＶＡ
０〜７のデータを面順次でメモリ側のバスＤＡ０〜７、
ＤＢ０〜７、ＤＣ０〜７、ＤＤ０〜７に転送する場合、
以下のような制御を行う。面順次でＩＰＳ側のデータを
メモリ側のバスに転送する場合、図１５に示すように、
ＶＡ０〜７上のデータは、ＤＡ０〜７、ＤＢ０〜７、Ｄ
Ｃ０〜７、ＤＤ０〜７の全てのバス上に転送される。一
方、図４に示されるスキャン・コンバータ・コントロー
ラからはＮＷＡ、ＮＷＢ、ＮＷＣ、ＮＷＤが図１６に示
されるように出力される。ＮＷＡ、ＮＷＢ、ＮＷＣ、Ｎ
ＷＤはライトイネーブル信号であり、図３に示すそれぞ
れのスキャンコンバータに接続され、‘ＬＯＷ’になっ
た時だけ動作してＤＡ０〜７、ＤＢ０〜７、ＤＣ０〜
７、ＤＤ０〜７のデータを書き込む。例えば、図１６に
おいては、ＮＷＡ→ＮＷＢ→ＮＷＣ→ＮＷＤの順番で
‘ＬＯＷ’になっているので、スキャン・コンバータＡ
→スキャン・コンバータＢ→スキャン・コンバータＣ→
スキャン・コンバータＤの順で動作することになり、面
順次のデータが、それぞれの画像メモリに書き込まれ
る。この例ではＮＷＡ→ＮＷＢ→ＮＷＣ→ＮＷＤの順番
で‘ＬＯＷ’になっているが、順番は、内部レジスタの
設定値により、自由に変更することができる。
（０、０）に設定した場合のデータ転送を示しており、
ページシンク１サイクル間にＩＰＳ側のバスＶＡ０〜
７、ＶＢ０〜７、ＶＣ０〜７のデータがメモリ側のバス
ＤＡ０〜７、ＤＢ０〜７、ＤＣ０〜７へ転送されてい
る。図１４は、図７に示した（Ｄ７、Ｄ６）を（１、
０）に設定した場合のデータ転送を示しており、ページ
シンク３サイクル間にメモリ側のバスＶＡ０〜７、ＶＢ
０〜７、ＶＣ０〜７のデータがＩＰＳ側のバスＤＡ０〜
７、ＤＢ０〜７、ＤＣ０〜７へ転送されている。図１５
は、図７に示した（Ｄ７、Ｄ６）を（１、１）に設定し
た場合のデータ転送を示しており、ＩＰＳ側のバスＶＡ
０〜７のデータを面順次でメモリ側のバスＤＡ０〜７、
ＤＢ０〜７、ＤＣ０〜７、ＤＤ０〜７に転送する場合、
以下のような制御を行う。面順次でＩＰＳ側のデータを
メモリ側のバスに転送する場合、図１５に示すように、
ＶＡ０〜７上のデータは、ＤＡ０〜７、ＤＢ０〜７、Ｄ
Ｃ０〜７、ＤＤ０〜７の全てのバス上に転送される。一
方、図４に示されるスキャン・コンバータ・コントロー
ラからはＮＷＡ、ＮＷＢ、ＮＷＣ、ＮＷＤが図１６に示
されるように出力される。ＮＷＡ、ＮＷＢ、ＮＷＣ、Ｎ
ＷＤはライトイネーブル信号であり、図３に示すそれぞ
れのスキャンコンバータに接続され、‘ＬＯＷ’になっ
た時だけ動作してＤＡ０〜７、ＤＢ０〜７、ＤＣ０〜
７、ＤＤ０〜７のデータを書き込む。例えば、図１６に
おいては、ＮＷＡ→ＮＷＢ→ＮＷＣ→ＮＷＤの順番で
‘ＬＯＷ’になっているので、スキャン・コンバータＡ
→スキャン・コンバータＢ→スキャン・コンバータＣ→
スキャン・コンバータＤの順で動作することになり、面
順次のデータが、それぞれの画像メモリに書き込まれ
る。この例ではＮＷＡ→ＮＷＢ→ＮＷＣ→ＮＷＤの順番
で‘ＬＯＷ’になっているが、順番は、内部レジスタの
設定値により、自由に変更することができる。
【００１５】
【発明の効果】以上のように本発明によれば、内部レジ
スタに値を設定するだけで、システムの構成を変えず
に、リアルタイムで複写機等の外部機器の出力データを
画像メモリに書き込むこと、画像メモリのデータを外部
機器に転送することが可能になる。また、１つのバスコ
ントローラですむので、基板サイズを小さくでき、シス
テムを小型化することが可能である。
スタに値を設定するだけで、システムの構成を変えず
に、リアルタイムで複写機等の外部機器の出力データを
画像メモリに書き込むこと、画像メモリのデータを外部
機器に転送することが可能になる。また、１つのバスコ
ントローラですむので、基板サイズを小さくでき、シス
テムを小型化することが可能である。
【図１】 本発明の基本的概念図である。
【図２】 本発明の基本構成を示すブロック図である。
【図３】 本発明の実施例を示すブロック図である。
【図４】 バスコントローラの構成を示すブロック図で
ある。
ある。
【図５】 データ入出力コントローラの構成を示すブロ
ック図である。
ック図である。
【図６】 データ方向コントローラの構成を示すブロッ
ク図である。
ク図である。
【図７】 バスの入出力方向、データ転送方法を設定す
る内部レジスタを示す図である。
る内部レジスタを示す図である。
【図８】 ライン方向有効イメージエリア開始点を設定
するレジスタを示す図である。
するレジスタを示す図である。
【図９】 ライン方向有効イメージエリア期間を設定す
るレジスタを示す図である。
るレジスタを示す図である。
【図１０】 ページ方向有効イメージエリア開始点を設
定するレジスタを示す図である。
定するレジスタを示す図である。
【図１１】 ページ方向有効イメージエリア期間を設定
するレジスタを示す図である。
するレジスタを示す図である。
【図１２】 有効イメージエリアを示す図である。
【図１３】 データ転送を説明する図である。
【図１４】 データ転送を説明する図である。
【図１５】 データ転送を説明する図である。
【図１６】 面順次データ転送を説明する図である。
１，１２…バスコントローラ、２…外部機器、３，１８
…画像メモリ、１０…ＩＰＳ、１１…ＣＰＵ、１３…ス
キャンコンバータ、１４，１５…バッファメモリ、１６
…データ圧縮／伸長回路、１７…イメージ・エディット
・プロセッサ、１９…インタフェース、２０…バッフ
ァ、３０…ＣＰＵインタフェース、３１…Ｉ／Ｏポー
ト、３２…リード／ライトコントローラ、４０…ＩＰＳ
インタフェース、４１…タイミングジェネレータ、４２
…データ入出力コントローラ、５０…スキャンコンバー
タコントローラインタフェース、５１…スキャンコンバ
ータコントローラ、５２…データ方向コントローラ、６
０…ＩＭインタフェース。
…画像メモリ、１０…ＩＰＳ、１１…ＣＰＵ、１３…ス
キャンコンバータ、１４，１５…バッファメモリ、１６
…データ圧縮／伸長回路、１７…イメージ・エディット
・プロセッサ、１９…インタフェース、２０…バッフ
ァ、３０…ＣＰＵインタフェース、３１…Ｉ／Ｏポー
ト、３２…リード／ライトコントローラ、４０…ＩＰＳ
インタフェース、４１…タイミングジェネレータ、４２
…データ入出力コントローラ、５０…スキャンコンバー
タコントローラインタフェース、５１…スキャンコンバ
ータコントローラ、５２…データ方向コントローラ、６
０…ＩＭインタフェース。
Claims (2)
- 【請求項１】 外部機器接続側にｎビット３系統の双方
向データバス、画像メモリ側にｎビット４系統の双方向
データバスを備えた画像入出力制御装置において、各双
方向データバスのデータ転送方向を設定するための第１
の内部レジスタと、画像有効範囲を設定するための第２
の内部レジスタとを備え、第１の内部レジスタの設定値
で各双方向データバスのデータ転送方向が決定され、第
２の内部レジスタの設定値で画像有効範囲が決定される
ことを特徴とする画像入出力制御装置。 - 【請求項２】 請求項１記載の装置において、双方向デ
ータバスは、外部機器接続側の３系統のうち１系統の双
方向データバスに入力されたデータを、画像メモリ側の
４系統の双方向データバス１系統づつ順番に出力するモ
ード、画像メモリ側の４系統の双方向データバスに１系
統づつ順番に入力されたデータを、外部機器接続側の３
系統のうち１系統の双方向データバスに出力するモー
ド、外部機器接続側の３系統のデータバスに入力された
データを、４系統の双方向データバスのうち３系統の双
方向データバスに出力するモード、４系統の双方向デー
タバスのうち３系統の双方向データバスに入力されたデ
ータを、外部機器接続側の３系統の双方向データバスに
出力するモードを有することを特徴とする画像入出力制
御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118499A JPH07327116A (ja) | 1994-05-31 | 1994-05-31 | 画像入出力制御装置 |
| US08/426,290 US5717874A (en) | 1994-05-31 | 1995-04-19 | Apparatus for data transfer between image memory and external I/O device wherein inner registers set the image valid area, direction and moder of transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118499A JPH07327116A (ja) | 1994-05-31 | 1994-05-31 | 画像入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07327116A true JPH07327116A (ja) | 1995-12-12 |
Family
ID=14738188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6118499A Pending JPH07327116A (ja) | 1994-05-31 | 1994-05-31 | 画像入出力制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5717874A (ja) |
| JP (1) | JPH07327116A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510497B1 (en) * | 1998-12-09 | 2003-01-21 | Advanced Micro Devices, Inc. | Method and system for page-state sensitive memory control and access in data processing systems |
| JP3022898B1 (ja) * | 1999-03-12 | 2000-03-21 | ブラザー工業株式会社 | カラ―コピ―システム |
| TWI260024B (en) * | 2005-01-18 | 2006-08-11 | Vivotek Inc | An architecture for reading and writing an external memory |
| WO2010093529A2 (en) * | 2009-02-12 | 2010-08-19 | Rambus Inc. | Memory interface with reduced read-write turnaround delay |
| US9047198B2 (en) | 2012-11-29 | 2015-06-02 | Apple Inc. | Prefetching across page boundaries in hierarchically cached processors |
| KR102501653B1 (ko) * | 2015-11-30 | 2023-02-21 | 에스케이하이닉스 주식회사 | 데이터 전달 장치 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4435763A (en) * | 1981-04-13 | 1984-03-06 | Texas Instruments Incorporated | Multiprogrammable input/output circuitry |
| DE3650773T2 (de) * | 1985-11-18 | 2002-12-05 | Canon Kk | Bilderzeugungsgerät |
| US4905097A (en) * | 1986-09-20 | 1990-02-27 | Canon Kabushiki Kaisha | Image processing system capable of processing both binary and multivalue image data and having converters for converting each type of image data into the other type of image data |
| JPS6436327A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Optical printer controller |
| US5204759A (en) * | 1987-10-16 | 1993-04-20 | Canon Kabushiki Kaisha | Image processing apparatus |
| US5058051A (en) * | 1988-07-29 | 1991-10-15 | Texas Medical Instruments, Inc. | Address register processor system |
| JPH0795814B2 (ja) * | 1990-07-18 | 1995-10-11 | 富士ゼロックス株式会社 | カラー記録装置、カラー信号出力装置、カラー信号編集装置、カラー信号蓄積装置、カラーネットワークシステム及びカラー複写機 |
| US5355159A (en) * | 1990-10-08 | 1994-10-11 | Canon Kabushiki Kaisha | Color facsimile apparatus which warns of colorant aromalies |
| DE69125792T2 (de) * | 1990-11-16 | 1997-10-09 | Canon Kk | Bildschnittstellenanordnung |
| US5317426A (en) * | 1990-11-26 | 1994-05-31 | Konica Corporation | Color estimation method for expanding a color image for reproduction in a different color gamut |
| JP3170299B2 (ja) * | 1991-01-31 | 2001-05-28 | 株式会社リコー | 画像読取処理装置 |
| JPH05207280A (ja) * | 1991-04-17 | 1993-08-13 | Fuji Xerox Co Ltd | 画像形成装置の下地かぶり除去及び下地除去方式 |
| JPH05128060A (ja) * | 1991-11-01 | 1993-05-25 | Fujitsu Ltd | 情報処理装置 |
| JP2870265B2 (ja) * | 1991-11-18 | 1999-03-17 | 日本電気株式会社 | 集積回路の出力制御回路 |
-
1994
- 1994-05-31 JP JP6118499A patent/JPH07327116A/ja active Pending
-
1995
- 1995-04-19 US US08/426,290 patent/US5717874A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5717874A (en) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040723 |