JP2767846B2 - 画像データの転送回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフィールドメモリに貯えられた画像データを
転送する画像データの転送回路に関する。

〔従来の技術〕

従来、この種の画像データの転送回路は転送されてき
た画像データを順番通りにフィールドメモリに書き込
み、フィールドメモリの画像データを転送する際には、
その画像データを書き込まれた順番通りに転送するもの
であった。

〔発明が解決しようとする課題〕

ところが、従来のこのような画像データ転送回路で
は、フィールドメモリから画像データを順番通りに転送
し、また、転送されてきたデータを順番通りにフィール
ドメモリに書き込むものであるので、画像データをある
間隔で間引いて転送し、粗いおおまかな書面を見てから
残りの間引いた部分を転送し、転送先で間引いた間を埋
めていくといったプログレッシブ転送が出来ない。従っ
て、通信回線などで画像データを送る場合、転送完了す
るまでに相当時間がかかり、その画像を判別するのに転
送が終了するまでずっと待たなければならないという欠
点があった。

〔課題を解決するための手段〕

本発明では、（イ）画像データを書き込み貯えておく
フィールドメモリと、（ロ）第１のビット構成を有する
第１のピクセルカウンタと、第１のビット構成よりも大
きな第２のビット構成を有し、フィールドメモリに所定
のサイズのピクセルが書き込まれるたびに１つずつカウ
ントアップする第１のブロックカウンタとから構成さ
れ、フィールドメモリのアドレスを所定のサイズのピク
セルが１ブロックとなるようにカウントするアドレスカ
ウンタ回路と、（ハ）フィールドメモリの読出開始アド
レスを設定するための第１のレジスタと、（ニ）フィー
ルドメモリの読出終了アドレスを設定するための第２の
レジスタと、（ホ）第１のピクセルカウンタと同一のビ
ット構成を有し第１のレジスタに格納された読出開始ア
ドレスをロードされて順次カウントする第２のピクセル
カウンタと、第１のブロックカウンタと同一のビット構
成を有し第２のピクセルカウンタが読出開始アドレスか
ら読出終了アドレスまでカウントするとカウント値を１
だけ上昇させる第２のブロックカウンタから構成される
アドレスステップカウンタ回路と、（ヘ）第２のピクセ
ルカウンタから出力されるカウント値によって１ブロッ
クの範囲のアドレスをあらかじめ定めた順次でとびとび
に発生させるリード・オンリ・メモリと、（ト）アドレ
スカウンタ回路からのアドレスとアドレスステップカウ
ンタ回路およびリード・オンリ・メモリからの合成アド
レスのうちいずれかを切り換えて、フィールドメモリに
与えるアドレスセレクタ回路と、（チ）アドレスカウン
タ回路からのアドレスとアドレスステップカウンタ回路
からのアドレスを比較するアドレスコンパレータ回路
と、（リ）このアドレスコンパレータ回路での比較結果
に基づき、画像データの転送制御を行うコントロール回
路とを画像データの転送回路に具備させる。

すなわち本発明では、アドレスステップカウンタ回路
およびブロック内のアドレスをとびとびに設定する所定
のROM（リード・オンリ・メモリ）で合成して作成した
各ブロックでとびとびのアドレスを指定しながら読み出
すアドレス制御によって、プログレッシブ転送を行い、
これによりブロックに区分けされた荒い画面データを先
に送るようにしているので、その画像を判別しそれから
標準の画像を送ることが可能になる。しかも、ROMによ
って各ブロックの単位で画像をとびとびに発生させるよ
うにアドレス制御を行うので、制御系に負担をかけずに
理想的なプログレッシブ転送が可能になる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。
画像データは第１の端子11と第２の端子12との間で転送
が行われる。第１の端子11には画像データの表示回路が
接続され、第２の端子には外部通信回路が接続される。

まず、第１の端子11から第２の端子12に画像データが
転送される場合を説明する。第１の端子11から画像デー
タが送られてくる状態になると、コントロール回路13は
画像データが第１の端子11から第２の端子12に送られる
方向に、第１の双方バッファ14および第２の双方向バッ
ファ15を制御する。すなわち、コントロール回路13はDI
R信号16をLow（ロー）とし、第１の双方向バッファ14お
よび第２の双方向バッファ15に出力し、これら第１の双
方バッファ14および第２の双方向バッファ15の向きを、
第１の端子11から第２の端子12の方向とする。また、第
１のＥ信号（イネーブル信号）17をHi（ハイ）にしてア
ドレスカウンタ18を作動可能状態とする。

アドレスカウンタ18は、第１のピクセルカウンタ19お
よび第１のブロックカウンタ20とから構成され、第１の
ピクセルカウンタ19は６ビットのカウンタであり、一
方、第１のブロックカウンタ20は13ビットのカウンタで
ある。従って、64ピクセル（２ピクセル）で１ブロック
となるようにカウントされる。

この状態で、第１の双方向バッファ14への第１のOE信
号21およびフィールドメモリ22へのWE信号23に、R/Wク
ロック信号24をそのまま出力すると、フィールドメモリ
22に画像データが順次書き込まれることになる。そし
て、フィールドメモリ22に画像データが64個書き込まれ
ると、アドレスカウンタ18の第１のブロックカウンタ20
が１つ上がり、アドレスコンパレータ回路24のＡ端子に
入力される第１のアドレス信号25が１だけ増加する。ア
ドレスコンパレータ回路24は、そのＡ端子に入力される
第１のアドレス信号25とＢ端子に入力されるアドレスス
テップカウンタ回路26からの第２のアドレス信号27とを
比較するものであり、Ａ端子に入力される第１のアドレ
ス信号25がＢ端子に入力される第２のアドレス信号27よ
り大きいときは、Ａ＞Ｂ端子の出力信号28をLowからHi
にする。一方、Ｂ端子に入力される第２のアドレス信号
27がＡ端子に入力される第１のアドレス信号25より大き
いときは、Ａ＜Ｂ端子の出力信号29をLowからHiにす
る。

いま、画像データをフィールドメモリ22に書き込んで
いるこの状態では、Ａ端子の第１のアドレス信号25がカ
ウントアップされ、Ｂ端子の第２のアドレス信号27はそ
のままであるから、画像データが64個書き込まれＡ端子
の第１のアドレス信号25が１だけカウントアップされた
時点で、Ａ＞Ｂ端子の出力信号28がLowからHiとなる。

Ａ＞Ｂ端子の出力信号28がLowからHiとなると、コン
トロール回路13は第２のＥ信号30をLowからHiにして、
アドレスステップカウンタ回路26を作動可能状態にす
る。これによりR/Wクロック信号24がアドレスステップ
カウンタ回路26の第２のピクセルカウンタ31および第２
のブロックカウンタ32に取り込まれ、アドレスステップ
カウンタ回路26は作動状態となる。ここで、第２のピク
セルカウンタ31は第１のピクセルカウンタ19と同様に６
ビットのカウンタであり、第２のブロックカウンタ32も
第２のブロックカウンタ20と同様に13ビットのカウンタ
である。

次に、フィールドメモリ22に書き込まれた画像データ
を読み出す場合は、コントロール回路13は第２のOE信号
33および第３のOE信号34に、R/Wクロック信号24の反転
出力を出力する。これにより、フィールドメモリ22から
の画像データの読み出しが行われる。

ここで、アドレスセレクタ回路25は画像データの書き
込み時のアドレスと読み出し時のアドレスとを切り換え
るものである。すなわち、フィールドメモリ22のADRBUS
端子にはR/Wクロック信号24がLowの時は、アドレスカウ
ンタ回路18からの第３のアドレス信号36を接続して書込
アドレスを入力し、一方、R/Wクロック信号24がHiの時
は、アドレスステップカウンタ回路26からの第４のアド
レス信号37を接続して読出アドレスを入力する。

第２図は、この場合のフィールドメモリ22のリード
（読み出し）ライト（書き込み）のタイミング図であ
る。第１の端子11から第２の端子12に画像データが転送
される場合であって、画像データの書き込みの場合に
は、第２図（ａ）のようにR/Wクロック信号24が与えら
れると、フィールドメモリ22に与えられるWE信号23およ
び第１の双方向バッファ14に与えられる第１のOE信号21
は、それぞれ第２図（ｂ）および第２図（ｃ）のように
R/Wクロック信号24と同じとなり、このR/Wクロック信号
24のLowのところでライトを行う。

一方、画像データの読み出しの場合には、フィールド
メモリ22に与えられる第２のOE信号33および第２の双方
向バッファ15に与えられる第３のOE信号34は、第２図
（ｄ）および第２図（ｅ）のようにR/Wクロック信号24
の反転信号となり、この反転信号のLowすなわちR/Wクロ
ック信号24のHiのところで画像データのリードを行う。
これにより、R/Wクロック信号24の１クロックの間にリ
ードとライトとを同時に行うことができる。

また、途中で第１の端子11からの画像データが止まっ
た場合、リード側のブロックカウンタ回路20が、ライト
側のブロックカウンタ回路32と同じ値になったところ
で、アドレスコンパレータ回路24のＡ＞Ｂ端子がLowと
なり、コントロール回路置13が第２のOE信号33および第
３のOE信号34をHiにし、また第２のＥ信号30をLowに
し、フィールドメモリ22のリードを止めるので、フィー
ルドメモリ22のまだ書き込まれていないところは、リー
ドしないようにコントロールされることになる。

次に、アドレスステップカウンタ回路26がアドレスを
とびとびに発生させる機能について説明する。まず、予
め読出開始アドレスを設定するための第１のレジスタ38
に０を設定し、読出終了アドレスを設定するための第２
のレジスタ39に０を設定する。これはCPUから行われ
る。そして、第２のピクセルカウンタ31に読出開始アド
レスである第１のレジスタ38の内容のロードを行う。フ
ィールドメモリ22に画像データが入り、コントロール回
路13がリードを始めたとする。そうすると、コンパレー
タ回路40で第１のレジスタ38の内容と第２のレジスタ39
の内容との比較が行われる。そして、第１のレジスタ38
の内容と第２のレジスタ39の内容とが等しくなると、Ａ
＝Ｂ信号41がLowとなり、ブロックカウンタ32のカウン
ト値が１つ上がる。以下これが繰り返される。つまり、
第２のピクセルカウンタ31が読出開始アドレスから読出
終了アドレスまでカウントすると、ブロックカウンタ32
のカウント値が１つ上がる構成となっている。

従って、第１のレジスタ38および第２のレジスタ39の
双方に０を設定した場合は、第２のピクセルカウンタ31
が６ビットであることから、０、64、128、192と64個お
きに画像データが第２の端子12に出力されることにな
る。また、第１のレジスタ38に１を、第２のレジスタ39
に３を設定した場合には、アドレスは１、２、３、65、
66、67、128、129、130、……と進んでいくことにな
る。

以上のようにして、アドレスステップカウンタ回路26
ではフィールドメモリ22にアドレスを、とびとびに送
り、画像をとびとびに転送することができる。

上述の説明は画像データが第１の端子11から第２の端
子12に転送される場合であったが、逆に画像データを第
２の端子12から第１の端子11へ受信する場合はまず転送
の時と同様に第１のレジスタ38に０および第２のレジス
タ39に０をCPUから設定し、第２のピクセルカンウンタ3
1にロードする。画像データが第２の端子12から転送さ
れてくると、コントロール回路13がアドレスステップカ
ウンタ回路26の第２のＥ信号（イネーブル信号）30をHi
にし、WE信号23と第３のOE信号34にR/Wクロック信号24
をそのまま出力し、フィールドメモリ22のライトを行
う。

アドレスステップカウンタ回路26の第２のブロックカ
ウンタ32が１つ上がると、アドレスコンパレータ回路24
のＡ＜Ｂ端子がHiとなり、コントロール回路13がアドレ
スカウンタ回路18の第１のＥ信号（イネーブル信号）17
をHiにし、第２のOE信号33と第１のOE信号21にR/Wクロ
ック信号24の反転信号を出力してフィールドメモリ22の
リードを行う。

第３図は、この場合のフィールドメモリ22のリード
（読み出し）ライト（書き込み）のタイミング図であ
る。第２の端子12から第１の端子11に画像データが受信
される場合であって、画像データの書き込みの場合には
第３図（ａ）のようにR/Wクロック信号24が与えられる
と、フィールドメモリ22に与えられるWE信号23および第
23の双方向バッファ15に与えられる第３のOE信号34は、
それぞれ第３図（ｂ）および第３図（ｃ）のようにR/W
クロック信号24の反転信号となり、このR/Wクロック信
号24のHiのところでライトを行う。

一方、画像データの読み出しの場合には、フィールド
メモリ22に与えられる第２のOE信号33および第１の双方
向バッファ14に与えられる第１のOE信号21は、第３図
（ｄ）および第３図（ｅ）のようにR/Wクロック信号24
と同じとなり、R/Wクロック信号24のLowのところでリー
ドを行う。

第４図にアドレスの順序を変えるROM42のアドレスと
データとの対応関係を示す。第４図（ａ）はROMのアド
レスを、第４図（ｂ）はROMのデータを、そして第３図
（ｃ）はROMの読み出しの順序を示す。これにより、フ
ィールドメモリ22の８×８ピクセルに順番通りに書き込
まれた画像をジグザグに読み出すための変換を行う。こ
のような変換は第１の端子11からDCT変換されたデータ
が送られ、第２の端子12に符号化によりデータ圧縮を行
う場合に圧縮率を高くすることができる。

〔発明の効果〕

以上説明したように本発明では、アドレスステップカ
ウンタ回路およびブロック内のアドレスをとびとびに設
定する所定のROMで合成して作成した各ブロックでとび
とびのアドレスを指定しながら読み出すアドレス制御に
よって、プログレッシブ転送を行い、これによりブロッ
クに区分けされた荒い画面データを先に送るようにして
いるので、その画像を判別しそれから標準の画像を送る
ことが可能になる。しかも、ROMによって各ブロックの
単位で画像をとびとびに発生させるようにアドレス制御
を行うので、第１および第２のピクセルカウンタならび
に第１および第２のブロックカウンタというハード回路
を使用したこととも併せて、CPU（中央処理装置）等の
制御系に負担をかけずに理想的なプログレッシブ転送が
可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は画像データの転送時のタイミング図、第３図は画像
データの受信時のタイミング図、第４図はアドレスの読
み出し順序を変えるROMの説明図である。 11……第１の端子、12……第２の端子、 13……コントロール回路、 14……第１の双方向バッファ、 15……第２の双方向バッファ、 16……DIR信号、17……第１のＥ信号、 18……アドレスカウンタ、 19……第１のピクセルカウンタ、 20……第１のブロックカウンタ、 21……第１のOE信号、 22……フィールドメモリ、23……WE信号、 24……アドレスコンパレータ、 25……第１のアドレス信号、 26……アドレスステップカウンタ回路、 27……第２のアドレス信号、 28……Ａ＞Ｂ信号、29……Ａ＜Ｂ信号、 30……第２のＥ信号、 31……第２のピクセルカウンタ、 32……第２のブロックカウンタ、 33……第２のOE信号、 34……第３のOE信号、 35……アドレスセレクタ回路、 36……第３のアドレス信号、 37……第４のアドレス信号、 38……第１のレジスタ、 39……第２のレジスタ、 40……コンパレータ回路、41……Ａ＝Ｂ信号、 42……ROM。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】画像データを書き込み貯えておくフィール
   ドメモリと、 第１のビット構成を有する第１のピクセルカウンタと、
   前記第１のビット構成よりも大きな第２のビット構成を
   有し、前記フィールドメモリに前記所定のサイズのピク
   セルが書き込まれるたびに１つずつカウントアップする
   第１のブロックカウンタとから構成され、前記フィール
   ドメモリのアドレスを所定のサイズのピクセルが１ブロ
   ックとなるようにカウントするアドレスカウンタ回路
   と、 前記フィールドメモリの読出開始アドレスを設定するた
   めの第１のレジスタと、 前記フィールドメモリの読出終了アドレスを設定するた
   めの第２のレジスタと、 前記第１のピクセルカウンタと同一のビット構成を有し
   第１のレジスタに格納された読出開始アドレスをロード
   されて順次カウントする第２のピクセルカウンタと、前
   記第１のブロックカウンタと同一のビット構成を有し第
   ２のピクセルカウンタが前記読出開始アドレスから読出
   終了アドレスまでカウントするとカウント値を１だけ上
   昇させる第２のブロックカウンタから構成されるアドレ
   スステップカウンタ回路と、 前記第２のピクセルカウンタから出力されるカウント値
   によって前記１ブロックの範囲のアドレスをあらかじめ
   定めた順序でとびとびに発生させるリード・オンリ・メ
   モリと、 前記アドレスカウンタ回路からのアドレスと前記アドレ
   スステップカウンタ回路およびリード・オンリ・メモリ
   からの合成アドレスのうちいずれかを切り換えて、前記
   フィールドメモリに与えるアドレスセレクタ回路と、 前記アドレスカウンタ回路からのアドレスと前記アドレ
   スステップカウンタ回路からのアドレスを比較するアド
   レスコンパレータ回路と、 このアドレスコンパレータ回路での比較結果に基づき、
   前記画像データの転送制御を行うコントロール回路 とを備えたことを特徴とする画像データの転送回路。