JPH07105967B2 - マルチ方式ビデオフィールドメモリ装置 - Google Patents
マルチ方式ビデオフィールドメモリ装置Info
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- JPH07105967B2 JPH07105967B2 JP4238324A JP23832492A JPH07105967B2 JP H07105967 B2 JPH07105967 B2 JP H07105967B2 JP 4238324 A JP4238324 A JP 4238324A JP 23832492 A JP23832492 A JP 23832492A JP H07105967 B2 JPH07105967 B2 JP H07105967B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/7921—Processing of colour television signals in connection with recording for more than one processing mode
- H04N9/7925—Processing of colour television signals in connection with recording for more than one processing mode for more than one standard
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、高画質テレビＥＤ−
ＴＶ及び高鮮明テレビＨＤ−ＴＶに必須なビデオフィー
ルドメモリに関し、詳しくはビデオフィールドメモリと
フレームメモリにおいて、テレビ放送方式の差異による
走査線数や走査線長さに関係なく外部放送方式選択信号
により所望の走査線数や走査線長さを、一つのチップ
（ｏｎｅｃｈｉｐ）で変更できるマルチ方式用ビデオフ
ィールドメモリ装置に関する。
ＴＶ及び高鮮明テレビＨＤ−ＴＶに必須なビデオフィー
ルドメモリに関し、詳しくはビデオフィールドメモリと
フレームメモリにおいて、テレビ放送方式の差異による
走査線数や走査線長さに関係なく外部放送方式選択信号
により所望の走査線数や走査線長さを、一つのチップ
（ｏｎｅｃｈｉｐ）で変更できるマルチ方式用ビデオフ
ィールドメモリ装置に関する。
【０００２】
【従来の技術】一般的に、ディジタル化された映像信号
を処理するビデオフィールドメモリと、フレームメモリ
では、テレビ放送方式により各々異なるように設計され
たメモリ装置を使用しなければならないという制約があ
った。
を処理するビデオフィールドメモリと、フレームメモリ
では、テレビ放送方式により各々異なるように設計され
たメモリ装置を使用しなければならないという制約があ
った。
【０００３】従って、テレビ放送方式を異にする各国で
は放送方法（ＮＴＳＣ方式あるいはＰＡＬ方式）により
相異する走査線数及び走査線長さを持つ。また、次世代
に一般化されるディジタル選局放送方式でも、上記のよ
うな走査線数及び走査線の長さを持つようになるので、
ビデオフィールドメモリではチューナから受信された一
定の画面を一時記憶しながらディジタル信号で処理する
ため、上記画像情報信号を特定の機能により高速に入／
出力させたり、映像ディスプレー用に使用するために、
メモリセルの密度や構造が各々異なるようになる。
は放送方法（ＮＴＳＣ方式あるいはＰＡＬ方式）により
相異する走査線数及び走査線長さを持つ。また、次世代
に一般化されるディジタル選局放送方式でも、上記のよ
うな走査線数及び走査線の長さを持つようになるので、
ビデオフィールドメモリではチューナから受信された一
定の画面を一時記憶しながらディジタル信号で処理する
ため、上記画像情報信号を特定の機能により高速に入／
出力させたり、映像ディスプレー用に使用するために、
メモリセルの密度や構造が各々異なるようになる。
【０００４】図５は、従来のビデオフィールドメモリ装
置のブロックダイヤグラムを図示したものである。
置のブロックダイヤグラムを図示したものである。
【０００５】図５において、ビデオフィールドメモリの
プロセッサーシステムは、マルチ方式（ＮＴＳＣ／ＰＡ
Ｌ方式）の走査線数及び走査線長さに相当するメモリ
を、メモリセルの中に設けた上部／下部ハーフメモリセ
ルアレー１１，１３と、直列に入力されたデーターを上
部／下部メモリセルアレー１１，１３中の一つのライン
に並列に書き込むためのライトデーターレジスター８，
９と、ライトデーターレジスター８，９にライトビット
ポイントを指定するためのライトアドレスポインター
６，７と、上部／下部ハーフメモリセルアレー１１，１
３中の一つのラインから並列に読み出されるデーターを
直列に出力するためのリードデーターレジスター１５，
１６と、リードデーターレジスター１５，１６にリード
ビットポイントを指定するためのリードアドレスポイン
ター１７，１８と、リードラインアドレスポインター
２、ライトラインアドレスポインター３、リフレッシュ
ラインアドレスポインター４の中から指定されたアドレ
スポインターの順序でメモリセルアレー１１，１３のリ
ード／ライトアドレスラインをデコードするラインアド
レスデコーダ５と、各々のアドレスポインター２，３，
４のタイミング順序を制御するために制御信号とリフレ
ッシュタイミング発生器２０のリフレッシュ信号の入力
により動作されるタイミングゼネレーター１とから構成
されて、リードデーターレジスター１５，１６から直列
にデーター出力バッファ１９を介してリードデーターＤ
ＯＵＴを出力する。また、タイミングゼネレーター１
は、ライトアドレスポインター６，７とリードアドレス
ポインター１７，１８に各々タイム順序及びタイムポイ
ンター信号を入出力する。
プロセッサーシステムは、マルチ方式（ＮＴＳＣ／ＰＡ
Ｌ方式）の走査線数及び走査線長さに相当するメモリ
を、メモリセルの中に設けた上部／下部ハーフメモリセ
ルアレー１１，１３と、直列に入力されたデーターを上
部／下部メモリセルアレー１１，１３中の一つのライン
に並列に書き込むためのライトデーターレジスター８，
９と、ライトデーターレジスター８，９にライトビット
ポイントを指定するためのライトアドレスポインター
６，７と、上部／下部ハーフメモリセルアレー１１，１
３中の一つのラインから並列に読み出されるデーターを
直列に出力するためのリードデーターレジスター１５，
１６と、リードデーターレジスター１５，１６にリード
ビットポイントを指定するためのリードアドレスポイン
ター１７，１８と、リードラインアドレスポインター
２、ライトラインアドレスポインター３、リフレッシュ
ラインアドレスポインター４の中から指定されたアドレ
スポインターの順序でメモリセルアレー１１，１３のリ
ード／ライトアドレスラインをデコードするラインアド
レスデコーダ５と、各々のアドレスポインター２，３，
４のタイミング順序を制御するために制御信号とリフレ
ッシュタイミング発生器２０のリフレッシュ信号の入力
により動作されるタイミングゼネレーター１とから構成
されて、リードデーターレジスター１５，１６から直列
にデーター出力バッファ１９を介してリードデーターＤ
ＯＵＴを出力する。また、タイミングゼネレーター１
は、ライトアドレスポインター６，７とリードアドレス
ポインター１７，１８に各々タイム順序及びタイムポイ
ンター信号を入出力する。
【０００６】上記のように構成される従来のビデオフィ
ールドメモリ装置は、ライトデーター入力ＤＩＮがライ
トデーター入力バッファ１０に入力され、バッファリン
グされたライトデーターはライトアドレスポインター
６，７により指定される順序で直列にライトデーターレ
ジスター８，９に各々入力される。
ールドメモリ装置は、ライトデーター入力ＤＩＮがライ
トデーター入力バッファ１０に入力され、バッファリン
グされたライトデーターはライトアドレスポインター
６，７により指定される順序で直列にライトデーターレ
ジスター８，９に各々入力される。
【０００７】続いて、ライトデーターレジスター８，９
に入力されたライトデーターは、上部／下部ハーフメモ
リセルアレー１１，１３に並列に書き込まれる。
に入力されたライトデーターは、上部／下部ハーフメモ
リセルアレー１１，１３に並列に書き込まれる。
【０００８】次に、リードデーターレジスター１５，１
６は、メモリセルアレー１１，１３から並列に読み出さ
れたデーターを保持し、保持されたデーターは、リード
アドレスポインター１７，１８により指定された順序で
読み出され、データー出力バッファ１９に入力される。
６は、メモリセルアレー１１，１３から並列に読み出さ
れたデーターを保持し、保持されたデーターは、リード
アドレスポインター１７，１８により指定された順序で
読み出され、データー出力バッファ１９に入力される。
【０００９】ここで、タイミングゼネレーター１は、固
定されたメモリセルアレー１１，１３の走査線数及び走
査線長さに適合するように、リードラインアドレスポイ
ンター２、ライトラインアドレスポインター３及びリフ
レッシュラインアドレスポインター４中の相当するポイ
ンターを制御する。また、ポインティングされたライン
アドレスポインター２，３，４は、ラインアドレスデコ
ーダ５に入力されて、メモリセルアレー１１，１３の１
つのラインが選択される。
定されたメモリセルアレー１１，１３の走査線数及び走
査線長さに適合するように、リードラインアドレスポイ
ンター２、ライトラインアドレスポインター３及びリフ
レッシュラインアドレスポインター４中の相当するポイ
ンターを制御する。また、ポインティングされたライン
アドレスポインター２，３，４は、ラインアドレスデコ
ーダ５に入力されて、メモリセルアレー１１，１３の１
つのラインが選択される。
【００１０】上記のように構成されて動作する従来のビ
デオフィールドメモリ装置は、メモリセルアレー及びそ
の周辺回路がある特定のテレビ方式、例えば、ＮＴＳＣ
方式あるいはＰＡＬ方式に合うように限定されて設計さ
れているために、方式ごとに異なるメモリセルアレー及
びその周辺回路を用いなければならず不便であった。ま
た、現在のデジタル映像信号処理を行うマルチテレビ
は、それぞれの放送方式に適合するように設計されたフ
ィールドメモリあるいはフレームメモリを備えていなけ
ればならず不便であった。
デオフィールドメモリ装置は、メモリセルアレー及びそ
の周辺回路がある特定のテレビ方式、例えば、ＮＴＳＣ
方式あるいはＰＡＬ方式に合うように限定されて設計さ
れているために、方式ごとに異なるメモリセルアレー及
びその周辺回路を用いなければならず不便であった。ま
た、現在のデジタル映像信号処理を行うマルチテレビ
は、それぞれの放送方式に適合するように設計されたフ
ィールドメモリあるいはフレームメモリを備えていなけ
ればならず不便であった。
【００１１】
【発明が解決しようとする課題】従って、この発明は、
上記のような問題点を解決するためのものであって、一
つのチップのうちに内蔵されたビデオフィールドメモリ
によって、異なるテレビ放送方式に切り換えて適合させ
ることができるマルチ方式用ビデオフィールドメモリ装
置を提供することを目的とする。
上記のような問題点を解決するためのものであって、一
つのチップのうちに内蔵されたビデオフィールドメモリ
によって、異なるテレビ放送方式に切り換えて適合させ
ることができるマルチ方式用ビデオフィールドメモリ装
置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるマルチ方式用ビデオフィールドメモリ
装置は、２つ以上のＴＶ放送方式の走査線長さと走査線
数のうちの最大の走査線長さおよび最大の走査線数を走
査線長さおよび走査線数とする画面の画素データーを記
憶することができるメモリセルアレーが各走査線の前半
部の画素データーを記憶する上部ハーフメモリセルアレ
ーと各走査線の後半部の画素データーを記憶する下部ハ
ーフメモリセルアレーに２分割されたメモリセルアレー
と、データー入力バッファから直列にデーターを受け取
り、前記上部／下部ハーフメモリセルアレー内の選択さ
れた１走査線の画素データーを記憶するメモリセルに並
列にデーターを書き込むことができるように構成された
ライトデーターレジスターと、前記ライトデーターレジ
スターのデーター保持回路のうちのデーターを書き込む
データー保持回路を順次指定するライトアドレスポイン
ター回路と、前記上部および下部ハーフメモリセルアレ
ー内の各走査線の画素データーを記憶するメモリセルの
組のうち選択されたメモリセルの組から並列にデーター
を読み出し、データー出力バッファに直列にデーターを
出力することができるように構成されたリードデーター
レジスターと、前記リードデーターレジスターのデータ
ー保持回路のうちのデーターを読み出すデーター保持回
路を順次指定するリードアドレスポインター回路と、デ
ーターの書込みのために、前記上部および下部ハーフメ
モリセルアレー内の各走査線の画素データーを記憶する
メモリセルの組のうちの１組を順次指定するためのライ
トラインアドレスポインターと、データーの読出しのた
めに、前記上部および下部ハーフメモリセルアレー内の
各走査線の画素データーを記憶するメモリセルの組のう
ちの１組を指定するためのリードラインアドレスポイン
ターと、前記ライトラインアドレスポインターおよびリ
ードラインアドレスポインターの出力をデコードして前
記上部および下部ハーフメモリセルアレー内の対応する
メモリセルの組への書込みまたは読出しを可能にするラ
インアドレスデコーダを含み、さらに前記ライトアドレ
スポインター回路およびリードアドレスポインター回路
が、それぞれ、ＴＶ放送方式を示す外部からのタイプ信
号により指定されたＴＶ放送方式にたいして前記上部ハ
ーフメモリセルアレーおよび下部ハーフメモリセルアレ
ーの走査線の長さだけのセルを繰り返し順次指定する回
路と、前記ライトデーターレジスターおよびリードレジ
スターにたいして前記上部および下部ハーフメモリセル
アレーを交互に書込みおよび読出し可能にする回路を含
み、かつ前記ライトラインアドレスポインター回路およ
びリードラインアドレスポインター回路が、ＴＶ放送方
式を示す外部からのタイプ信号により指定されたＴＶ放
送方式の走査線数の走査線を繰り返し順次指定する回路
を含むことを特徴とする。
に、本発明によるマルチ方式用ビデオフィールドメモリ
装置は、２つ以上のＴＶ放送方式の走査線長さと走査線
数のうちの最大の走査線長さおよび最大の走査線数を走
査線長さおよび走査線数とする画面の画素データーを記
憶することができるメモリセルアレーが各走査線の前半
部の画素データーを記憶する上部ハーフメモリセルアレ
ーと各走査線の後半部の画素データーを記憶する下部ハ
ーフメモリセルアレーに２分割されたメモリセルアレー
と、データー入力バッファから直列にデーターを受け取
り、前記上部／下部ハーフメモリセルアレー内の選択さ
れた１走査線の画素データーを記憶するメモリセルに並
列にデーターを書き込むことができるように構成された
ライトデーターレジスターと、前記ライトデーターレジ
スターのデーター保持回路のうちのデーターを書き込む
データー保持回路を順次指定するライトアドレスポイン
ター回路と、前記上部および下部ハーフメモリセルアレ
ー内の各走査線の画素データーを記憶するメモリセルの
組のうち選択されたメモリセルの組から並列にデーター
を読み出し、データー出力バッファに直列にデーターを
出力することができるように構成されたリードデーター
レジスターと、前記リードデーターレジスターのデータ
ー保持回路のうちのデーターを読み出すデーター保持回
路を順次指定するリードアドレスポインター回路と、デ
ーターの書込みのために、前記上部および下部ハーフメ
モリセルアレー内の各走査線の画素データーを記憶する
メモリセルの組のうちの１組を順次指定するためのライ
トラインアドレスポインターと、データーの読出しのた
めに、前記上部および下部ハーフメモリセルアレー内の
各走査線の画素データーを記憶するメモリセルの組のう
ちの１組を指定するためのリードラインアドレスポイン
ターと、前記ライトラインアドレスポインターおよびリ
ードラインアドレスポインターの出力をデコードして前
記上部および下部ハーフメモリセルアレー内の対応する
メモリセルの組への書込みまたは読出しを可能にするラ
インアドレスデコーダを含み、さらに前記ライトアドレ
スポインター回路およびリードアドレスポインター回路
が、それぞれ、ＴＶ放送方式を示す外部からのタイプ信
号により指定されたＴＶ放送方式にたいして前記上部ハ
ーフメモリセルアレーおよび下部ハーフメモリセルアレ
ーの走査線の長さだけのセルを繰り返し順次指定する回
路と、前記ライトデーターレジスターおよびリードレジ
スターにたいして前記上部および下部ハーフメモリセル
アレーを交互に書込みおよび読出し可能にする回路を含
み、かつ前記ライトラインアドレスポインター回路およ
びリードラインアドレスポインター回路が、ＴＶ放送方
式を示す外部からのタイプ信号により指定されたＴＶ放
送方式の走査線数の走査線を繰り返し順次指定する回路
を含むことを特徴とする。
【００１３】本発明のマルチ方式ビデオフィールドメモ
リ装置は、より具体的には、前記ライトアドレスポイン
ター回路およびリードアドレスポインター回路の、前記
ＴＶ放送方式を示す外部からのタイプ信号により指定さ
れたＴＶ放送方式にたいして前記上部ハーフメモリセル
アレーおよび下部ハーフメモリセルアレーの走査線の長
さだけのセルを繰り返し順次指定する回路が、カウンタ
と、前記カウンタのカウント値が前記タイプ信号により
指定されているＴＶ放送方式にたいする前記上部ハーフ
メモリセルアレーおよび下部ハーフメモリセルアレーの
走査線の長さに達したとき前記カウンタをリセットする
ように前記タイプ信号により切り替えられるカウンタリ
セット信号発生回路を含み、また前記ライトデーターレ
ジスターおよびリードレジスターにたいして前記上部お
よび下部ハーフメモリセルアレーを交互に書込みおよび
読出し可能にする回路が、前記ライトアドレスポインタ
ー回路およびリードアドレスポインターのカウンタがリ
セットされるたびに２つの値がトグルされるメモリセル
アレー選択タグ回路を含む。
リ装置は、より具体的には、前記ライトアドレスポイン
ター回路およびリードアドレスポインター回路の、前記
ＴＶ放送方式を示す外部からのタイプ信号により指定さ
れたＴＶ放送方式にたいして前記上部ハーフメモリセル
アレーおよび下部ハーフメモリセルアレーの走査線の長
さだけのセルを繰り返し順次指定する回路が、カウンタ
と、前記カウンタのカウント値が前記タイプ信号により
指定されているＴＶ放送方式にたいする前記上部ハーフ
メモリセルアレーおよび下部ハーフメモリセルアレーの
走査線の長さに達したとき前記カウンタをリセットする
ように前記タイプ信号により切り替えられるカウンタリ
セット信号発生回路を含み、また前記ライトデーターレ
ジスターおよびリードレジスターにたいして前記上部お
よび下部ハーフメモリセルアレーを交互に書込みおよび
読出し可能にする回路が、前記ライトアドレスポインタ
ー回路およびリードアドレスポインターのカウンタがリ
セットされるたびに２つの値がトグルされるメモリセル
アレー選択タグ回路を含む。
【００１４】
【実施例】以下、この発明の望ましい一実施例を添付さ
れた図面により詳細に説明すると次の通りである。
れた図面により詳細に説明すると次の通りである。
【００１５】図１はこの発明によるマルチ方式用ビデオ
フィールドメモリ装置のブロックダイヤグラムを図示し
たものである。
フィールドメモリ装置のブロックダイヤグラムを図示し
たものである。
【００１６】図１において、上部／下部ハーフメモリセ
ルアレーブロック中の下部メモリセルアレー１１１と上
部メモリセルアレー１１３とは、９１０×２６３×４の
走査線長さ（走査線の標本点数すなわち画素の数）及び
走査線数を満足させるように、４５５（走査線の半分の
長さ）×２６３×４に各々分割して下部ハーフメモリセ
ルと上部ハーフメモリセルとで区分したものである。上
部／下部ハーフメモリセルアレーブロックの下部メモリ
セルアレー１１２と上部メモリセルアレー１１４とは、
各々１１３５×３１３×４の走査線長さ及び走査線数を
満足するように、下部／上部メモリセルアレー１１１，
１１３に各々５０本の走査線数と、１１３本の走査線数
を付加したものである。
ルアレーブロック中の下部メモリセルアレー１１１と上
部メモリセルアレー１１３とは、９１０×２６３×４の
走査線長さ（走査線の標本点数すなわち画素の数）及び
走査線数を満足させるように、４５５（走査線の半分の
長さ）×２６３×４に各々分割して下部ハーフメモリセ
ルと上部ハーフメモリセルとで区分したものである。上
部／下部ハーフメモリセルアレーブロックの下部メモリ
セルアレー１１２と上部メモリセルアレー１１４とは、
各々１１３５×３１３×４の走査線長さ及び走査線数を
満足するように、下部／上部メモリセルアレー１１１，
１１３に各々５０本の走査線数と、１１３本の走査線数
を付加したものである。
【００１７】従って、ライトデーターレジスター１０
８，１０９とリードデーターレジスター１１５，１１６
は、各々５６８×４のビットの長さを持つ。また、デー
ターレジスターの一つの保持回路を指定するのに使用さ
れるライトアドレスポインター１０６，１０７とリード
アドレスポインター１１７，１１８は、ハーフメモリセ
ルアレーブロックの１つを指定するタグビットを含んで
５６８までカウントできる１１ビットカウンタが内蔵さ
れている。
８，１０９とリードデーターレジスター１１５，１１６
は、各々５６８×４のビットの長さを持つ。また、デー
ターレジスターの一つの保持回路を指定するのに使用さ
れるライトアドレスポインター１０６，１０７とリード
アドレスポインター１１７，１１８は、ハーフメモリセ
ルアレーブロックの１つを指定するタグビットを含んで
５６８までカウントできる１１ビットカウンタが内蔵さ
れている。
【００１８】リード／ライトラインアドレスポインター
１０２，１０３及びリフレッシュアドレスポインター１
０４は、ＮＴＳＣ方式である時２６２ラインまでカウン
トした後リセットされ、ＰＡＬ方式である時３１２ライ
ンまでカウントした後リセットされる（図３参照）。リ
ードアドレス／ライトアドレスポインター１１７，１０
６はＮＴＳＣ方式である場合には、４５４ビットまでカ
ウントした後リセットされる。また、ＰＡＬ方式である
場合には、タグが０のときは５６７ビットまでカウント
した後リセットされ、タグが１のときは５６６までカウ
ントした後リセットされる。
１０２，１０３及びリフレッシュアドレスポインター１
０４は、ＮＴＳＣ方式である時２６２ラインまでカウン
トした後リセットされ、ＰＡＬ方式である時３１２ライ
ンまでカウントした後リセットされる（図３参照）。リ
ードアドレス／ライトアドレスポインター１１７，１０
６はＮＴＳＣ方式である場合には、４５４ビットまでカ
ウントした後リセットされる。また、ＰＡＬ方式である
場合には、タグが０のときは５６７ビットまでカウント
した後リセットされ、タグが１のときは５６６までカウ
ントした後リセットされる。
【００１９】従って、ラインアドレスポインター１０
２，１０３，１０４のタイムポインター信号を提供する
タイミングゼネレーター１０１は、外部選択信号である
タイプ信号により、外部選択信号が“ハイ”であるとＮ
ＴＳＣ方式、“ロー”であるとＰＡＬ方式に適合するよ
うに各々制御するように設けられている。また、タイミ
ングゼネレーター１０１は、直列に配列されたリード／
ライトデーターレジスター１０８，１０９，１１５，１
１６と上部／下部メモリセルアレーブロックの間のデー
ターの受渡し、アドレスポインター制御及び直列データ
ーの入／出力制御等を行う。
２，１０３，１０４のタイムポインター信号を提供する
タイミングゼネレーター１０１は、外部選択信号である
タイプ信号により、外部選択信号が“ハイ”であるとＮ
ＴＳＣ方式、“ロー”であるとＰＡＬ方式に適合するよ
うに各々制御するように設けられている。また、タイミ
ングゼネレーター１０１は、直列に配列されたリード／
ライトデーターレジスター１０８，１０９，１１５，１
１６と上部／下部メモリセルアレーブロックの間のデー
ターの受渡し、アドレスポインター制御及び直列データ
ーの入／出力制御等を行う。
【００２０】ライトデーター入力バッファ１１０とリー
ドデーター出力バッファ１１９はそれぞれ、ライトデー
ター入力及びリードデーター出力をバッファリングす
る。ここで、リフレッシュタイミング発生器２００は外
部制御信号なしで独立に動作してメモリセルアレーのす
べてのセルのリフレッシュをするリフレッシュ周期をタ
イミングゼネレーター１０１に提供する。
ドデーター出力バッファ１１９はそれぞれ、ライトデー
ター入力及びリードデーター出力をバッファリングす
る。ここで、リフレッシュタイミング発生器２００は外
部制御信号なしで独立に動作してメモリセルアレーのす
べてのセルのリフレッシュをするリフレッシュ周期をタ
イミングゼネレーター１０１に提供する。
【００２１】図２は図１のマルチ方式による走査線数及
び走査線長さのポインティング順序に関する一実施例を
示す図であり、図２を参照して、ポインタ制御をより詳
細に説明する。
び走査線長さのポインティング順序に関する一実施例を
示す図であり、図２を参照して、ポインタ制御をより詳
細に説明する。
【００２２】先ず図２を参照すると、図１に示すリード
／ライトアドレスポインター１１７，１１８，１０６，
１０７は上部／下部ハーフメモリセルアレーブロックを
選択するタグビットを除き、１０ビットカウンタが内蔵
されている（総１１ビット）。
／ライトアドレスポインター１１７，１１８，１０６，
１０７は上部／下部ハーフメモリセルアレーブロックを
選択するタグビットを除き、１０ビットカウンタが内蔵
されている（総１１ビット）。
【００２３】上記カウンタはＮＴＳＣ方式の場合、０〜
４５４までのみカウントしリセットされる。また、上記
カウンタのカウント結果が“０”である時毎にメモリセ
ルアレーブロック選択タグがトグル（Ｔｏｇｇｌｅ）す
るように設けられている（図４参照）ので、タグ内容が
０であると下部ハーフメモリセルアレーブロック１１
１，１１２が選択され、タグ内容が“１”であると上部
ハーフメモリセルアレーブロック１１３，１１４が選択
される。
４５４までのみカウントしリセットされる。また、上記
カウンタのカウント結果が“０”である時毎にメモリセ
ルアレーブロック選択タグがトグル（Ｔｏｇｇｌｅ）す
るように設けられている（図４参照）ので、タグ内容が
０であると下部ハーフメモリセルアレーブロック１１
１，１１２が選択され、タグ内容が“１”であると上部
ハーフメモリセルアレーブロック１１３，１１４が選択
される。
【００２４】このため、ビデオフィールドメモリ動作初
期段階で外部クリアサイクルを遂行した後正常動作が遂
行されるので、タグ内容を“０”でリセットすると、上
記動作には何の影響もない。また、ＰＡＬ方式である時
タグ内容が“０”であると、上記カウンタは０〜５６７
までカウントし０でリセットされるが、タグ内容が
“１”であるとカウンタは０〜５６６までのみカウント
し０でリセットされる。
期段階で外部クリアサイクルを遂行した後正常動作が遂
行されるので、タグ内容を“０”でリセットすると、上
記動作には何の影響もない。また、ＰＡＬ方式である時
タグ内容が“０”であると、上記カウンタは０〜５６７
までカウントし０でリセットされるが、タグ内容が
“１”であるとカウンタは０〜５６６までのみカウント
し０でリセットされる。
【００２５】従って走査線の長さが９１０（１１３５）
であっても実際には４５５（５６８）までカウントすれ
ばよい。
であっても実際には４５５（５６８）までカウントすれ
ばよい。
【００２６】次に、図３を参照すると、図１に示すライ
ンアドレスデコーダ１０５のリード／ライトラインポイ
ンティング順序は、マルチ方式（ＮＴＳＣ／ＰＡＬ方
式）の時０〜２６２（３１２）までポイントしリセット
される。また、リフレッシュラインポインティング順序
は、実際に上部／下部ハーフメモリセルアレーブロック
にはラインアドレスデコーダが各々接続されているため
に、０〜５２５（６２５）までリフレッシュラインアド
レスポインター１０４のリフレッシュカウンタがカウン
トすべきであるが、この場合にも、ブロック選択タグに
よって上記カウンタは０〜２６２（３１２）までカウン
トした後再び０にリセットされ、リフレッシュカウンタ
の内容が０である時毎にタグがトグルされて、上部／下
部ハーフメモリセルアレーブロックを選択する。
ンアドレスデコーダ１０５のリード／ライトラインポイ
ンティング順序は、マルチ方式（ＮＴＳＣ／ＰＡＬ方
式）の時０〜２６２（３１２）までポイントしリセット
される。また、リフレッシュラインポインティング順序
は、実際に上部／下部ハーフメモリセルアレーブロック
にはラインアドレスデコーダが各々接続されているため
に、０〜５２５（６２５）までリフレッシュラインアド
レスポインター１０４のリフレッシュカウンタがカウン
トすべきであるが、この場合にも、ブロック選択タグに
よって上記カウンタは０〜２６２（３１２）までカウン
トした後再び０にリセットされ、リフレッシュカウンタ
の内容が０である時毎にタグがトグルされて、上部／下
部ハーフメモリセルアレーブロックを選択する。
【００２７】上記のように、ブロック単位で構成された
上部／下部ハーフメモリセルアレーはそれぞれの内部で
アドレスを指定されるようにし、かつ、メモリセルアレ
ーのブロックはタグ信号で選択されるようにしている。
そして、ポインター内に、カウンタのリセットされるカ
ウントを制御可能なカウンタを付加して、上記カウンタ
のリセットされるカウントが外部放送選択信号により選
択されて動作されるようにした。
上部／下部ハーフメモリセルアレーはそれぞれの内部で
アドレスを指定されるようにし、かつ、メモリセルアレ
ーのブロックはタグ信号で選択されるようにしている。
そして、ポインター内に、カウンタのリセットされるカ
ウントを制御可能なカウンタを付加して、上記カウンタ
のリセットされるカウントが外部放送選択信号により選
択されて動作されるようにした。
【００２８】図４は図１のビデオフィールドメモリのリ
ード／ライト実際パスによる実施例を示す図であり、マ
ルチ方式に適合するように構成されたメモリセルアレー
ＭＡの構成を示す図である。
ード／ライト実際パスによる実施例を示す図であり、マ
ルチ方式に適合するように構成されたメモリセルアレー
ＭＡの構成を示す図である。
【００２９】ここで、リード伝送パスＲＤＴＰ信号は、
上記メモリセルアレーＭＡのＲＡＭの一つのラインのデ
ーターをリードデーターレジスターＲＤ０〜ＲＤ５６７
にリードデーター伝送ゲートＲＴＧを介して伝送（読み
出し）させるための信号である。また、ライト伝送パス
ＷＤＴＰ信号はライトデーターレジスターＷＤ０〜ＷＤ
５６７のデーターを上記メモリセルアレーＭＡのＲＡＭ
の一つのラインにデーター伝送（書き込み）させるため
の信号である。この時、上記リード／ライトデーターレ
ジスターはＲＡＭの一つのビットライン対とデーターの
受渡しが可能となるように設計されている。
上記メモリセルアレーＭＡのＲＡＭの一つのラインのデ
ーターをリードデーターレジスターＲＤ０〜ＲＤ５６７
にリードデーター伝送ゲートＲＴＧを介して伝送（読み
出し）させるための信号である。また、ライト伝送パス
ＷＤＴＰ信号はライトデーターレジスターＷＤ０〜ＷＤ
５６７のデーターを上記メモリセルアレーＭＡのＲＡＭ
の一つのラインにデーター伝送（書き込み）させるため
の信号である。この時、上記リード／ライトデーターレ
ジスターはＲＡＭの一つのビットライン対とデーターの
受渡しが可能となるように設計されている。
【００３０】リードデーターレジスターのデーターは、
リードＩ／ＯゲートＲＩＯＧを介してリード入出力ライ
ンＲＩＯ，／ＲＩＯに出力される。出力されたデーター
はセンス増幅器２１５により増幅された後データー出力
バッファ（ＤＯＵＴ）へ入力される。すなわち、５６８
個のリードＩ／ＯゲートＲＩＯＧのうちの１つだけがリ
ードアドレスデコーダ２０４により順次イネイブルさ
れ、そのイネイブルされたゲートに接続されているリー
ドデーターレジスターの保持回路のデーターがリード入
出力ラインＲＩＯ，／ＲＩＯに出力されることにより、
リードデーターレジスターのデーターが直列にデーター
出力バッファに入力される。
リードＩ／ＯゲートＲＩＯＧを介してリード入出力ライ
ンＲＩＯ，／ＲＩＯに出力される。出力されたデーター
はセンス増幅器２１５により増幅された後データー出力
バッファ（ＤＯＵＴ）へ入力される。すなわち、５６８
個のリードＩ／ＯゲートＲＩＯＧのうちの１つだけがリ
ードアドレスデコーダ２０４により順次イネイブルさ
れ、そのイネイブルされたゲートに接続されているリー
ドデーターレジスターの保持回路のデーターがリード入
出力ラインＲＩＯ，／ＲＩＯに出力されることにより、
リードデーターレジスターのデーターが直列にデーター
出力バッファに入力される。
【００３１】またデーター入力バッファＤＩＮからの出
力データーは、ライトドライバ２１６によりライト入出
力ラインＷＩＯ，／ＷＩＯに送出され、ライトＩ／Ｏゲ
ートを介してライトレジスターに読み込まれる。すなわ
ち、５６８個のライトＩ／ＯゲートＷＩＯＧの１つだけ
がライドアドレスデコーダ２０３により順次イネイブル
され、そのイネイブルされたゲートに接続されているラ
イトデーターレジスターの保持回路にデーターが読み込
まれることにより、データー入力バッファのデーターが
直列にライトデーターレジスタに入力される。
力データーは、ライトドライバ２１６によりライト入出
力ラインＷＩＯ，／ＷＩＯに送出され、ライトＩ／Ｏゲ
ートを介してライトレジスターに読み込まれる。すなわ
ち、５６８個のライトＩ／ＯゲートＷＩＯＧの１つだけ
がライドアドレスデコーダ２０３により順次イネイブル
され、そのイネイブルされたゲートに接続されているラ
イトデーターレジスターの保持回路にデーターが読み込
まれることにより、データー入力バッファのデーターが
直列にライトデーターレジスタに入力される。
【００３２】次に、リード／ライトアドレスポインター
１１７，１０６内のリード／ライトアドレスデコーダ２
０４，２０３に入力される信号を見ると次の通りであ
る。リードアドレスデコーダ２０４の入力端のリードビ
ットカウンタ２１０はリードビットクロック信号ＲＣＬ
Ｋによりアップカウンティングされる。この時、リード
カウンタリセット信号発生器２１１，２１２の信号はノ
アゲート（ＮＯＲ）を介して上記リードビットカウンタ
を０にリセットする。
１１７，１０６内のリード／ライトアドレスデコーダ２
０４，２０３に入力される信号を見ると次の通りであ
る。リードアドレスデコーダ２０４の入力端のリードビ
ットカウンタ２１０はリードビットクロック信号ＲＣＬ
Ｋによりアップカウンティングされる。この時、リード
カウンタリセット信号発生器２１１，２１２の信号はノ
アゲート（ＮＯＲ）を介して上記リードビットカウンタ
を０にリセットする。
【００３３】ここで、カウンタリセット信号発生器２１
１，２１２のリセット信号は、ＮＴＳＣ方式である時
（タイプ信号がＬＯＷ）とＰＡＬ方式である時（タイプ
信号がＨＩＧＨ）とでそれぞれ選択されているカウンタ
リセット信号発生器２１１または２１２により発生され
る。ＮＴＳＣ方式のときは、カウンタリセット信号発生
器２１１が選択され、リセット信号の発生時点は５６８
番目がカウントされた後である。また、ＰＡＬ方式のと
きは、カウンタリセット信号発生器２１２が選択され、
リセット信号の発生時点は４５５番目がカウントされた
後である。
１，２１２のリセット信号は、ＮＴＳＣ方式である時
（タイプ信号がＬＯＷ）とＰＡＬ方式である時（タイプ
信号がＨＩＧＨ）とでそれぞれ選択されているカウンタ
リセット信号発生器２１１または２１２により発生され
る。ＮＴＳＣ方式のときは、カウンタリセット信号発生
器２１１が選択され、リセット信号の発生時点は５６８
番目がカウントされた後である。また、ＰＡＬ方式のと
きは、カウンタリセット信号発生器２１２が選択され、
リセット信号の発生時点は４５５番目がカウントされた
後である。
【００３４】また、リードビットカウンタを０にリセッ
トすることによりパルス発生器２０６はパルス信号を発
生し、このパルス信号を受けてリードブロック選択タグ
２０８の値がドグルする（タグ信号はクリア信号により
無条件０となる）。
トすることによりパルス発生器２０６はパルス信号を発
生し、このパルス信号を受けてリードブロック選択タグ
２０８の値がドグルする（タグ信号はクリア信号により
無条件０となる）。
【００３５】また、ライトアドレスデコーダ２０３の入
力端のライトビットカウンタ２０９は、ライトビットク
ロック信号によりアップカウンティングされる。ライト
ビットカウンタは、上述と同様に、ＮＴＳＣ方式である
時ライトカウンタリセット信号発生器２１３のリセット
信号により０にリセットされ、ＰＡＬ方式である時ライ
トカウンタリセット信号発生器２１４により０に各々リ
セットされる。
力端のライトビットカウンタ２０９は、ライトビットク
ロック信号によりアップカウンティングされる。ライト
ビットカウンタは、上述と同様に、ＮＴＳＣ方式である
時ライトカウンタリセット信号発生器２１３のリセット
信号により０にリセットされ、ＰＡＬ方式である時ライ
トカウンタリセット信号発生器２１４により０に各々リ
セットされる。
【００３６】さらに、パルス発生器２０５はライトビッ
トカウンタ値が０である時、パルスを発生してライトブ
ロック選択タグ２０７をトグルさせる。従って、リード
／ライトアドレスデコーダ２０４，２０３の入力はリー
ド／ライトビットカウンタ２１０，２０９の１０ビット
出力により各々リード／ライトブロック選択信号にな
る。
トカウンタ値が０である時、パルスを発生してライトブ
ロック選択タグ２０７をトグルさせる。従って、リード
／ライトアドレスデコーダ２０４，２０３の入力はリー
ド／ライトビットカウンタ２１０，２０９の１０ビット
出力により各々リード／ライトブロック選択信号にな
る。
【００３７】
【発明の効果】上述のごとく本発明のマルチ方式用ビデ
オフィールドメモリ装置は、上部／下部ハーフメモリセ
ルアレーを走査線数が最も多いものと走査線長さが最も
長いものを満足する上部ハーフメモリセルアレーブロッ
クと下部ハーフメモリセルアレーブロックのブロック単
位で構成し、外部選択信号により選択された放送方式に
適合した動作をするように構成される。
オフィールドメモリ装置は、上部／下部ハーフメモリセ
ルアレーを走査線数が最も多いものと走査線長さが最も
長いものを満足する上部ハーフメモリセルアレーブロッ
クと下部ハーフメモリセルアレーブロックのブロック単
位で構成し、外部選択信号により選択された放送方式に
適合した動作をするように構成される。
【００３８】従って、この発明によりビデオフィールド
メモリ装置を設計すると、テレビ放送方式が変更されて
も外部放送方式選択信号（タイプ信号）で各放送方式に
適合するように使用することができる。
メモリ装置を設計すると、テレビ放送方式が変更されて
も外部放送方式選択信号（タイプ信号）で各放送方式に
適合するように使用することができる。
【図１】この発明によるマルチ方式用ビデオフィールド
メモリ装置のブロックダイヤグラムである。
メモリ装置のブロックダイヤグラムである。
【図２】図１のマルチ方式用ビデオフィールドメモリ装
置の走査線数及び走査線長さの実際のポインティング順
序図である。
置の走査線数及び走査線長さの実際のポインティング順
序図である。
【図３】図１のマルチ方式用ビデオフィールドメモリ装
置の走査線数及び走査線長さの実際のポインティング順
序図である。
置の走査線数及び走査線長さの実際のポインティング順
序図である。
【図４】この発明によるマルチ方式用ビデオフィールド
メモリ装置のプロセシング方法による実際のリード／ラ
イトパス構成図である。
メモリ装置のプロセシング方法による実際のリード／ラ
イトパス構成図である。
【図５】従来のビデオフィールドメモリ装置のブロック
ダイヤグラムである。
ダイヤグラムである。
１０１ コントローラ １０２ リードラインアドレスポインター １０３ ライトラインアドレスポインター １０４ リフレッシュラインアドレスポインター １０５ ラインアドレスデコーダ １０６，１０７ ライトアドレスポインター １０８，１０９ ライトデーターレジスター １１０ データー入力バッファ １１１，１１２ 下部メモリセルアレー １１３，１１４ 上部メモリセルアレー １１５，１１６ リードデーターレジスター １１７，１１８ リードアドレスポインター １１９ データー出力バッファ ２００ リフレッシュタイミング発生器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ
Claims (3)
- 【請求項１】 ２つ以上のＴＶ放送方式の走査線長さと
走査線数のうちの最大の走査線長さおよび最大の走査線
数を走査線長さおよび走査線数とする画面の画素データ
ーを記憶することができるメモリセルアレーが各走査線
の前半部の画素データーを記憶する上部ハーフメモリセ
ルアレーと各走査線の後半部の画素データーを記憶する
下部ハーフメモリセルアレーに２分割されたメモリセル
アレーと、 データー入力バッファから直列にデーターを受け取り、
前記上部／下部ハーフメモリセルアレー内の選択された
１走査線の画素データーを記憶するメモリセルに並列に
データーを書き込むことができるように構成されたライ
トデーターレジスターと、 前記ライトデーターレジスターのデーター保持回路のう
ちのデーターを書き込むデーター保持回路を順次指定す
るライトアドレスポインター回路と、 前記上部および下部ハーフメモリセルアレー内の各走査
線の画素データーを記憶するメモリセルの組のうち選択
されたメモリセルの組から並列にデーターを読み出し、
データー出力バッファに直列にデーターを出力すること
ができるように構成されたリードデーターレジスター
と、 前記リードデーターレジスターのデーター保持回路のう
ちのデーターを読み出すデーター保持回路を順次指定す
るリードアドレスポインター回路と、 データーの書込みのために、前記上部および下部ハーフ
メモリセルアレー内の各走査線の画素データーを記憶す
るメモリセルの組のうちの１組を順次指定するためのラ
イトラインアドレスポインターと、 データーの読出しのために、前記上部および下部ハーフ
メモリセルアレー内の各走査線の画素データーを記憶す
るメモリセルの組のうちの１組を指定するためのリード
ラインアドレスポインターと、 前記ライトラインアドレスポインターおよびリードライ
ンアドレスポインターの出力をデコードして前記上部お
よび下部ハーフメモリセルアレー内の対応するメモリセ
ルの組への書込みまたは読出しを可能にするラインアド
レスデコーダを含み、 さらに前記ライトアドレスポインター回路およびリード
アドレスポインター回路が、それぞれ、ＴＶ放送方式を
示す外部からのタイプ信号により指定されたＴＶ放送方
式にたいして前記上部ハーフメモリセルアレーおよび下
部ハーフメモリセルアレーの走査線の長さだけのセルを
繰り返し順次指定する回路と、前記ライトデーターレジ
スターおよびリードレジスターにたいして前記上部およ
び下部ハーフメモリセルアレーを交互に書込みおよび読
出し可能にする回路を含み、 かつ前記ライトラインアドレスポインター回路およびリ
ードラインアドレスポインター回路が、ＴＶ放送方式を
示す外部からのタイプ信号により指定されたＴＶ放送方
式の走査線数の走査線を繰り返し順次指定する回路を含
むことを特徴とするマルチ方式ビデオフィールドメモリ
装置。 - 【請求項２】 前記上部ハーフメモリセルおよび下部ハ
ーフメモリセルアレーの走査線の長さが５６８画素であ
り、走査線数が３１３である、請求項１のマルチ方式ビ
デオフィールドメモリ装置。 - 【請求項３】 前記ライトアドレスポインター回路およ
びリードアドレスポインター回路の、前記ＴＶ放送方式
を示す外部からのタイプ信号により指定されたＴＶ放送
方式にたいして前記上部ハーフメモリセルアレーおよび
下部ハーフメモリセルアレーの走査線の長さだけのセル
を繰り返し順次指定する回路が、カウンタと、前記カウ
ンタのカウント値が前記タイプ信号により指定されてい
るＴＶ放送方式にたいする前記上部ハーフメモリセルア
レーおよび下部ハーフメモリセルアレーの走査線の長さ
に達したとき前記カウンタをリセットするように前記タ
イプ信号により切り替えられるカウンタリセット信号発
生回路を含み、 前記ライトデーターレジスターおよびリードレジスター
にたいして前記上部および下部ハーフメモリセルアレー
を交互に書込みおよび読出し可能にする回路が、前記ラ
イトアドレスポインター回路およびリードアドレスポイ
ンターのカウンタがリセットされるたびに２つの値がト
グルされるメモリセルアレー選択タグ回路を含むことを
特徴とする請求項１または２のマルチ方式ビデオフィー
ルドメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-18334 | 1991-10-17 | ||
| KR1019910018334A KR940008811B1 (ko) | 1991-10-17 | 1991-10-17 | 멀티방식용 비데오 필드 메모리장치 및 그 프로세싱 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282191A JPH05282191A (ja) | 1993-10-29 |
| JPH07105967B2 true JPH07105967B2 (ja) | 1995-11-13 |
Family
ID=19321431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238324A Expired - Fee Related JPH07105967B2 (ja) | 1991-10-17 | 1992-09-07 | マルチ方式ビデオフィールドメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5353120A (ja) |
| JP (1) | JPH07105967B2 (ja) |
| KR (1) | KR940008811B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3694912B2 (ja) * | 1995-02-23 | 2005-09-14 | 株式会社日立製作所 | メモリ制御方法及び画像復号装置 |
| US6313813B1 (en) * | 1999-10-21 | 2001-11-06 | Sony Corporation | Single horizontal scan range CRT monitor |
| JP2002101376A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | ラインメモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439762A (en) * | 1981-12-28 | 1984-03-27 | Beckman Instruments, Inc. | Graphics memory expansion system |
| DE3543911A1 (de) * | 1984-12-14 | 1986-06-26 | Mitsubishi Denki K.K., Tokio/Tokyo | Digitale verzoegerungseinheit |
| JP2507319B2 (ja) * | 1986-04-23 | 1996-06-12 | 株式会社日立製作所 | ビデオメモリ |
| JP2627903B2 (ja) * | 1987-09-18 | 1997-07-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JP2548335B2 (ja) * | 1988-10-13 | 1996-10-30 | 松下電器産業株式会社 | 記憶装置 |
| JP3018498B2 (ja) * | 1990-11-30 | 2000-03-13 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-10-17 KR KR1019910018334A patent/KR940008811B1/ko not_active IP Right Cessation
-
1992
- 1992-06-01 US US07/891,791 patent/US5353120A/en not_active Expired - Lifetime
- 1992-09-07 JP JP4238324A patent/JPH07105967B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008811B1 (ko) | 1994-09-26 |
| JPH05282191A (ja) | 1993-10-29 |
| KR930008841A (ko) | 1993-05-22 |
| US5353120A (en) | 1994-10-04 |
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