JP2507319B2 - ビデオメモリ - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像信号処理を行うに好適な画像専用メモ
リに関する。
リに関する。
ディジタル映像機器において、ラインメモリIC（ライ
ンは水平走査線を示す。）は、くし形フィルタ、垂直方
向の空間フィルタあるいは内挿器等の画像信号処理にお
いて用いられる重要なデバイスの１つである。このライ
ンメモリICの例として、「日経エレクトロニクス」1986
年１月27日号,No.387,PP.92〜94における「標準テレビ
方式に用途を絞った約1K×８ビットの画像専用ダイナミ
ックメモリ」と題する論文に論じられているNTSC方式専
用のラインメモリICと、PAL方式専用のラインメモリIC
がある。それぞれが分解能８ビット，標本化周波数４・
sc（scは色副搬送波の周波数とする）で標本化され
た１水平走査線分のビデオ信号を記憶でき、メモリ容量
はそれぞれ、８×910ビットおよび８×1135ビットであ
る。直列データを非同期に入出力し、書込み用と読出し
用とにそれぞれアドレス発生回路を内蔵する。このアド
レス回路は書込み、読出しそれぞれに、クロック，リセ
ット，イネーブルの３つの外部信号によって制御され
る。アドレス値はリセット信号により初期化され、クロ
ックを入力する毎に１つずつ進む。従って、これらの信
号を制御することにより最大で910クロック、もしくは1
135クロックの遅延量を得ることが可能である。
ンは水平走査線を示す。）は、くし形フィルタ、垂直方
向の空間フィルタあるいは内挿器等の画像信号処理にお
いて用いられる重要なデバイスの１つである。このライ
ンメモリICの例として、「日経エレクトロニクス」1986
年１月27日号,No.387,PP.92〜94における「標準テレビ
方式に用途を絞った約1K×８ビットの画像専用ダイナミ
ックメモリ」と題する論文に論じられているNTSC方式専
用のラインメモリICと、PAL方式専用のラインメモリIC
がある。それぞれが分解能８ビット，標本化周波数４・
sc（scは色副搬送波の周波数とする）で標本化され
た１水平走査線分のビデオ信号を記憶でき、メモリ容量
はそれぞれ、８×910ビットおよび８×1135ビットであ
る。直列データを非同期に入出力し、書込み用と読出し
用とにそれぞれアドレス発生回路を内蔵する。このアド
レス回路は書込み、読出しそれぞれに、クロック，リセ
ット，イネーブルの３つの外部信号によって制御され
る。アドレス値はリセット信号により初期化され、クロ
ックを入力する毎に１つずつ進む。従って、これらの信
号を制御することにより最大で910クロック、もしくは1
135クロックの遅延量を得ることが可能である。
上記の従来技術では、１走査線のデータ数が異なるNT
SC方式とPAL方式の２方式に対応するためには、それぞ
れ専用の２品種のメモリICが必要である。
SC方式とPAL方式の２方式に対応するためには、それぞ
れ専用の２品種のメモリICが必要である。
本発明の目的は、NTSC方式とPAL方式とに１品種で対
応できるビデオメモリを提供することにある。
応できるビデオメモリを提供することにある。
上記目的を達成するために、本発明のビデオメモリで
は、書込みアドレスを外部リセット信号により初期化し
た後、アドレス値を変化させ直列データを順次メモリセ
ルへ書込んでいき、アドレス値があらかじめ定めたある
一定値になったことを検出し、それ以後はメモリ部のす
べてのデータ線あるいはワード線を非書込み状態にする
ことにより、データのメモリセルへの書込み動作を停止
する。さらに、この書込み停止の状態を次の外部リセッ
ト信号により解除する。
は、書込みアドレスを外部リセット信号により初期化し
た後、アドレス値を変化させ直列データを順次メモリセ
ルへ書込んでいき、アドレス値があらかじめ定めたある
一定値になったことを検出し、それ以後はメモリ部のす
べてのデータ線あるいはワード線を非書込み状態にする
ことにより、データのメモリセルへの書込み動作を停止
する。さらに、この書込み停止の状態を次の外部リセッ
ト信号により解除する。
例えばNTSC方式の約１ラインに相当するメモリ容量を
持つビデオメモリにおいて、メモリ容量分のデータを書
込んだ後、次の外部リセットパルスが入力されるまで書
込みを停止する。これにより、PAL方式の映像信号に対
して、映像表示期間の映像データを記憶でき、NTSC方式
とPAL方式とに対応できるビデオメモリを構成できる。
持つビデオメモリにおいて、メモリ容量分のデータを書
込んだ後、次の外部リセットパルスが入力されるまで書
込みを停止する。これにより、PAL方式の映像信号に対
して、映像表示期間の映像データを記憶でき、NTSC方式
とPAL方式とに対応できるビデオメモリを構成できる。
以下、本発明の一実施例を第１図により説明する。第
１図において100は本発明によるビデオメモリ、101は映
像入力信号Din端子、102は映像出力信号Dout端子、103
は書込みクロック信号▲▼入力端子、104は書
込みリセット信号▲▼入力端子、105は読出し
クロック信号▲▼入力端子、106は読出しリセ
ット信号▲▼入力端子、107は電源端子、108は
接地端子、110はメモリセルアレイ、111は書込みアドレ
ス発生回路、112は書込み列アドレスデコード回路、113
は書込み行アドレスデコード回路、114は書込みスイッ
チ回路、115はラッチ回路、121は読出しアドレス発生回
路、122は読出し列アドレスデコード回路、123は読出し
行アドレスデコード回路、124は読出しスイッチ回路、1
25はラッチ回路、130は書込み停止信号発生回路であ
る。
１図において100は本発明によるビデオメモリ、101は映
像入力信号Din端子、102は映像出力信号Dout端子、103
は書込みクロック信号▲▼入力端子、104は書
込みリセット信号▲▼入力端子、105は読出し
クロック信号▲▼入力端子、106は読出しリセ
ット信号▲▼入力端子、107は電源端子、108は
接地端子、110はメモリセルアレイ、111は書込みアドレ
ス発生回路、112は書込み列アドレスデコード回路、113
は書込み行アドレスデコード回路、114は書込みスイッ
チ回路、115はラッチ回路、121は読出しアドレス発生回
路、122は読出し列アドレスデコード回路、123は読出し
行アドレスデコード回路、124は読出しスイッチ回路、1
25はラッチ回路、130は書込み停止信号発生回路であ
る。
本実施例では映像信号はｎビット（ｎは整数）に量子
化されるものとする。したがって、映像入力信号Din端
子101、および映像信号出力Dout端子102はそれぞれｎ個
あるものとする。メモリセルアレイは例えばｎ×1024ビ
ットの容量を持つものとする。すなわち、ｎビットに量
子化された1024画素分の映像データを記憶できる。各メ
モリセルは、書込み用および読出し用の２組のデータ線
とワード線を持つ構造のものとし、データの書込みと読
出しとが独立に行えるものとする。このメモリセルの一
例を第２図に示す。又、第３図は第１図の実施例の書込
み動作を説明するためのタイミングチャートである。
化されるものとする。したがって、映像入力信号Din端
子101、および映像信号出力Dout端子102はそれぞれｎ個
あるものとする。メモリセルアレイは例えばｎ×1024ビ
ットの容量を持つものとする。すなわち、ｎビットに量
子化された1024画素分の映像データを記憶できる。各メ
モリセルは、書込み用および読出し用の２組のデータ線
とワード線を持つ構造のものとし、データの書込みと読
出しとが独立に行えるものとする。このメモリセルの一
例を第２図に示す。又、第３図は第１図の実施例の書込
み動作を説明するためのタイミングチャートである。
以下、本実施例の動作について説明する。書込みアド
レス発生回路111と読出しアドレス発生回路121におい
て、それぞれ入力端子103からの書込みクロック信号▲
▼及び入力端子105からの読出しクロック信号
▲▼が入力される毎に書込み及び読出しのそれ
ぞれのアドレスの値が１つずつ進む。これらのアドレス
値は、それぞれ入力端子104からの書込みリセット信号
▲▼及び読出しリセット信号▲▼によ
り初期化される。本実施例ではメモリ部は1024画素分の
容量を持っており、従って書込み及び読出しアドレスは
10ビットである。これらのアドレス発生回路111及び121
は具体的には例えば10ビットのカウンタ回路で構成でき
る。書込みアドレスは列アドレスと行アドレスとに分け
られ、それぞれ書込み列アドレスデコード回路112及び
書込み行アドレスデコード回路113へと導かれる。書込
み行アドレスデコード回路113は書込み行アドレスをデ
コードしてメモリ部の書込みワード線205を選択する。
選択されたワード線205上のメモリセルは、書込みデー
タ線201,202と接続される。一方、入力端子101からの８
ビットの映像入力信号Dinはラッチ回路115において書込
みクロック▲▼によりラッチされる。このラッ
チ回路115の出力線は、書込みスイッチ回路114を介して
書込みデータ線201,202へとつながっている。書込み列
アドレスデコード回路112は書込み列アドレスをデコー
ドする。書込みスイッチ回路114ではこのデコード出力
により、ラッチ回路115からの映像信号をいずれのデー
タ線に接続するかを決定する。以上の動作により、書込
みアドレス発生回路111で発生した書込みアドレス値に
より指定されるメモリセルへ、データの書込みが行われ
る。データの読出し動作は書込み動作と同様に行われ
る。読出しアドレス発生回路121で発生する読出しアド
レスを読出し列アドレスデコード回路122及び読出し行
アドレスデコード回路123へと導きデコードし、それぞ
れ読出し用のデータ線203,204及びワード線206を選択す
る。読出しデータ線203、204は、読出しスイッチ回路12
4を介してラッチ回路125の入力へと接続されている。従
って、メモリセルより読出されたデータは読出しデータ
線203,204、読出しスイッチ回路124を介してラッチ回路
125へと導かれ、読出しクロック▲▼によりラ
ッチされた後、出力端子102より出力される。
レス発生回路111と読出しアドレス発生回路121におい
て、それぞれ入力端子103からの書込みクロック信号▲
▼及び入力端子105からの読出しクロック信号
▲▼が入力される毎に書込み及び読出しのそれ
ぞれのアドレスの値が１つずつ進む。これらのアドレス
値は、それぞれ入力端子104からの書込みリセット信号
▲▼及び読出しリセット信号▲▼によ
り初期化される。本実施例ではメモリ部は1024画素分の
容量を持っており、従って書込み及び読出しアドレスは
10ビットである。これらのアドレス発生回路111及び121
は具体的には例えば10ビットのカウンタ回路で構成でき
る。書込みアドレスは列アドレスと行アドレスとに分け
られ、それぞれ書込み列アドレスデコード回路112及び
書込み行アドレスデコード回路113へと導かれる。書込
み行アドレスデコード回路113は書込み行アドレスをデ
コードしてメモリ部の書込みワード線205を選択する。
選択されたワード線205上のメモリセルは、書込みデー
タ線201,202と接続される。一方、入力端子101からの８
ビットの映像入力信号Dinはラッチ回路115において書込
みクロック▲▼によりラッチされる。このラッ
チ回路115の出力線は、書込みスイッチ回路114を介して
書込みデータ線201,202へとつながっている。書込み列
アドレスデコード回路112は書込み列アドレスをデコー
ドする。書込みスイッチ回路114ではこのデコード出力
により、ラッチ回路115からの映像信号をいずれのデー
タ線に接続するかを決定する。以上の動作により、書込
みアドレス発生回路111で発生した書込みアドレス値に
より指定されるメモリセルへ、データの書込みが行われ
る。データの読出し動作は書込み動作と同様に行われ
る。読出しアドレス発生回路121で発生する読出しアド
レスを読出し列アドレスデコード回路122及び読出し行
アドレスデコード回路123へと導きデコードし、それぞ
れ読出し用のデータ線203,204及びワード線206を選択す
る。読出しデータ線203、204は、読出しスイッチ回路12
4を介してラッチ回路125の入力へと接続されている。従
って、メモリセルより読出されたデータは読出しデータ
線203,204、読出しスイッチ回路124を介してラッチ回路
125へと導かれ、読出しクロック▲▼によりラ
ッチされた後、出力端子102より出力される。
以上の動作により、直列データの入出力が行える。本
ビデオメモリによる信号の遅延量は、書込み及び読出し
のリセット信号▲▼，▲▼及びクロッ
ク信号▲▼，▲▼の入力タイミングと
その周期によって制御できる。
ビデオメモリによる信号の遅延量は、書込み及び読出し
のリセット信号▲▼，▲▼及びクロッ
ク信号▲▼，▲▼の入力タイミングと
その周期によって制御できる。
書込み停止信号発生回路130は書込みアドレスの値が
ある一定値になったことを検出し、書込み停止信号▲
▼を発生する。本実施例では、このアドレス値を例え
ばリセット後1024番目のアドレス値として説明するが本
発明はこれに限定されるものではない。書込みアドレス
カウンタ111が16ビットカウンタで構成されているなら
ば、このカウンタがリセット後1024回カウントしたこと
を示すキャリ信号を、書込み停止信号▲▼を発生す
るタイミング信号として用いればよい。カウンタのキャ
リ信号を用いる他に、アドレス値をデコードして、この
デコードパルスを書込み停止信号▲▼を発生するタ
イミング信号として用いてもよい。発生した書込み停止
信号は書込みリセット信号▲▼により解除され
る。この書込み停止信号発生回路130は、例えばRS型フ
リップフロップ等の回路構成で容易に実現できる。この
書込み停止信号▲▼を書込み列アドレスデコード回
路112に導き、書込み停止期間中のデコード動作を停止
する。第４図に書込み列アドレスデコード回路112と書
込みスイッチ回路114の一実施例を示す。第４図におい
て401,402,407はインバータ、403,404,405,406は論理積
回路、408〜415はモススイッチである。第４図では説明
を簡単にするため書込み列アドレスは２ビット、また書
込みデータは１ビットとしているが、本発明はこれらを
限定するものではない。
ある一定値になったことを検出し、書込み停止信号▲
▼を発生する。本実施例では、このアドレス値を例え
ばリセット後1024番目のアドレス値として説明するが本
発明はこれに限定されるものではない。書込みアドレス
カウンタ111が16ビットカウンタで構成されているなら
ば、このカウンタがリセット後1024回カウントしたこと
を示すキャリ信号を、書込み停止信号▲▼を発生す
るタイミング信号として用いればよい。カウンタのキャ
リ信号を用いる他に、アドレス値をデコードして、この
デコードパルスを書込み停止信号▲▼を発生するタ
イミング信号として用いてもよい。発生した書込み停止
信号は書込みリセット信号▲▼により解除され
る。この書込み停止信号発生回路130は、例えばRS型フ
リップフロップ等の回路構成で容易に実現できる。この
書込み停止信号▲▼を書込み列アドレスデコード回
路112に導き、書込み停止期間中のデコード動作を停止
する。第４図に書込み列アドレスデコード回路112と書
込みスイッチ回路114の一実施例を示す。第４図におい
て401,402,407はインバータ、403,404,405,406は論理積
回路、408〜415はモススイッチである。第４図では説明
を簡単にするため書込み列アドレスは２ビット、また書
込みデータは１ビットとしているが、本発明はこれらを
限定するものではない。
書込みアドレス発生回路111からの書込み列アドレス
をインバータ401,402へ導き、レベルを反転する。書込
み列アドレスの各ビットの信号あるいはその反転出力信
号、および書込み停止信号発生回路130からの書込み停
止信号を、論理積回路403,404,405,406へと導く。書込
み停止信号▲▼が高レベルのときには列アドレスが
デコードされ、論理積回路403,404,405,406のうちいず
れか１つの出力が高レベルとなり、これにつながる書込
みスイッチをオンする。書込みデータおよびその反転信
号は書込みコモン線により各書込みスイッチへ導かれ、
さらに各書込みデータ線へつながっている。書込スイッ
チのいずれか１つがオンすると、そのスイッチにつなが
る書込みデータ線と書込みコモン線とが接続され、書込
みデータの書込みが行われる。書込み停止信号▲▼
が低レベルのときには、論理積回路403,404,405,406の
出力はすべて低レベルとなり、書込みスイッチはすべて
オフされ、書込みデータの書込みは行われない。
をインバータ401,402へ導き、レベルを反転する。書込
み列アドレスの各ビットの信号あるいはその反転出力信
号、および書込み停止信号発生回路130からの書込み停
止信号を、論理積回路403,404,405,406へと導く。書込
み停止信号▲▼が高レベルのときには列アドレスが
デコードされ、論理積回路403,404,405,406のうちいず
れか１つの出力が高レベルとなり、これにつながる書込
みスイッチをオンする。書込みデータおよびその反転信
号は書込みコモン線により各書込みスイッチへ導かれ、
さらに各書込みデータ線へつながっている。書込スイッ
チのいずれか１つがオンすると、そのスイッチにつなが
る書込みデータ線と書込みコモン線とが接続され、書込
みデータの書込みが行われる。書込み停止信号▲▼
が低レベルのときには、論理積回路403,404,405,406の
出力はすべて低レベルとなり、書込みスイッチはすべて
オフされ、書込みデータの書込みは行われない。
本実施例をNTSC方式（910ドット／ライン）の映像信
号の１ライン遅延線として用いる場合の例について、第
３図（ａ）のタイミングチャートを用いて説明する。本
実施例ではカウンタ，ラッチ等の回路はクロック信号の
立下りのタイミングに同期して動作するものとする。映
像信号入力端子101より入力された映像入力信号Dinは書
込みクロック▲▼の立下りのタイミングでラッ
チされる。書込みリセット信号▲▼を図に示す
タイミングで入力すると、書込みアドレス3aは図に示す
タイミングで発生される。なお、この図ではアドレスの
初期値を１とし、クロック入力毎にアドレス値が１つず
つ増加するものとして説明するが、本発明はこれを限定
するものではない。書込みリセット信号▲▼は
910クロック周期で入力される。よって、リセット後、9
11番目以降のアドレスは発生されることはなく、従って
書込み停止信号▲▼は発生されないので、入力され
た映像信号Dinはすべてメモリセルへと書込みが行われ
る。
号の１ライン遅延線として用いる場合の例について、第
３図（ａ）のタイミングチャートを用いて説明する。本
実施例ではカウンタ，ラッチ等の回路はクロック信号の
立下りのタイミングに同期して動作するものとする。映
像信号入力端子101より入力された映像入力信号Dinは書
込みクロック▲▼の立下りのタイミングでラッ
チされる。書込みリセット信号▲▼を図に示す
タイミングで入力すると、書込みアドレス3aは図に示す
タイミングで発生される。なお、この図ではアドレスの
初期値を１とし、クロック入力毎にアドレス値が１つず
つ増加するものとして説明するが、本発明はこれを限定
するものではない。書込みリセット信号▲▼は
910クロック周期で入力される。よって、リセット後、9
11番目以降のアドレスは発生されることはなく、従って
書込み停止信号▲▼は発生されないので、入力され
た映像信号Dinはすべてメモリセルへと書込みが行われ
る。
次に本実施例をPAL方式（1135ドット／ライン）の映
像信号の１ライン遅延線として用いる場合の例につい
て、第３図（ｂ）のタイミングチャートを用いて説明す
る。書込みリセット信号▲▼を図に示すように
1135クロック周期で入力する。入力信号Dinのうち、リ
セット信号入力後、1024クロック期間の映像データは、
それぞれ書込みアドレス値１〜1024で指定されるメモリ
セルへ書込まれる。1024番目のアドレスが発生された
後、次のリセット信号▲▼が入力されるまでの
111クロック期間は、書込み停止信号▲▼が発生さ
れ、書込み動作が停止される。従って、PAL方式の映像
信号の場合には水平ブランキング期間の後、映像期間が
始まるタイミングで書込みリセットパルス▲▼
を入力すれば映像期間の信号を含む1024ドット分のデー
タが記憶できる。
像信号の１ライン遅延線として用いる場合の例につい
て、第３図（ｂ）のタイミングチャートを用いて説明す
る。書込みリセット信号▲▼を図に示すように
1135クロック周期で入力する。入力信号Dinのうち、リ
セット信号入力後、1024クロック期間の映像データは、
それぞれ書込みアドレス値１〜1024で指定されるメモリ
セルへ書込まれる。1024番目のアドレスが発生された
後、次のリセット信号▲▼が入力されるまでの
111クロック期間は、書込み停止信号▲▼が発生さ
れ、書込み動作が停止される。従って、PAL方式の映像
信号の場合には水平ブランキング期間の後、映像期間が
始まるタイミングで書込みリセットパルス▲▼
を入力すれば映像期間の信号を含む1024ドット分のデー
タが記憶できる。
以上のように、NTSC方式の場合、PAL方式の場合、と
もに書込み系の制御信号としては、ドット周期の書込み
クロック信号▲▼と１ライン周期の書込みリセ
ット信号▲▼を入力すればよく、NTSC方式の場
合と同様の制御方法でPAL方式に対応できる。
もに書込み系の制御信号としては、ドット周期の書込み
クロック信号▲▼と１ライン周期の書込みリセ
ット信号▲▼を入力すればよく、NTSC方式の場
合と同様の制御方法でPAL方式に対応できる。
第４図の実施例では書込み停止の可否を切替えるゲー
ト回路403〜406と、列アドレスをデコードするゲート回
路403〜406を兼用した回路構成としたが、この他にすべ
ての書込みデータ線を高レベルにして書込みを停止する
方法として、列アドレスをデコードする論理積回路403
〜406をスリーステートの回路で構成し、またこの出力
をプルアップして書込み停止信号▲▼でこれを制御
する方法、プルアップされた各書込みデータ線にスイッ
チを設け、書込み停止信号▲▼によりこれをすべて
オフする方法、書込み停止時に書込みコモン線をフロー
ティングにする方法が考えられる。さらに、書込みワー
ド線を選択する書込み行アドレスデコード回路へ書込み
停止信号を導き、すべての書込みワード線をオフしても
よい。この書込み停止手段はライトイネーブルの機能に
も用いることができる。ライトイネーブル信号入力用の
端子を設け、ライトイネーブル信号と、書込み停止信号
との論理和をとり、いずれか一方の信号で書込み停止状
態となるようにすればよい。
ト回路403〜406と、列アドレスをデコードするゲート回
路403〜406を兼用した回路構成としたが、この他にすべ
ての書込みデータ線を高レベルにして書込みを停止する
方法として、列アドレスをデコードする論理積回路403
〜406をスリーステートの回路で構成し、またこの出力
をプルアップして書込み停止信号▲▼でこれを制御
する方法、プルアップされた各書込みデータ線にスイッ
チを設け、書込み停止信号▲▼によりこれをすべて
オフする方法、書込み停止時に書込みコモン線をフロー
ティングにする方法が考えられる。さらに、書込みワー
ド線を選択する書込み行アドレスデコード回路へ書込み
停止信号を導き、すべての書込みワード線をオフしても
よい。この書込み停止手段はライトイネーブルの機能に
も用いることができる。ライトイネーブル信号入力用の
端子を設け、ライトイネーブル信号と、書込み停止信号
との論理和をとり、いずれか一方の信号で書込み停止状
態となるようにすればよい。
アドレス発生回路111,121はカウンタの他にシフトレ
ジスタで構成することも考えられる。この場合、アドレ
スデコード回路は不要となる。又、クロック信号および
リセット信号は書込みと読出しとで別系統としたが、こ
れらを兼用して１系統とした入出力同期型のビデオメモ
リにも本発明は適用できる。
ジスタで構成することも考えられる。この場合、アドレ
スデコード回路は不要となる。又、クロック信号および
リセット信号は書込みと読出しとで別系統としたが、こ
れらを兼用して１系統とした入出力同期型のビデオメモ
リにも本発明は適用できる。
リセット信号とクロック信号とがそれぞれ１系統の場
合、ラッチ回路115,125による遅延量を補償するため書
込みアドレスと読出しアドレスとに、ある一定のオフセ
ットを持たせる必要がある。例えば、外部リセット信号
は読出しアドレス発生回路をリセットするものとし、読
出しアドレスがある一定値となったことを検出し、この
検出パルスを書込みアドレス発生回路のリセット信号と
して用いることにより、２つのアドレス間にオフセット
を持たせることが可能となる。この場合は、外部からの
リセット信号が入力された後、最初の読出しアドレス検
出パルスのタイミングで、書込み停止信号▲▼を解
除すれば誤動作することなく所望の書込み停止が行え
る。
合、ラッチ回路115,125による遅延量を補償するため書
込みアドレスと読出しアドレスとに、ある一定のオフセ
ットを持たせる必要がある。例えば、外部リセット信号
は読出しアドレス発生回路をリセットするものとし、読
出しアドレスがある一定値となったことを検出し、この
検出パルスを書込みアドレス発生回路のリセット信号と
して用いることにより、２つのアドレス間にオフセット
を持たせることが可能となる。この場合は、外部からの
リセット信号が入力された後、最初の読出しアドレス検
出パルスのタイミングで、書込み停止信号▲▼を解
除すれば誤動作することなく所望の書込み停止が行え
る。
また、本実施例ではメモリ容量を1024ドット分として
説明したが、本発明はこれに限定されるものではない。
例えば水平走査線約ｍ本分（ｍは整数）のメモリ容量を
持つメモリセルアレイをいくつかの領域に分割して、そ
れぞれの領域への書込みが終了するごとに書込みを停止
してもよい。
説明したが、本発明はこれに限定されるものではない。
例えば水平走査線約ｍ本分（ｍは整数）のメモリ容量を
持つメモリセルアレイをいくつかの領域に分割して、そ
れぞれの領域への書込みが終了するごとに書込みを停止
してもよい。
本発明によれば、NTSC方式とPAL方式の両方式に１品
種で対応できるビデオメモリを構成でき、開発コスト、
生産コストの低減が図れる。
種で対応できるビデオメモリを構成でき、開発コスト、
生産コストの低減が図れる。
第１図は本発明によるビデオメモリの一実施例を示すブ
ロック図、第２図は本発明によるビデオメモリに用いる
メモリセルの一実施例を示す回路図、第３図は第１図の
実施例の動作を説明するためのタイミングチャート、第
４図は本発明によるビデオメモリに用いる書込み列アド
レスデコード回路と書込みスイッチ回路の一実施例を示
す回路図である。 100……ビデオメモリ、110……メモリセルアレイ、111
……書込みアドレス発生回路、112,113……書込みアド
レスデコード回路、114……書込みスイッチ回路、121…
…読出しアドレス発生回路、122,123……読出しアドレ
スデコード回路、124……読出しスイッチ回路、130……
書込み停止発生回路。
ロック図、第２図は本発明によるビデオメモリに用いる
メモリセルの一実施例を示す回路図、第３図は第１図の
実施例の動作を説明するためのタイミングチャート、第
４図は本発明によるビデオメモリに用いる書込み列アド
レスデコード回路と書込みスイッチ回路の一実施例を示
す回路図である。 100……ビデオメモリ、110……メモリセルアレイ、111
……書込みアドレス発生回路、112,113……書込みアド
レスデコード回路、114……書込みスイッチ回路、121…
…読出しアドレス発生回路、122,123……読出しアドレ
スデコード回路、124……読出しスイッチ回路、130……
書込み停止発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 一三夫 横浜市戸塚区吉田町292番地 株式会社 日立製作所家電研究所内 (72)発明者 塚崎 久暢 横浜市戸塚区吉田町292番地 株式会社 日立製作所家電研究所内 (72)発明者 近藤 和夫 横浜市戸塚区吉田町292番地 株式会社 日立製作所家電研究所内 (72)発明者 松本 脩三 横浜市戸塚区吉田町292番地 株式会社 日立製作所家電研究所内 (72)発明者 佐々木 詠子 横浜市戸塚区吉田町292番地 株式会社 日立製作所家電研究所内 (56)参考文献 特開 昭60−261265（ＪＰ，Ａ) 特開 昭60−74883（ＪＰ，Ａ) 特開 昭56−40882（ＪＰ，Ａ)
Claims (1)
- 【請求項１】１水平走査期間のドット数が異なる２つの
方式の映像信号のうちのどちらかが入力され、ドット数
の少ない方式に対しては１水平走査期間の全データが記
憶でき、ドット数が多い方式に対しては１水平走査期間
のうち少なくとも有効表示期間のデータが記憶できる記
憶容量を有する記憶手段と、 入力される映像信号を前記記憶手段に書き込む手段と、 前記記憶手段に書き込まれた映像信号を読み出して出力
する手段と、 前記記憶手段に対する書き込みおよび読み出しアドレス
を発生する手段と、 前記記憶手段に対するデータの書き込みを停止する手段
とを有し、 前記アドレス発生手段は、各水平走査線の有効表示期間
の開始タイミングあるいはそれ以前のタイミングを示す
タイミング信号で初期化され、その後、１ドット分のデ
ータを書き込む毎に値を更新するアドレス信号を発生
し、前記書き込み停止手段は、全記憶領域への書き込み
終了後に書き込みを停止し、前記書き込みアドレスを初
期化するタイミング信号で書き込みを開始することを特
徴とするビデオメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092067A JP2507319B2 (ja) | 1986-04-23 | 1986-04-23 | ビデオメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092067A JP2507319B2 (ja) | 1986-04-23 | 1986-04-23 | ビデオメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249574A JPS62249574A (ja) | 1987-10-30 |
| JP2507319B2 true JP2507319B2 (ja) | 1996-06-12 |
Family
ID=14044121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092067A Expired - Fee Related JP2507319B2 (ja) | 1986-04-23 | 1986-04-23 | ビデオメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507319B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3016083B2 (ja) * | 1988-12-09 | 2000-03-06 | キヤノン株式会社 | 画像記憶装置 |
| KR940008811B1 (ko) * | 1991-10-17 | 1994-09-26 | 삼성전자 주식회사 | 멀티방식용 비데오 필드 메모리장치 및 그 프로세싱 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640882A (en) * | 1979-09-11 | 1981-04-17 | Nippon Electric Co | Image memory unit |
| JPS6074883A (ja) * | 1983-09-30 | 1985-04-27 | Toshiba Corp | 画像記録再生方式 |
| JPS60261265A (ja) * | 1984-06-07 | 1985-12-24 | Mitsubishi Electric Corp | 映像信号記録装置 |
-
1986
- 1986-04-23 JP JP61092067A patent/JP2507319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249574A (ja) | 1987-10-30 |
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