JPH036595B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ、特に〔TVの静止画像
記録用〕半導体メモリに関する。

半導体集積回路技術の進歩によつて、安価で大
容量であることを特長とするダイナミツクランダ
ムアクセスメモリ（以下DRAMと記す）が、コ
ンピユータのメインフレームメモリのみならず、
マイクロコンピユータをはじめとする小規模な情
報処理装置にも普及し、さらにはアナログ量を蓄
積するための磁気記憶媒体を使用する分野にも及
び始めている。このような分野の一つに、近年、
急激な増勢を示しているVTR装置がある。

VTR装置の重要な機能として、静止画像を得
ることが挙げられる。静止画像は、公知のよう
に、VTRテープを同一位置に保持したままで
VTR回転ヘツドを絶えず回転させ、該位置から
の続出を繰り返すことによつても得ることができ
る。しかし、この方式では、安定した静止画像を
得るには、高精度な機械系の実現が必要になるた
め、コストおよび信頼度の面で問題がある。

この問題を解決するために、一般に、採られて
いる方式の一つは、第１図に示すように、画像メ
モリ１０３を使用する。VTRテープから読み出
された腹合映像信号１００は、低域通過フイルタ
１０１を経た後に、アナログデイジタル変換回路
１０２によつて量子化され、いつたんデイジタル
信号に変換され、遂次に画像メモリ１０３に蓄積
される。１画面（１フレーム）分のデイジタル信
号が蓄積され終ると、画像メモリ１０３は繰り返
しアクセスされ、読み出されたデイジタル信号は
デイジタルアナログ変換回路１０４によつてアナ
ログ信号に変換し、補間フイルタ１０５によつ
て、先の量子化に伴なう補間を行なつて、複合映
像信号１０６を得る。画像メモリ１０３は、１フ
レーム分だけの量子化された複合映像信号を記線
し、１フレーム分のアドレスの一定区間がシーケ
ンシヤルに高速アクセスされる必要があるため、
半導体メモリが使用される。

従来のこの種の半導体メモリは、第２図に示す
ように、前述の安価なDRAM２０４（たとえば、
256×256構成の64KMＳ DRAM）に、行ア
ドレスをシーケンシヤルに変化させるための行カ
ウンタ２０２と、列アドレスをシーケンシヤルに
変化させるための列カウンタ２０１と、行カウン
タ２０２と列カウント２０１の出力とを時分割に
切り換えてDRAM２０４のアドレスピンに供給
するためのマルチプレクサ２０３とを外付けし、
列カウンタ２０１に外部からカウントロツク２０
０を入力することによつて、DRAM２０４の全
アドレスをシーケンシヤルにアクセスできるよう
にしている。

このような従来構成においては、本来はシーケ
ンシヤルアクセスを行なうべきメモリに、一般市
場に流通しているDRAMを転用しているため、
メモリ集積回路の他に、行カウンタ２０２、列カ
ウンタ２０１およびマルチプレクサ２０３が必要
になり、コスト高と実装容積増とを招くという欠
点がある。

この欠点を排除するためには、行カウンタ、列
カウンタやマルチプレクサを単一集積回路内にあ
らかじめ組込んでおくことが考えられる。また、
外部から供給される第１の信号によつて行アドレ
ス信号を出力する行デコーダと、外部から供給さ
れ、かつ第１の信号より高速にシーケンシヤルに
変化する第２の信号によつて列アドレス信号を出
力する列デコーダとで、行カウンタ、列カウンタ
およびマルチプレクサを置き換えるような構成に
してもよい。

しかし、以上のいずれの例においても、メモリ
セルアレイは、256行×256列のように、行数と列
数が２のべき乗数である。一方、NTSC，PAL，
SECAM等、現在のTV表示方式に採用されてい
る水平走査線数は263または313であるため、従来
の半導体メモリはTVの静止画像記録用としては
無駄が生じるという欠点がある。

本発明の目的は、TV表示方式に採用されてい
る水平線数に行数を合致させたメモリセルアレイ
とすることにより、所要数を削減できる半導体メ
モリを提供することにある。

本発明のメモリは、１トランジスタ／ビツト型
メモリセルのそれぞれがワード線とデイジツト線
とによつてアクセスされるようにマトリクス配列
されたメモリセルアレイと、前記ワード線を選択
するための行デコーダと、前記デイジツト線を選
択するための列デコーダと、外部から供給される
第１信号に応答して前記行デコーダに連続した値
を順序に出力する行カウンタと、外部から供給さ
れ前記第１信号よりもクロツク周波数の高い第２
信号に応答して前記列デコーダに連続した値を順
次に出力する列カウンタとを有し、前記ワード線
数をテレジヨン表示方式に採用されている水平走
査線数と合致させたことを特徴とする。

次に本発明について図面を参照して詳細に説明
する。

第３図と第４図とは、本発明の一実施例のそれ
ぞれブロツク図とピン配列図とを示す。

第３図を参照すると、本実施例は２群に分割さ
れたメモリセルアレイ３００，３０１と、メモリ
セルアレイ３００，３０１それぞれに対応する２
群の行デコーダ３０２，３０３と、メモリセルア
レイ３００，３０１に共通して作用する列デコー
ダ３０４，３０５と、行カウンタ３０６と、列カ
ウンタ３０７と、列デコーダ３０４または３０５
の出力に応答してそれぞれ読出動作時と書込動作
時に、動作する入出力スイツチ３０８，３０９
と、センスアンプ３１０と、データアンプ３１１
と、制御回路３１２とから構成されており、第４
図に示すようなピン配列で単一の集積回路ケース
に収納されている。

メモリセルアレイ３００と３０１とは、それぞ
れ１トランジスタ／ビツト型のダイナミツクＭ
Ｓメモリセルを132行×256列にマトリクス構成化
しており、センスアンプ３１０の左右に対称的に
配置されている。行デコーダ３０２，３０３の出
力は、それぞれメモリセルアレイ３００，３０１
のワード線を、また列デコーダ３０４，３０５の
出力は、それぞれメモリセルアレイ３００，３０
１のデイジツト線をそれぞれ選択する。→→→行
デコーダ３０２と３０３とは行カウンタ３０６か
ら、また列デコーダ３０４と３０５とは列カウン
タ３０７からそれぞれ連続した値が入力し、メモ
リセルアレイ３００と３０１とを一体としてシー
ケンシヤルアクセスできるようになつている。

入出力スイツチ３０８と３０９とは、選択され
たデイジツト線に外部からデータ入力信号DIN
を入力し、、また選択されたデイジツト線からデ
ータ出力信号ＤUTを外部へ出力する。センス
アンプ３１０はデイジツト線の中央に挿入された
かたちで接続されたセンスアンプである。

次に、第５図に示した本実施例のタイムチヤー
トに沿つて本実施例のページモードの読出動作を
説明する。

行アドレスストローブと列アドレススト
ローブとがリセツト状態（ハイレベル状態）
時に、行カウンタリセツト信号と列カウン
タリセツト信号とを、それぞれ行カウンタ
３０６と列カウンタ３０７とに外部から入力し
て、両カウンタの内容を初期化しておく。また、
リフレツシユ動作も、外部から制御回路３１２に
リフレツシユクロツクを供給して、このリ
セツト状態の間に行なう。リフレツシユ動作時を
避けて外部から行カウンタ３０６に、所望するワ
ード線位置に対応する数だけのインクリメントク
ロツクまたはデクリメントクロツクを
供給し、メモリ動作の準を整えておく。

さて、外部から制御回路３１２に行アレススト
ローブを供給すると、制御回路３１２は行
カウンタ３０６の出力を行デコーダ３０２と３０
３とに伝え、メモリ内部動作が進行する。すなわ
ち、行デコーダ３０２または３０３によつて選択
されたメモリセルアレイ３００または３０１にお
いて、１本のワード線によつて駆動される256個
のメモリセルの２値記憶情報がセンスアンプ３１
０を読み出され、そこで増幅される。

この状態で、外部から制御回路３１２に列アド
レスストローブを必要個数だけ供給すると、
その度ごとに制御回路３１２は列カウンタ３０７
の出力を列デコーダ３０４と３０５とに伝え、列
デコーダ３０４または列デコーダ３０５は256個
のメモリセルからの増幅済２値情報のうちの１個
をデイジツト線を選択することによつて選択し、
入出力スイツチ３０８とデータアンプ３１１とを
経て、出力イネーブル信号に応答して外部に
データ出力信号DOUTを出力する。

列カウンタ３０７は出力を列デコーダ３０４と
３０５とに伝える度に、インクリメントされるよ
うになつているため、列デコーダ３０４または３
０５が選択するデイジツト線は順次にインクリメ
ントすることになる。このインクリメントは列ア
ドレスストローブのリセツト期間中に行な
われるため、従来形DRAMのように、列アドレ
ス情報を受けてから列アドレスバツフア回路が作
動し、列デコーダによる選択動作に至るまでの時
間がメモリ内部動作時間に加算されることがなく
なり、アクセスタイムが短縮する。

列アドレスストローブを必要個数だけ供
給した後に、行アドレスストローブをリセ
ツト状態に戻すと、１ページモード”サイクルが
終了する。このようなページモードサイクルを連
続して、所望サイクル数だけ繰り返すときには、
ページモードサイクルの間で行カウンタリセツト
信号と列カウンタリセツト信号との入
力は、当然不要になる。また、ページモードサイ
クルの間の行アドレスストローブと列アド
レスストローブとがリセツト状態になつて
いる期間に、メモリセルの規定されたリフレツシ
ユ間隔（約２ミリ秒）を超過しないように、リフ
レツシユ動作を行なわせる。

第６図は以上説明した実施例を、第１図に示し
た静止画像記録方式に応用した場合のブロツク図
を示す。

現在、日本国内ではNTSC方式と称せられ、水
平走査線が525本のインターレースラスタースキ
ヤン方式のテレビジヨン伝送が行なわれている。
この方式においては、１フレーム分の画像を２図
のラスタースキヤンで描くことによつて、水平走
査周波数をノンインターレースの場合の半分
（15.75キロヘルツ）に設定でき、テレビジヨンセ
ツトのコストを抑えている。したがつて、１垂直
走査の数は262.5本となる。水平走査周波数が
15.75キロヘルツであるため、１本の水平走査時
間は約63.5マイクロ秒であるが、帰線時間を3.5
マイクロ秒とすれば、映像情報時間は60マイクロ
秒になる。この時間におけるアナログ信号には、
3.58メガヘルツのカラー搬送波が含まれている。

さて、第６図において、上述のような複合映像
信号４００が同期分離回路４０１を経て、アナロ
グデイジタル変換回路４０２に入力する。量子化
数を５に選定し、またアナログ信号の最高周波数
（この場合は3.58メガヘルツ）の少なくとも２倍
を標本化周波数にすべしという標本化定理をクリ
アするため、標本化周波数は14.32メガヘルツに
設定した。したがつて、映像情報時間が60マイク
ロ秒である複合映像信号４００は、約70ナノ秒の
サンプルクロツクで刻まれ、１水平走査あたり、
約860点（１点あたり５ビツト）のデイジタル信
号となつて、１点あたり約70ナノ秒の速度で、20
個のメモリ集積回路Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ
１３，Ｍ２０〜Ｍ２３，M30〜Ｍ３３およびＭ４
０〜Ｍ４３の５群に分かれて書き込まれ、記憶さ
れる。

メモリ集積回路Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ１
３，Ｍ２０〜Ｍ２３，Ｍ３０〜Ｍ３３およびＭ４
０〜Ｍ４４のそれぞれは、前述のように、264行
×256列のマトリクス構成になつており、264行の
各行は水平走査線数（263本）に、また256列の各
列は総点数860点のうち256点に充当される。各メ
モリ集積回路のアクセスタイムはベージモードに
おいても高々160ナノ秒程度であるために、各メ
モリ集積回路はＭ００〜Ｍ４０，Ｍ０１〜Ｍ４
１，Ｍ０２〜Ｍ４２およびＭ０３〜Ｍ４３の４群
が、列アドレスストローブ０，１，
CAS２および３によつて、４ウエイインタ
ーリーブされ、同時に、これらの４群によつて１
水平走査あたり860点数をカバーしている。

第７図は第６図に示した応用例の読出動作時の
タイムチヤートを示している。列アドレスストロ
ーブ０，１，２および３のそ
れぞれに対応して、アウトプツトイネーブル信号
OE０，１，２および３を印加すること
によつて、イターリーブ動作時に発生することが
あつたデータの衝突を予防することができ、本シ
ステムの信頼度向上に寄与するところ大である。

以上の説明においては、メモリセルアレイを
132行×256列としているが、これは日本や米国等
で採用されているNTSC方式における全走査線数
である263に合致させ、かつ第３図に示したよう
に２つのメモリセルアレイ３００，３０１がセン
スアンプ３１０と２つの列デコーダ３０４，３０
５と２つの入出力スイツチ３０８，３０９とを中
心に対称的に配置されるという半導体メモリ実現
上の便宜によるものである。

したがつて、ヨーロツパやソ連等で採用されて
いるPAL，SECAM方式に対しては、全走査線数
313に合致させる必要があり、上述のようにメモ
リセルアレイを対称的に配置すのであれば、一方
のメモリセルアレイは、例えば157行×256列に構
成することになる。

本発明の効果は、メモリ集積回路の行数（262）
をNTSC，PAL，SECAM等の各種TV表示方式
に採用され水平走査線数に合致させることによ
り、従来形メモリ集積回路の行数（256）が該水
平走査線数に僅かに足りないために必要だつたメ
モリ集積回路の数を半減できることである。

【図面の簡単な説明】

第１図は一般の静止画記録方式、第２図は従来
の一例、第３図と第４図とは本発明の一実施例、
第５図は該実施例のタイムチヤート、第６図は該
実施例の一応用例および第７図は該応用例のタイ
ムチヤートをそれぞれ示す。 １００，１０６，４００，４０５……複合映像
信号、１０１，４０４……低域通過フイルタ、１
０２，４０２……アナログデイジタル変換回路、
１０３……画像メモリ、１０４，４０３……デイ
ジタルアナログ変換回路、１０５……補間フイル
タ、２００……クロツク、２０１，３０６……行
カウンタ、２０２，３０７……列カウンタ、２０
３……マルチプレクサ、２０４……ダイナミツク
ランダムアクセスメモリ、３００，３０１……メ
モリセルアレイ、３０２……行デコーダ、３０３
……列デコーダ、３１０……センスアンプ、３１
１……データアンプ、３１２……制御回路、Ｍ０
０〜Ｍ０３，Ｍ１０〜Ｍ１３，Ｍ２０〜Ｍ２３，
Ｍ３０〜Ｍ３３，Ｍ４０〜Ｍ４３……メモリ集積
回路。

Claims (1)

【特許請求の範囲】
1. １ １トランジスタ／ビツト型メモリセルのそれ
   ぞれがワード線とデイジツト線とによつてアクセ
   スされるようにマトリクス配列されたメモリセル
   アレイと、前記ワード線を選択するための行デコ
   ーダと、前記デイジツト線を選択するための列デ
   コーダと、外部から供給される第１信号に応答し
   て前記行デコーダに連続した値を順次に出力する
   行カウンタと、外部から供給され前記第１信号よ
   りもクロツク周波数の高い第２信号に応答して前
   記列デコーダに連続した値を順次に出力する列カ
   ウンタとを有し、前記ワード線の数をテレビジヨ
   ン表示方式に採用されている水平走査線数と合致
   させたことを特徴とする半導体メモリ。