JPS6076089A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ、特に、太答量でかつシーケンシ
ャルアクセスされるような使途に適する半導体メモリに
関する。

半導体集積回路技術の進歩にはって、安価で大容農であ
ることを特長とするダイナミックランダムアクセスメモ
リ（以下ＤＲＡＭと記す）が、コンピュータのメインフ
レームメモリのみ７Ｌ　ラス、マイクロコンピュータを
はじめとする小規模な情報処理装置にも普及し、さらＫ
はアナログ量を蓄積するための磁気記憶媒体を使用する
分野にも及び始めている。このような分野の一つに、近
年、急激な増勢を示しているＶＴＲ装置がある。

ＶＴＲ装置の重要な機能として、静止画像を得ることが
挙げられる。静止画像は、公知のように、ＶＴＲテープ
を同一位置に保持したままでＶ　ＴＲ回転ヘッドを絶え
ず回転させ、該位置からの続出を繰り返すことによって
も得ることができる。しかし、この方式では、安定した
静止画像を得るには、高精度な機械系の実現が必要にな
るため、コス゛トおよび信頼度の面で開路がある。

この問題を解決するために、一般に、採られている方式
の一つは、第１図に示すように、画像メモリ１０３を使
用する。ＶＴＲテープから読み出された被合状像信号１
００は、低域通過フィルタ１０１を経た後に、アナ四グ
ディジタル変換回路１０２によって量子化され、いった
んディジタル信号に変換され、遂次九画像メモＩｊ　１
０３に蓄積される。１画面（１フレーム）分のディジタ
ル１言号が蓄積され終ると、画像メモリ１０３は繰り返
しアクセスされ、読み出されたディジタル信号はディジ
タルアナログ変換回路１０４によってアナログ信号に変
換し、補間フィルタ１０５によって、先の量子化に伴な
う補間を行なって、複合映像信号１０６を得る。画像メ
モリ１０３は、１フレ一ム分だけの量子化された複合映
像信号を記憶し、１フレ一ム分のアドレスの一定区間が
シーケンシャルに高速アクセスされる必要があるため、
半導体メモリが使用される。

従来のこの種の半導体メモリは、第２図に示すように、
前述の安価なりＲＡＭ２０４　（たとえば、２５６Ｘ２
５６檜成の６４１（Δ■Ｏｓ　ｏｒ＜ｈ鴎に、行アドレ
スをシーケンシャルに変化させるための行カウンタ２０
２と、列アドレスをシーケンシャルＫｆｆ化させるため
の列カウンタ２０１と、行カウンタ２０２と列カウ／ト
２０１の出力とを時分割に切り換えてＬ）ＲＡＭ２０４
のアドレスピンに供給するためのマルチプレクサ２０３
とを外付けし、列カクンタ２０１に外部からカウントロ
ック２００を入力することによって、ＤＲＡＭ２０４の
全アドレスをシーケンシャルにアクセスできるようＫし
ている。

このような従来構成においては、本来はシーケンシャル
アクセスを行なうべきメモリに、一般市場に流通してい
るＤＲＡＭを転用しているため、メモリ集積回路の他に
１行カウンタ２０２、列カウンタ２０１およびマルチプ
レクサ２０３が必要になり、コスト高と実装容積増とを
招くという欠点がある。

本発明の目的は、行カウンタと列カウンタとをメモリ集
積回路の内に作り込むことにより℃、外付は回路蚊な減
らし、構成の簡単な半導体メモリを提供することにある
。

本発明のメモリは、１トランジスタ／ビツト型メモリセ
ルのそれぞれがワード線とディジット線とによってアク
セスされるようにマトリクス配列されＩこメモリセルア
レイと、前記ワード線を選択するための行デコーダと、
前ｉ：Ｃディジット線を４択するための列デコータと、
外部から供略され・；）信号に応答して前記行デコーダ
に連続した値を順次に出力する行カウンタと、外部から
供給される信号に応答して前記列デコーダに連続した値
を順次に出力する列カウンタとを単一集積回路チップ内
に含み、前記外部供給信号によって前ト己すべてのメモ
リセルンシーケンシャルアクセスできるよ５１Ｃしたこ
とを特敵とする。

次［本発明について図面をさ黒して詳４１１に説明する
。

第３図と第４図とは、本４ミ明の一実施例のそれぞれブ
ロック図とピン配列図とを示す。

第３図を参照すると、本実施例は２群忙分割されたメモ
リセルアレイ３００，３０１と、メモリセルアレイ３０
０，３０１それぞれに対応する２群の行デコーダ３０２
ｉ３０３と、メモリセルアレイ３００゜３０１に共通し
て作用する列デコーダ３０４．３０５と、行カウンタ３
０６と、列カウンタ３０７と、列デコーダ３０４または
３０５の出力に応答してそれぞれ読出動作時と書込動作
時忙、動作する入出力スイッチ３０８，３０９と、セン
スアンプ３１０と、データアンプ３１１と、制御回路３
１２とから構成されており、第４図に示すようなピン配
列で単一の集積（ロ）路ケースに収納されている。

メモリセルアレイ３００と３０１とは、それぞれ１トラ
ンジスタ／ビツト型のダイナミックΔυＳメモリセルを
１３２行×２５６列にマトリクス構成化しており、セン
スアンプ３１０の左右に対称的に配置されている。行デ
コーダ３０２．３０３の出力は、それぞれメモリセルア
レイ３０Ｌｌ、３０１のワード線を、また列デコーダ３
０４，３０５の出力は、それぞれメモリセルアレイ３０
０．３０１のディジット線なそれぞれ選択する。十−行
デコーダ３０２と３０３とは行カウンタ３０６から、ま
た列デコーダ３０４と３０５とは列カウンタ３０７から
それぞれ連続した値が入力し、メモリセルアレイ３００
と３０１とを一体としてシークンシャルアクセスでとる
ようになっている。

入出力スイッチ３０８と３０９とは、選択されたディジ
ット線に外部からデータ入力信号ＤＩＮを入力し、また
選択されたディジッ）ｆｆｌからデータ出力信号ＤＯＵ
Ｔを外部へ出力する。センスアンプ３１０はディジット
線の中央に挿入されたがたちで接続されたセンスアンプ
である。

次に、ｖ１５図に示した本実施例のタイムチャートＶｃ
Ｇって本実抱例のページモードの読出動作を説明する。

行アドレスストローブＲＡＳと列アドレスストローブＣ
Ａ８とがリセット状態（ハイレベル状態）時に、行カウ
ンタリセット信号ＲＣＲと列カウンタリセット信号ＯＣ
Ｒとを、それぞれ行カウンタ３０６と列カウンタ３０７
とに外部から入力して、両カウンタの内容を初期化して
おく。また、リフレッシュ動作も、外部から制御回路３
１２にリフレッシュクロックＲＥ　Ｆを供給して、この
リセット状態の間に行なう。リフレッシ−動作時を避け
て外部から行カク／り３０６に、所望するワード線位置
に対応する数だけのインクリメントクロックＩＮＣまた
はデクリメントクロック１）ＥＣを供給し、メモリ動作
の準備を整えておく。

さて、外部から制御回路３１２に行アドレスストローブ
ＲＡＳを供給すると、制御回路３１２は行カウンタ３０
６の出力を行デコーダ３０２と３０３とｋＣ伝え、メモ
リ内部動作が進行する。すなわち、行デコーダ３０２ま
たは３０３によって選択されたメモリセルアレイ３００
’ｌ″たは３０１において、１本のワード線によってｐ
Ａ動される２５６個のメモリセルの２懺記憶情報がセン
スアンプ３１０に読み出され、そこで増幅される。

この状態で、外部から制御回ｉｉＩ＆３１２に列アドレ
スストローブＣＡＳを必要個数だけ供給すると、その反
ごとに制（財）回路３１２は列カウンタ３０７の出力を
列デコーダ３０４と３０５とに伝え、列デコーダ３０４
または列デコーダ３０５は２５６個のメモリセルからの
Ｎｈ済２値情籟のうちの１個をディジット線′４Ｉ：選
択することＫよって選択し、入出力スイッチ３０８とデ
ータアング３】１とを経て、出力イネーブル信号６ｎＫ
応答して外部にデータ出力（ｇ号ＤＯＵＴ　７７−出力
する。

列カウンタ３θ７は出力を列デコーダ３０４と３０５と
に伝える匣に、インクリメントされるよ５になっている
ため、クリデコーダ３０４または３０５が選択するディ
ジット線は順次にインクメントすることになる。このイ
ンクリメントは列アドレスストローブＣＡ８のリセット
期間中に行なわれるため、従来形ＤＲＡＭのように、列
アドレス情報を受けてから列アドレスバッファ回路が作
動し、列デコーダによる選択動作に至るまでの時間がメ
モリ内部動作時間に加算されることがなくなり、アクセ
スタイムが短縮スル。

列アドレスストローブＣＡ８．４（必要個数だけ供給し
た後に、行アドレスストローブπＡｓをＩＪ上セツト態
に戻すと、１ページモードサイクルカ終了する。このよ
うなページモードサイクルを連続して、所望サイクル数
だけ繰り返すときには、ベージモードサイクルの間で行
カウンタリセット傅号ＲＣＲと列カウンタリセット信号
ＣＯπとの入力は、当然不要になる。また、ベージモー
ドサイクルの間の行アドレスストローブＲＡ８と列アド
レスストローブＣＡ８とがリセット状態になっている期
間に、メモリセルの規定されたリフレッシュ間隔（約２
ミリ秒）を超過しないよ５に、リフレッシ五動作を行な
わせる。

第６図は以上説明した実施例を、第１図に示した静止画
像記録方式に応用した場合のブロック図を示す。

現在、日本国内ではＮＴＳＣ方式と称せられ、水平走査
線が５２５本のインターレースラスタースキャン方式の
テレビジ目ン伝送が行なわれている。

この方式においては、１フレ一ム分の画像を２図の２ス
タースキヤンで描くことによって、水平走査周波数をノ
ンインターレースの場合の半分（１５，７５キロヘルツ
）に設定でき、テレビ’）　ｇ　：／セットのコストを
抑えている。したがって、１垂直走査の数は２６２．５
本となる。水平走査周波数が１５．７５キロヘルツであ
るため、１本の水平走査時間は約６３．５マイクロ秒で
あるが、帰線時間を３．５マイクロ秒とすれば、映像情
報時間は６０マイクロ秒になる。この時間におけるアナ
ログ信号には、３．５８メガヘルツのカラー搬送波が含
まれている。

さて、第６図において、上述のような複合映像信号４０
０が同期分離回路４０１を経て、アナログディジタル変
換回路４０２に入力する。量子化数を５に選定し、また
アナログ信号の最冒周波数（この場合は３．５８メガヘ
ルツ）の少なくとも２倍を標本化周波数にすべしという
標本化定理をクリアするため、標本化周波数は１４．３
２メガヘルツに設定した。したがって、映像情報時間が
６０マイクロ秒である複合映像信号４００は、約７０＋
１秒のサンプルクロックで刻まれ、１水平走査あたり、
約８６０点（１点あたり５ビツト）のディジタル信号と
なって、１点あたり約７０＋１秒の速度で、２０個のメ
モリ集積回路ＭＯＯ〜ＭＯ３゜Ｍ１０〜Ｍ１３．Ｍ２０
〜Ｍ２３．Ｍ３０〜Ｎ１３３およびＭ４０〜Ｍ４３の５
群に分かれて書き込まれ、記憶される。

メモリ集積回路ＭＯＯ〜Δ４０３　、Ｍｌ　０〜Ｍ１３
゜Ｍ２０〜Ｍ２３．Ｍ３０〜Ｍ３３およびＭ４０〜Ｍ４
４のそれぞれは、前述のように、２６４行×２５６列の
マトリクス構成になっており、２６４行の各行は水平線
のｆｉ（２６３本）に、また２５６列の各列は総点数８
６０点のうち２５６点に充当される。

各メモリ集積回路のアクセスタイムはページモードにお
いても高々１６０＋１秒程度であるために、各メモリ集
積回路はＭ００〜Ｍ４０．ＭＯＩ〜Ｍ４１゜Ｍ０２〜Ｍ
４２およびＭＯ３〜Ｍ４３の４群が、列アドレスストロ
ーブＣＡ３０　、ＣＡＳｌ　、ＣＡ３２およびＣＡＳ３
　によって、４ウエイインターリーブされ、同時に、こ
れらの４群によって１水平走査あたり８６０点数をカバ
ーしている。

第７図は第６図に示した応用例の読出動作時のタイムチ
ャートを示している。列アドレスストローブＣＡＳＯ，
ＣＡ３１．ＣＡＳ２およびＣＡ３３のそれぞれに対応し
て、アウトプットイネーブル信号ＯＥｕ、０１；１，０
１３２およびＯＦ２を印加することによって、インター
リープ動作時に発生することがあったデータの衝突を予
防することができ、本システムの信頼度向上に寄与する
ところ大である。

本実施例の効果は、メモリ集積回路の行数（２Ｇ２）を
ＮＴ　８　Ｃ、１）ＡＬ　、　８　ｇｃＡＭ等の各種１
°■表示方式に採用される水平線数に合致させることに
より、従来形メモリ集積回路の行数（２５６）が該水平
線数に僅かに足りないために必要だったメモリ集積回路
の数を半減できることである。

本発明の効果は、以上のような構成の採用によりて、従
来は外付は回路として必要だった行カウンタと列カウン
タとを外付は回路としては不要化するとともにマルチプ
レクサとアドレスバッファ回路をも不要化することがで
きる。

【図面の簡単な説明】

第１図は一般の静止画記録方式、第２図は従来の一例、
第３図と第４図とは本発明の一実施例、第５図は該実施
例のタイムチャート、第６図は該実施例の一応用例およ
び第７図は該応用例のタイムチャートをそれぞれ示す。 １００．１０６，４００，４０５−−・−複合映像信号
、１０１．４０４・・・・・・低域ａ過フィルタ、１０
２，４０２・・・・・・アナログディジタル変換回路、
１ｏ３・・・・・・画像メモリ、１０４１４０３・・・
・・・ディジタルアナログ変換回路、１０５・・・・・
・補間フィルタ、２００・・・・・・クロック、２０１
．３０６・・・・・・行カウンタ、２０２，３０７・・
・・・・列カウンタ、２ｏ３・・・・・・マルチブレク
ー！ｔ’％　２０４・・・・・・ダイナミックランダム
アクセスメモリ、３００゜３０１・・・・・・メモリセ
ルアレイ、３ｏ２・・・・・・行デコーダ、３０．３・
・・・・・列テコーダ、３１ｏ・・・・・・センスアン
プ、３１１・・・・・・データアンプ、３１２・・・・
・・制御回路、ＭＯＯ”−ＭＯ３，ＭＩＯ〜Ｍ１３．Ｒ
１２０〜Ｍ２３　。 Ｍ３０〜Ｍ３３．Ｍ４０〜Ｍ４３・・・用メモリ集４Ａ
＋「」路。

Claims (1)

【特許請求の範囲】
1. １トランジスタ／ビツト型メモリセルのそれぞれがワー
   ド線とディジット線とによってアクセスされるようにマ
   トリクス配列されたメモリセルアレイと、前記ワード線
   を選択するための行デコーダと、前記ディジノＨＪを選
   択するための列デコダと、外部からの供給される信号に
   応答して前記行デコーダに連続した値を順次に出力する
   行カウンタと、外部から供給される信号に応答して前記
   列デコーダに連続した値を順次に出力する列カウンタと
   を単一集積回路チップ内に含み、前記外部供給信号によ
   って前記すべてのメモリセルをシ−ケンシャルアクセス
   できるようＫしたことを特徴とする半導体メモリ。