JPS6250965A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は１画像信号処理するに好適な画像専用メモリに
関する。

〔発明の背景〕

テレビやＶＴＲなどの画像信号処理に用いられる画像専
用メモリの従来例として１例えば「日経エレクトロニク
ス４１９８５年２月１１日号−４３６２、ＰＰ、　２Ｎ
９〜２４１における長尻、原による「テレビやＶＴＲの
フィールド・メモリ用３２０　行×７００列構成の画像
専用直列入出力型グイナミノク・メモリ」と題する文献
に論じられているものがある。

第２図に、この文献に論じられているフィールドメモリ
用の画像専用ダイナミックメモリ例ノブロック図を示す
。フィールドメモリセルアレイ１１５の構造は画面に対
応しており、セルアレイの１行内のセル数は、１水平走
査線内のデータ数に、またセルアレイ１列内のセル数は
１フイー／ｌ／　トの走査線数に対応している。この画
像メモリでは、１ライン（ｌラインは１水平走査線）分
の容量をもつデータレジスタ１１７を設け、ここに入力
端子１０１からの連続した１ライン分の直列データをデ
ータバッファ１２０を介して入力する。この１ライン分
のデータをまとめてフィールドメモリセルアレイ１１５
へ転送することにより高速にデータの書込みを行う。ま
たデータの読出しはフィールドメモリセルアレイ１１５
より１ライン分のデータをまとめて高速にデータレジス
タ１１７に転送し、このデータをデータバッファ１２０
を介して出力端子１０２へ順次出力することによフ行う
。１ライン分の入力データの直列並列変換、及び１ライ
ン分の出力データの並列直列変換は、入力端子１１０よ
多入力されるシリアルコントロール信号πをシフトレジ
スタ１１９へ導き、このシフトレジスタ１１９とセレク
ト回路１１８とによりデータレジスタ１１７を１ビツト
ずつ頭に選択していくことによシ行われる。フィールド
メモリセルアレイ１１５とデータレジスタ１１７との間
のデータ転送はゲート回路１１６を介して行われ、入力
端子１０８より入力されるロウアドレスストローブ信号
ＲＡＳ、及び入力端子１０９よう入力されるライトイネ
ーブル信号７Ｔとで制御される。このようにフィールド
メモリセルアレイ１１５とデータレジスタ１１７との間
のデータ転送を１ライン分まとめて行なうことにより、
直列データを高速に入出力することが可能となる。

また、この第２図の例ではリフレッシュアドレスカウン
タ１１１と行アドレスカウンタ１１２を内蔵しておりマ
ルチプレクサ１１５によりリフレッシエアドレスと行ア
ドレスとが自動的に指定される。行アドレスカラ／り１
１２はアップダウンカウンタであり、入力端子１０４か
らのアップクロック信号ＩＮＣ、入力端子１０５からの
ダウンクロック信号がτ、及び入力端子１０６がらのリ
セット信号Ｔ１とにより制御される。このように専用の
アドレス発生回路を内蔵することによ９５画像メモリと
して使用するのに便利なように工夫されている。

しかし、この第２図の例ではバッファ回路１２０、シフ
トレジスタ１１９．セレクト回路１１８及びデータレジ
スタ１１７は１系統のみであり。

入出力で兼用されるため、リアルタイムでは画像データ
の書込み、又は読出しのいずれか一方しか行えない。こ
のため１例えば、現フィールドのデータと１フィールド
遅れたデータとを用いてリアルタイムで画像処理を行お
うとするとフィールド毎に画像メモリの書込みと読出し
を切替える必要があり、多くの画像メモリを必要とし、
かつ回路構成が複雑となる。

〔発明の目的〕

本発明の目的は、上記問題点を解決し１画像処理を行う
に好適な画像専用メモリを提供することにある。

〔発明の概要〕

上記目的を達成するために１本発明では入力用と出力用
のデータバッファを別に設けることにより、リアルタイ
ムでのデータの読出し、及び書込みを可能とし、さらに
行アドレスとして２種のアドレスを用い、書込み、読出
しアドレスとしてこれらを切替えることによ）１画像メ
モリを遅延回路として用いる場合に好適な遅延量を得る
ことを可能とする。

〔発明の実施例〕

第１図に１本発明による画像メモリの一実施例を示す。

第１図において、１はデータ入力端子、２はデータ出力
端子、３は垂直同期信号Ｖの入力端子、４は水平同期信
号の入力端子、５はりａツク信号の入力端子、６はリフ
レッシエアドレスカウンタ、７は行アドレス発生回路。

８は切替回路、９はデコーダ、１０はブロックセレクト
信号発生回路、１１はブロックカウンタ、１２はメモリ
セルアレイ、１５はブロックセレクタ（９）路、１４は
入力バッファ、１５は出力バッファ４２は入力データレ
ジスタ、４３は出力データレジスタ、２０はタイミング
制御回路である。

第１図の実施例において、メモリセルアレイ１２の構成
は表示画面に対応しており、各メモリセルは画素配列に
対応している。これにより。

アクセスに必要な縦方向、及び横方向のアドレスを、入
力端子３〜５からの垂直同期信号ＶＤ。

水平同期信号ＨＤ　、及びクロックＣ１ｌから容易に内
部発生することが可能である。例えばＮＴＳＣ方式のテ
レビ信号を１フイ一ルド期間メモリに書込むとし、標本
化周波数を’ｆｅｅ　Ｃｆｚｅは色副搬送周波数で約５
．５８ＭＨｚ　）とすると、１水平走査線内の標本数は
９１０となる。また１フイールドの水平走査線数は２６
２．５本である。メモリセルアレイ１２の１行を例えば
１水平走査線に対応させるものとして、メモリセルアレ
イ１２の構造を２６３行×９１０列とした場合について
説明する。

１行分のセルをいくつかの単位（以下、ブロックと称す
６）に分割し、メモリセルアレイ１２へのデータの書込
み、読出しはこのブロックを単位として行う。例えば上
記の例において１行分の９１０個のセルを２６ブロック
に分割した場合を例にとって、以下１回路動作について
説明する。

入力バッファ１４．及び出力バッファ１５は１プａツク
分、すなわち３５ビツト分の容量を持っておプ、ブロッ
クカウンタ１１の出力により制御される。入力端子１か
らの直列入力データを入力バッファ１４に順に保持して
いき、１プａツク分のデータを入力した後、１プａツク
分のデータを入力レジスタ４２ヘパラレルに転送した後
、１プａツク分のデータをまとめてメモリセルアレイ１
２へ書込む。データの読出しは、メモリセルアレイ１２
よシ１ブロック分のデータをまとめて出力データレジス
タ４３へ転送した後、出力バッファ１５へ転送し、これ
をシリアルに出力端子２へ出力することにより行う。こ
のように、メモリセルアレイ１２へのデータの書込み、
読出しをブロック単位で行うことによシ、直列データの
入出力を高速に行うことが可能となる。例えば上記の例
では３５ビツトの直列データの°入出力に要する時間は
２．４５μ秒であるのに対し、メモリセルアレイ１２へ
のデータの書込み、読出しに要する時間はそれぞれ約２
００ｎ、ｒ程度であるので、リアルタイムでのデータの
入出力、及びリフレッシュが容易に行える。この際、デ
ータの書込み。

読出し、及びリフレッシュのタイミングはタイミング制
御回路２０により制御される。

ブロックカウンタ１１は、入力端子５からの４−ｆｅｅ
　のクロック信号を３５クロツク繰返してカウントする
リングカウンタで、この出力により入力バッファ１４と
出力バッファ１５とを制御する。

また、ブロックセレクト信号発生用カウンタ１０のクロ
ック信号として、ブロックカウンタ１１が１プａツクを
カウントしたことを示すキャリ信号を入力し、このブロ
ックセレクト信号発生用カラ／り１１の出力をブロック
セレクタ回路１３に導き、１行分のメモリセル中のどの
ブロックを選択するかを決定する。行アドレス発生回路
７は１例えば、垂直同期信号ＶＤと水平同期信号ＨＤと
から読出し用の行アドレスと書き込み用の行アドレスと
を発生し、これらのアドレスとリフレッシュアドレスカ
ウンタ６からのりフレッシュアドレスとを切替回路８に
おいてタイミング制御回路２０からの切替信号により切
替えてデコ−ダ９へ出力する。デコーダ９はアドレスを
デコードして、メモリセルアレイ１２のどの行を選択す
るかを決定する。

第１図中点線で囲んだ行アドレス発生回路７マルチプレ
クサ８．及びデコーダ９を含む行アドレス発生部１６に
ついて、以下、詳細に説明する。

画素配列が各メモリセルに対応する画像メモリを１フイ
ールドの遅延素子として用いる場合について考える。１
フイールドの遅延素子としてはその用途によって１例え
ばＮＴ　ＳＣ方式の場合では、２６２Ｈの固定遅延、２
６３Ｈの固定遅延。

２６２Ｈ遅延と２６３１遅延とがフィールド毎に切替わ
るもの１等が考えられる。本実施例の画像メモリを用い
てこれらの遅延量を得るための。

メモリセルアレイ１２へのデータの書込み、読出しにつ
いて一第５図を用いて説明する。

本実施例では、ブランキングを設けることなく１フイ一
ルド分の全データについて書込み。

読出しを行い、その際、あるフィールド内で完結しない
半分の走査線のデータを、これに連続する隣り合うフィ
ールドの半分の走査線のデータと合わせて１走査線分の
データとし、゛１フィールドの走査線数を２６２本、及
び２６３本とみなしてデータの処理を行う。本ビデオメ
モリは連続した直列データを取扱うものであるので、こ
のような処理を行っても何ら問題は生じない。

第３図は、上述したそれぞれの遅延量を得るために、書
込み、及び読出しをメモリセルのどの行に対して行うか
を１時間を横軸にとって示したものであ！Ｄ、（ｌ）は
２６２Ｈ固定遅延、（２）は５６３Ｈ固定遅延、（３１
、及び（４）は５６２Ｈ遅延と５６３に遅延とをフィー
ルド毎に切替える場合である。（ｌ）の２６２Ｂ固定遅
延の場合、書込みは。

ラインの端からデータが始まるフィールド（以下、奇数
フィールドと称す。）では１フイールドを２６３１とみ
なしメモリセルアレイ１２の１行目から２６３行目まで
順にデータの書込みを行いラインの中央からデータが始
まるフィールド（以下、偶数フィールドと称す。）では
１フイールドを２６２１とみなしメモリセルアレイ１２
０１行目から２６２行目まで順にデータの書込みを行う
。読出しは、奇数フィールドでは１フイールドを２６２
Ｈとみなしメモリセルアレイ１２０１行目から２６２行
目までのデータを、偶数フィールートでは１フイールド
を２６３１とみなしメモリセルアレイ１２０１行目から
２６３行目までのデータを順に読出す。

以上の書込み、及び読出しの操作によシ、書込みが行わ
れたメモリセルは、常に書込みから２６２Ｈ後に読出し
が行われる。あるメモリセルについて、書込みを行って
から次に読出しが行われるまでの時間が、メモリセルア
レイ１２での遅延量であるから、第３図中＋１）に示し
た書込み読出しの操作によ！１１２６２　Ｈ固定の遅延
量を得る。

第３図中（２）は、奇数フィールドでは１フイールドを
２６２　Ｋ、偶数フィールドでは１フイールドを２６３
１としてデータを書込み、奇数フィールドでは１フイー
ルドを２６３　Ｈ、偶数フィールドでは１フイールドを
２６２Ｈとしてデータな読出すことを示しており、この
操作により２６３Ｂ固定の遅延量を得る。第３図中（３
）は、奇数フィールドでは１フイールドを２６３Ｈとし
て、偶数フィールドでは１フイールドを２６２１として
データの書込み、読出しを行うことを示しており。

この操作により奇数フィールドのデータは２６３１、偶
数フィールドのデータは２６２Ｂ遅延される。また、第
５図中（４）は、奇数フィールドでは１フイールドを２
６２１として、偶数フィールドでは１フイールドを２６
３１としてデータの書込み、読出しを行うことを示して
おシ、この操作によシ奇数フィールドのデータは２６２
Ｈ，偶数フィールドのデータは２６３Ｈ遅延される。

以上に示したように、遅延量によって書込み用と読み出
し用とでアドレスを切替る必要がある。これらのアドレ
スを発生するアドレス発生部１６の一実施例を第４図に
示す。

第４図において、１７はフレームパルス検出回路、１８
及び１９はカウンタ、８は切替回路、２１はデコーダで
ある。フレームパルス検出回路１７によシ奇数フィール
ドの始まるタイミングを検出する。カウンタ１８は水平
同期信号ＨＤをクロック信号として、フレームパルスの
タイミングから２６３　Ｈ、２６２Ｈの順に交互にカウ
ントするカウンタ（以下、　　２６３　／　２６２　Ｈ
カウンタと称す。ｙであり、カウンタ１９は水平同期信
号ＨＤをクロック信号として、フレームパルスのタイミ
ングから２６２　Ｈ、２６３Ｈの順に交互にカウントす
るカウンタ（以下、　　２６２　／　２６３　Ｈカウン
タと称す。）である。切替回路８において２６３　／　
２６２　＃カラ／り１８の出力Ａ　、２６２　／　２６
３　Ｈカウンタ１９の出力Ｂ、及びリフレッシュアドレ
スとを切替えてデコーダ２１へ導く。第１４図の実施例
において２６３　／　２６２　Ｈカウンタ１８の出力Ａ
を書込みアドレスとして、２６２７２６３　Ｈカウンタ
１９の出力Ｂを読出しアドレスとして用いるように切替
回路８の出力を切替えれば、第３図中（ｌ１に示した操
作となＦ）−２６２Ｈ固定の遅延が得られる。逆に２６
５　／　２６２　Ｈカウンタ１８の出力Ａを読出しアド
レスとして、　　２６２　／　２６５　Ｈカウンタ１９
の出力Ｂを書込みアドレスとして用いれば、第３図中（
２）に示した２６３Ｈ固定の遅延が得られる。また。

書込みアドレスと読出しアドレスとして、２６３／２６
２Ｈカウンタ１８の出力Ａのみ、あるいは２６２　／　
２６３Ｈカウンタ１９の出力Ｂのみを用いれば、それぞ
れ第３図中（３）、あるいは（４）に示した操作となり
、遅延量がフィールド毎に２６２１と２６３１とに切替
わる。

本実施例では水平同期信号ＨＤと垂直同期信号ＶＤとか
らフレームパルスを検出しているが、入力端子３に外部
からフレームパルスが入力されるとすれば、第４図中の
フレームパルス検出回路１７は不要である。このことは
、後に示す行アドレス発生部１６の他の実施例について
も同様である。第４図の実施例は２６５　／　２６２　
Ｈカウンタ１８の出力Ａと２６２　／　２６３　Ｈカウ
ンタ１９との出力Ｂとを切替えることによシ、第３図に
示した（ｌ）〜（４）のすべての場合に対応できる回路
構成であるが、用途に応じて遅延量を（ｌ）〜（４）の
うちのいくつかに限定した場合には、第４図の回路はよ
り簡単なものになる。例えば、第３図中の（ｌ）２６２
１固定遅延と＋３１２６２　Ｈ遅延と２６３Ｈ遅延とが
フィールド毎に切替わる場合とに対応する画像メモリを
構成する場合には、書込み用アドレスとして２６３　／
　２６２　Ｈカウンタ１８の出力Ａを常に用い、読出用
アドレスとして２６２　／　２６３　Ｈカウンタ１８の
出力Ａと２６３／　２６２　Ｈカウンタ１９の出力Ｂと
で切替え可能にしておけばよい。

第４図中の２６３７２６２　Ｈカウンタ、及び２６２／
　２６３　Ｈカウンタは１例えば第７図に示す回路構成
で実現できる。第７図において、　２２．２５はカウン
タ、２４は論理和回路、２５はカウンタ２２が２６２Ｈ
カウント−したことを検出するデコーダである。この回
路動作を第８図を用いて説明する。第８図は、横軸に時
間をとって、フレームパルス、カウンタ２２の出力Ａ、
およびカウンタ２３の出力Ｂを示したタイミングチャー
トである。

カウンタ２２は、フレームパルスおよびカウンタ２２自
身が２６３Ｈカウントしたことを示すキャリ信号とによ
って初期値をロードする。フレームパルスが入力すれる
と、カウンタ２２に初期値がロードされ、以後、水平同
期信号ＨＤをクロック信号としてカウントする。２６５
１カウントするとキャリ信号により再び初期値がロード
され。

以後、フレームパルスが再び入力されるまで２６２Ｈカ
ウントする。以下、この動作を繰シ返すことによシ、フ
レームパルス入力後、　２６３Ｈ。

２６２Ｈの順に交互にカウントする２６！ｌ　／　２６
２　ｘカウンタが実現される。カウンタ２２が２６２Ｈ
カウントしたことをデコーダ２５によシ検出し、カウン
タ２３のロードを行う。これにより、カウンタ２３はフ
レームパルス入力後、　２６２Ｈ、２６３Ｈの順に交互
にカウントする２６２７２６３　Ｈカウンタとなる。

第７図に示した回路は、第４図の２６３　／　２６２Ｈ
カウンタ１Ｂ、及び２６２　／　２６３　Ｈカウンタ１
９を実現するための一実施例である。第４図の実施例は
２６２Ｈと２６３Ｈとを交互にカウントするカウンタの
出力を行アドレスとして用いることを特徴とするもので
あシ、これを実現するものとしては第７図の回路構成の
他に、カウンタのデータをクリアす。る方法、ロードと
クリアとを組み合わせて２６２Ｈ及び２６５Ｈをカウン
トする方法、カウンタの出力をデコードしてデータをロ
ード、あるいはクリアし、その際のデコード値をフィー
ルド毎に切替える方法１等が考えられるが、第４図の回
路構成はこれらをすべて含む。

第５図に、第１図中の行アドレス発生部１６の他の実施
例の回路構成を示す。第５図において１７はフレームパ
ルス検出回路、２６は５２５Ｈカウンタ、２７は比較器
、２８は加算器、８は切替回路、３０はデコーダである
。フレームノくルス検出回路１７においてフレームパル
スを検出し、このタイミングで５２５Ｈカウンタ２６は
初期値をロードする。以後、５２５Ｈカウンタ２６は水
平同期信号ＨＤをクロック信号として、再びフレームノ
くルスが入力されるまで５２５Ｈカウントする。この５
２５Ｈカウンタ２６の出力Ａを比較器２７．及び加算器
２８に導き、Ａの値が２６′５以上の場合は。

加算器２８においてＡに１を加算する。５２５Ｈカウン
タ２６の出力Ａと加算器２８の出力Ｂとを切替回路８に
導き、両信号、及びリフレッシュアドレスを切替えてデ
コーダ３０へと導く。このデコーダ３０において、切替
回路８からの入力値とそのときに選択されるメモリセル
アレイの行番号とが第９図に示す関係となるようにデコ
ーダ３０を構成する。第１０図は、第５図の実施例の動
作を説明する図で、５２５Ｈカウンタ２６の出力Ａ、及
びこれをデコーダ３０においてデコードすることによっ
て選択されるメモリセルアレイの行番号、加算器２Ｂの
出力Ｂ、及びこれをデコーダ３０においてデコードする
ことによって選択されるメモリセルの行番号を、横軸に
時間をとって示したタイミングチャートである。この図
に示すように、５２５Ｈカウンタ２６の出力Ａをデコー
ドすることにより、フレームパルス入力後。

１行目から２６５行目までのメモリセルな順に選択して
いき、その後、１行目から２６２行目までのメそりセル
を順に選択する。また、加算器２８の出力Ｂをデコード
することによシ、フレームパルス入力後、１行目から２
６２行目までのメモリセルな順に選択していき、その後
、１行目から２６３行目までのメモリセルを順に選択す
る。

したがりて、第５図の実施例において５２５１カウンタ
２６の出力Ａと加算器２８の出力Ｂとを切替え、書込み
アドレス、及び読出しアドレスを適宜選択することによ
り、第３図の＋１１〜（４）に説明した２６２Ｈ固定遅
延、２６３Ｈ固定遅延、及び２６２Ｈ遅延と２６３Ｈ遅
延とがフィールド毎に切替わる画像メモリを構成するこ
とが可能である。

また、第４図の実施例と同様に、遅延量を（ｌ）〜（４
）のうちのいくつかに限定すれば回路はより簡単なもの
となる。

第５図の実施例では、第４図、及び第７図の実施例と比
較して、カウンタ、及びデコーダの回路規模が増し、又
、加算器を必要とするが。

カウンタは１個でよい。

第６図に、第１図中の行アドレス発生部１６の他の実施
例の回路構成を示す。第６図において１７はフレームパ
ルス検出回路、１８は２６５　／　２６２Ｈカウンタ、
３１．及び３２はデコーダ、３３はホールド回路、２８
は加算器、８は切替回路、３５はデコーダである。フレ
ームパルス検出回路１７゜及ヒ２６５　／　２６２　Ｈ
カウンタ１８の回路動作は第４図と同じである。デコー
ダ３１は２６３　／　２６２　Ｈカウンタ１８が２６３
Ｈカウントしたことを検出し。

この検出信号をホールド回路３３に導きホールドする。

ホールドされた期間、加算器２Ｂに導びかれた２６３　
／　２６２　Ｈカウンタ１８の出力Ａに１を加算する。

デコーダ３２は加算器２８の出力Ｂの値が２６２である
ことを検出し、ホールド回路３３におけるホールドを解
除する。２６３　／　２６２　Ｈカウンタ１８の出力Ａ
と加算器２８の出力Ｂとを切替回路８へ導き１両信号、
及びリフレッシュアドレスを切替えて、デコーダ３５へ
出力する。デコーダＳ５は入力値が１．及び２６４のと
きはメモリセルの１行目を、入力値が２〜２６３のとき
はそれぞれメモリセルの２〜２６３行目を選択する構成
とする。第１１図に２６５　／　２６２　Ｈカウンタの
出力Ａと加算器２８の出力Ｂとを横軸に時間をとって示
したタイミングチャートを示す。この図に示すように、
２６５　／　２６２　Ｈカウンタ１８の出力Ａにより、
フレームパルス入力後、１行目から２６３行目までのメ
モリセルな順に選択し、その後。

１行目から２６２行目までのメモリセルを順に選択する
。また加算器２８の出力Ｂによシ、フレームパルス入力
後、１行目から２６２行目までのメモリセルな順に選択
し、その後、１行目から２６３行目までのメモリセルを
順に選択する。したがって第５図の実施例の切替回路８
において２６５　／　２６２　Ｈカウンタ１８の出力Ａ
と加算器２８の出力Ｂと切替えて、書込み、及び読出し
アドレスを適宜選択することにより、２６２Ｈ固定の遅
延、　２６３Ｈ固定の遅延、及び−２６２Ｈ遅延と２６
３１遅延とがフィールド毎に切替わる画像メモリを構成
することができる。

第１図、第４図、第５図、及び第６図において１行アド
レス発生部、及びリフレッシュアドレスを切替回路８に
おいて切替えた後、デコーダに導いているが、各アドレ
スをデコードした後に切替える回路構成としても本発明
の効果には影響せず１本発明はこれを含むものである。

第１２図に、第１図、第４図、第５図、及び第６図に示
した切替回路８の一実施例を示す。第１２図において３
６〜３９はセレクト回路、４０．４１はコントロール端
子である。第１図、第４図。

第５図、及び第６図における２つのアドレスＡ。

及びＢを、セレクト回路３６．３７に導く。セレクト回
路３６．５７はそれぞれコントロール端子４０゜４１か
ら入力されるコントロール信号にょシ、それぞれＡ又は
Ｂのいずれかを選択し、セレクト回路３８へ出力する。

セレクト回路３８において。

第１図中のタイミング制御回路２ｏからのリード／ライ
ト・タイミング信号にょシ、書込み時はセレクト回路３
６からの出力を、読出し時はセレクト回路３７からの出
力を切替えてセレクト回路３９へ出力する。セレクト回
路３９は、同じくタイミング制御回路２０からのリフレ
ッシュ・タイミング信号によって、セレクト回路３８か
らの出力とリフレッシュアドレスとを切替える。

第１２図の実施例において、書込み用のアドレス及び読
出し用のアドレスとして、Ａ、Ｂ２つのアドレスのうち
いずれを用いるかを制御する２つのコントロール端子４
Ｑ、４１を設けたことによシ、第３図の（ｌ）〜（４）
に示した４種類の遅延を２ビツトのコントロール信号で
切替えることが可能となる。また、（ｌ）〜（４）の４
種類の遅延のうち、いずれか２種に限定した画像メモリ
を構成する場合には、セレクト回路３６．又はセレクタ
回路３７のうちのいずれか一方の切替えをＡ、又はＢに
固定し、他方のセレクト回路を１ビツトで制御するか、
あるいはセレクト回路３６，３７の切替え動作を連動に
して１ビツトで制御することにより、所望の遅延を得る
ことが可能となる。

本発明において、メモリセルアレイ１２を、メモリセル
アレイ１２の１行が１水平走査線に対応するように構成
するものとしたが、メモリセルアレイ１２０１行を水平
走査線１７ｍ本（ｍは自然数）に対応するようにメモリ
アレイ１２を構成しても１本発明の効果には影響せず１
本発明はこれを含む。この場合、前述のＮＴＳＣ方式の
例では、水平同期信号ＨＤをｍ分周した信号を各カウン
タの制御に用い１行アドレスを発生するのに用いる２６
２と２６３とを交互にカウントするカウンタ、あるいは
５２５をカウントするカウンタをそれぞれ、水平同期信
号ＨＤをｍ分周した信号をクロック信号として２６υ１
と２６５　Ｘ　ｍとを交互にカウントするカウンタ、あ
るいは５２５Ｘｍをカウントするカウンタとして行アド
レス発生部を構成すればよい。

本発明の説明において、カウンタの出力値を１から開始
するものとしたが、カウンタの出力値はあるオフセット
値を持っていても問題はなく、メモリセルの行番号を指
定するデコーダ９゜２１　、３０　、及び３５において
、オフセラトラ持った入力値とメモリセルの各行とが対
応するようにこれらのデコーダを構成すればよい。

また、ＮＴＳＣ方式の映像信号を例にとって本発明を説
明したが、　ＰＡＬ方式でもよく、一般に（ａ＋ｏ、５
）本（ルは自然数）の走査線から成る１フィールドの映
像信号を書き込むメモリを（ル＋１）行から成るメモリ
セルアレイで構成し。

１行と（−＋１）行とを交互にカウントするカウンタ、
もしくは（２ｎ＋１）行をカウントするカウンタな用い
て行アドレスを発生するものとしても１本発明の効果に
何ら影響はなく１本発明はこれを含むものである。

〔発明の効果〕

本発明の画像メモリによれば、　　（ｒＬ＋０．５　）
Ｈ／フィールドの走査線構造な°持つ映像信号に対して
、（ｎ）ｆｆの遅延素子、（ル＋１）ｙの遅延素子。

および（ｎ）　Ｈと（ｒＬ＋１）Ｈの遅延がフィールド
毎に切替わる遅延素子を容易に構成でき、またこれらを
容易に切替えられるので１種々の画像処理に対応した汎
用性の高い画像メモリを実現できる。

【図面の簡単な説明】

第１図は本発明による画像メモリの一実施例の回路構成
を示すブロック図、第２図は画像メモリの従来例の回路
構成を示すブロック図、第３図は本発明による画像メモ
リを遅延素子として用いる場合の書込み、及び読出しの
行アドレスを示す図、第４図は第１図に示した画像メモ
リの一実施例における行アドレス発生部の一実施例の回
路構成を示すブロック図、第５図、及び第６図は同じく
行アドレス発生部の他の実施例の回路構成を示すブロッ
ク図、第７図は第４図に示した行アドレス発生部の一実
施例におけるカウンタの一実施例の回路構成を示すブロ
ック図、第８図は第７図に示したカウンタの一実施例の
回路動作を示すタイミングチャート、第９図は第５図に
示した行アドレス発生部の一実施例におけるデコーダの
入力値と、そのとき選択する行番号の関係を示した図、
第１０図は第５図に示した行アドレス発生部の一実施例
の回路動作を示すタイミングチャート、第１１図は第６
図に示した行アドレス発生部の一実施例の回路動作を示
すタイミングチャート、第１２図は第１゜ａ、ｓ、６図
に示した回路構成における切替回路のブロック図である
。 符号の説明 １．１０１・・・・・・・・・・・・データ入力端子２
、１０２・・・・・・・・・・・・データ出力端子５　
、、、、、、、、、、、、、、、、、、、、、垂直同期
信号入力端子４・・・・・・・・・・・・・・・・・・
・・・水平同期信号入力端子５・・・・・・・・・・・
・・・・・・・・・・クロック信号入力端子６２１４１
９０００１１００５００．す、レッシュアドレスヵウン
タ７・・・・・・・・・・・・・・・・・・・・・行ア
ドレス発生回路８・・・・・・・・・・・・・・・・・
・・・・切替回路９．２１，３０，３５，１１４・・・
・・・デコーダ１０・・・・・・・・・・・・・・・・
・・・・・ブロックセレクト信号発生用カウンタ １１・・・・・・・・・・・・・・・・・・・・・ブロ
ックカウンタ１２．１１５・・・・叩・メモリセルアレ
イ１３・・・・・・・・・・・・・・・・・・・・・ブ
ロックセレクタ回路１４・・・・・・・・・・・・・・
・・・・・・・入力ハッファ１５・・・・・・・・・・
・・・・・・・・・・・出力ハッ７ア１６・・・・・・
・・・・・・・・・・・・・・・行アドレス発生部１７
・・・・・・・・・・・・・・・・・・・・・フレーム
パルス検出回路１８．１９，２２，２３．２６・・・・
・・カウンタ２０・・・・・・・・・・・・・・・・・
・・・・タイミング制御囲路２４・・・・・・・・・・
・・・・・・・・・・・論理和回路２５．３１．３２・
・・・・・デコーダ２７・・・・・・・・・・・・・・
・・・・・・・比較器２８・・・・・・・・・・・・・
・・・・・・・・加算機３３・・・・・・・・・・・・
・・・・・・・・・ホールド回路３６．３７，３８．３
９・・・セレクト回路４０．４１・・・・・・・・・・
・・コントロール信号入力端子４２・・・・・・・・・
・・・・・・・・・・・・入力データレジスタ４３・・
・・・・・・・・・・・・・・・・・・・出力データレ
ジスタ１０３・・・・・・・１曲・・・・リフレッシュ
コントロール信号入力端子 １０４・・・・・・・・・・・・・・・・・・アップク
ロック信号入力端子１０５・・・・・・・・・・・・・
・・・・・ダウンクロック信号入力端子１０６・・・・
・・・・・・・・・・・・・・リセット信号入力端子１
０７・・・・・・・・−・・曲・・シンクロ信号出力端
子１０８・・・・・・・・−・・・・・・・・ロウアド
レスストローブ信号入力端子

Claims (1)

1. 【特許請求の範囲】 １）１フレームが（２ｎ＋１）本（ｎは自然数）の水平
   走査線から成り、１水平走査線にｌ個（ｌは自然数）の
   データを有する映像信号を入力信号とし、各メモリセル
   が画素と対応する少なくとも（ｌ／ｍ）列×〔（ｎ＋１
   ）・ｍ〕行（ｍは自然数）の構成を持つメモリセルアレ
   イと、〔ｌ／（ｍ・ｋ）〕ビット（ｋは自然数）の容量
   を持つ２つのデータレジスタ１およびデータレジスタ２
   と、前記データレジスタ１および２と前記メモリセルア
   レイ間で〔ｌ／（ｍ・ｋ）〕ビットのデータを１ブロッ
   クとしてブロック単位でパラレルにデータを転送する手
   段と、前記データレジスタ１に入力端子からの直列デー
   タを入力する手段と、前記データレジスタ２からのデー
   タを出力端子に直列に出力する手段とをそれぞれ１組以
   上具備し、前記各組のメモリセルアレイの行アドレスを
   発生する回路と、前記各組の２つのデータレジスタと前
   記各組のメモリセルアレイとの間のデータ転送を制御す
   る信号と前記行アドレスを発生する回路を制御する信号
   とを発生する回路とを具備し、前記行アドレスを発生す
   る回路として、隣り合う２フィールドのうち一方のフィ
   ールドでは前記各組のメモリセルアレイの第１行から第
   〔（ｎ＋１）・ｍ〕行までアクセスし、他方のフィール
   ドでは前記各組のメモリセルアレイの第１行から第（ｎ
   ×ｍ）行までアクセスするアドレスＡを発生する回路と
   、前記一方のフィールドでは前記各組のメモリセルアレ
   イの第１行から第（ｎ×ｍ）行までアクセスし前記他方
   のフィールドでは前記各組のメモルセルアレイの第１行
   から第〔（ｎ＋１）・ｍ〕行までアクセスするアドレス
   Ｂを発生する回路と、前記アドレスＡと前記アドレスＢ
   を前記各組のメモリセルアレイの書込みアドレスとして
   及び読出しアドレスとして任意に切替える切替回路とを
   有することを特徴とする画像メモリ。