JPH05137102A

JPH05137102A - 画像記憶装置

Info

Publication number: JPH05137102A
Application number: JP3294384A
Authority: JP
Inventors: Hiroaki Kitazawa; 宏明北沢; Daisuke Nagai; 大輔永井
Original assignee: Canon Inc; Mitsumi Electric Co Ltd
Current assignee: Canon Inc; Mitsumi Electric Co Ltd
Priority date: 1991-11-11
Filing date: 1991-11-11
Publication date: 1993-06-01
Anticipated expiration: 2017-04-15
Also published as: JP3274479B2

Abstract

(57)【要約】【目的】テレビジョン信号の１フレームの画像を記憶
する画像記憶装置に関し、汎用のＤＲＡＭを使用した、
画質を損なうことのない小型で安価な装置を構成する。【構成】保持手段１は、ディジタル画像データＤp を
所定時間τ保持してディジタル画像データＤp(τ) を出
力する。切り換え手段２は、ディジタル画像データＤp
およびＤp(τ) を、信号生成手段４よりの制御信号Ｃ_TL
により切り換えて記憶手段３に入力データＤinとして出
力する。信号生成手段４は、アドレスデータＤadとクロ
ック信号Ｃ_Kと制御信号Ｃ_TLとを生成する。記憶手段３
は、アドレスデータＤadをクロック信号Ｃ_Kにより取り
込んで入力データＤinをアドレスデータＤadにより指定
される複数の記憶番地に順次記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像記憶装置に係り、特
にテレビジョン信号の１フレームの画像を記憶する画像
記憶装置に関する。

【０００２】

【従来の技術】従来より、テレビジョン信号の１フレー
ムの映像信号をアナログ−ディジタル変換した画像デー
タをメモリ（記憶手段）に記憶する画像記憶装置が知ら
れており、メモリとしては、映像信号の１水平走査期間
データを保持してメモリセルに出力するバッファ回路を
内部に有し記憶番地（アドレス）の列アドレスの切り換
えを高速で行える画像専用のＳＲＡＭ（スタチック・ラ
ンダム・アクセス・メモリ）が使用されていた。

【０００３】

【発明が解決しようとする課題】しかしながら従来の画
像記憶装置では、画像データ専用のＳＲＡＭは記憶容量
が小さいため、たとえばテレビジョン信号の１フレ−ム
の映像信号を記憶するのに２５６ＫビットのＳＲＡＭを
５個乃至８個使用していた。また、ＳＲＡＭは１ビット
当たりの素子数が多く比較的大きいため、装置の小型化
が困難であった。さらに、画像データ専用のＳＲＡＭは
大変に高価であり製造コストが高くなる欠点があった。

【０００４】また、装置を安価に構成するために記憶手
段として汎用のＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を使用すると、記憶番地の切り換え速
度が遅いために、記憶番地の切り換え時に画像データの
一部が失われて画質を損なう問題があった。

【０００５】上記の点に鑑み本発明では、汎用のＤＲＡ
Ｍを使用して、画質を損なうことなく小型で安価に構成
出来る画像記憶装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記の問題を解決するた
めに本発明では、図１に示す原理図のとおりに構成し
た。

【０００７】すなわち、アドレスデータＤadとクロック
信号Ｃ_Kと制御信号Ｃ_TLとを生成する信号生成手段４
と、ディジタル画像データＤp を所定時間τ遅延して出
力する遅延手段１と、アドレスデータＤadをクロック信
号Ｃ_Kにより取り込んで入力データＤinをアドレスデー
タＤadにより指定される複数の記憶番地に順次記憶する
記憶手段３と、ディジタル画像データＤp を記憶手段３
の前回の記憶番地に入力データＤinとして記憶した後遅
延手段１よりのディジタル画像データＤp(τ）を記憶手
段３の今回の記憶番地に入力データＤinとして記憶する
ようディジタル画像データＤp と遅延手段１よりのディ
ジタル画像データＤp(τ）とを制御信号Ｃ _TLにより切り
換えて記憶手段３に出力する切り換え手段２とにより構
成した。

【０００８】

【作用】上記構成の本発明によれば、切り換え手段２
は、ディジタル画像データＤp および遅延手段１により
所定時間τ遅延されたディジタル画像データＤp(τ）
を、信号生成手段４よりの制御信号Ｃ_TLにより切り換え
て出力するよう作用する。

【０００９】すなわち、ディジタル画像データＤp が、
信号生成手段４よりのアドレスデータＤadをクロック信
号Ｃ_Kにより取り込んでアドレスデータＤadにより指定
される記憶手段３の前回の記憶番地に記憶された後、遅
延手段１よりのディジタル画像データＤp(τ）が、信号
生成手段４より出力される制御信号Ｃ_TLにより切り換え
手段２により切り換えられて記憶手段３の今回の記憶番
地に記憶されるよう作用する。

【００１０】

【実施例】図２は本発明の一実施例のブロック図であ
る。

【００１１】本発明になる画像記憶装置は、ＮＴＳＣ方
式標準テレビジョン信号を静止画ディジタル画像データ
として取り込み、縮小、拡大等演算処理した画像データ
を複写機に転送するものである。

【００１２】図２において、入力端子１１に入来するＮ
ＴＳＣ方式標準テレビジョン信号は、１ＨＹＣ分離回路
１３により輝度信号Ｙ₁と色信号Ｃ₁とに分離されてス
イッチ回路１４に入力される。スイッチ回路１４にはま
た、入力端子１２よりの輝度信号Ｙ₂と色信号Ｃ₂とが
入力されており、いずれか所望の輝度信号と色信号をス
イッチ回路１４により選択して出力するよう構成されて
いる。

【００１３】スイッチ回路１４より出力された輝度信号
Ｙは、ＡＧＣ回路１５により所定のレベルとされてデコ
ード回路１６および同期分離回路２５に入力される。デ
コード回路１６にはまた、スイッチ回路１４よりの色信
号Ｃが入力されている。デコード回路１６は、輝度信号
Ｙと色信号Ｃとをデコードして、原色信号Ｒ，Ｇ，Ｂを
出力する。同期分離回路２５は、ＡＧＣ回路１５よりの
輝度信号Ｙから複合同期信号Ｃｓを分離してゲートアレ
イ２２に出力する。

【００１４】上記の如く原色信号Ｒ，Ｇ，Ｂとされたテ
レビジョン信号は、スイッチ回路１７を介してＬＰＦ
（ローパスフィルタ）回路１８により帯域制限された
後、エンコード回路１９によりＮＴＳＣ方式標準テレビ
ジョン信号とされて出力端子２０にモニタ信号として出
力される。

【００１５】一方、画像取り込みスイッチにより、記憶
手段であるメモリ回路２４に１フレームの静止画ディジ
タル画像データが書き込まれる。すなわち、ＬＰＦ回路
１８により帯域制限されたＲ，Ｇ，Ｂ信号は、ＡＤ（ア
ナログ−ディジタル）変換回路２１により夫々８ビット
で量子化された並列の２４ビットのディジタル画像デー
タとされる。そして、遅延手段と信号生成手段と切り換
え手段とを含むゲートアレイ２２により後述する所定の
タイミングでデータバス２６ａを介してメモリ回路２４
に書き込まれる。

【００１６】また、ゲートアレイ２２は、メモリ回路２
４に記憶された静止画ディジタル画像データを読み出し
てＤＡ（ディジタル−アナログ）変換回路２３に出力す
る。ＤＡ変換回路２３によりディジタル−アナログ変換
されたＲ，Ｇ，Ｂ信号は、スイッチ回路１７に入力され
る。

【００１７】スイッチ回路１７は、入力端子１１または
１２よりのＮＴＳＣ方式標準テレビジョン信号をデコー
ドしたＲ，Ｇ，Ｂ信号と、メモリ回路２４よりの静止画
ディジタル画像データをディジタル−アナログ変換した
Ｒ，Ｇ，Ｂ信号とを切り換えて出力する。よって、出力
端子２０には、入力端子１１（または１２）よりのスル
ー複合映像信号と、メモリ回路２４より読み出された静
止画ディジタル画像データのいずれかが選択出力され
る。

【００１８】ところで、メモリ回路２４に記憶された静
止画ディジタル画像データは、演算回路２７よりの制御
コマンドによりゲートアレイ２２によって所定のタイミ
ングでデータバス２６ｂを介して演算回路２７に出力さ
れ、画像を縮小、或いは拡大処理された後、図示されな
い複写機に出力される。

【００１９】図３は本発明の一実施例の要部のブロック
図である。

【００２０】図３において、ゲートアレイ２２の内部ブ
ロック構成の一部を詳細に示した。ゲートアレイ２２
は、大略して、遅延手段１と、切り換え手段であるデー
タバッファ回路３１と、信号生成手段であるアドレス制
御回路３２と、同期制御回路３３とからなる。

【００２１】遅延手段１は、直列に接続されたＤ形フリ
ップフロップ３０₁,３０₂,…３０₅により構成され、ク
ロックパルスＣｐ（クロック信号）に同期して順次入力
データを遅延して出力する。尚、図３では省略したが、
遅延手段１はＲ，Ｇ，Ｂ信号の合計２４ビットのデータ
用に全部で２４組用意されている。

【００２２】夫々のＤ形フリップフロップのＱ出力の遅
延時間は、クロックパルスＣｐの周期Ｔｐと出力される
までのＤ形フリップフロップの数の積とされる。すなわ
ち、Ｄ形フリップフロップ３０₁のＱ出力の画像データ
Ｄp(τ₀)はクロックパルスＣｐの周期Ｔｐだけ遅延さ
れ、Ｄ形フリップフロップ３０₃のＱ出力の画像データ
Ｄp(τ₁)は３Ｔｐだけ遅延され、Ｄ形フリップフロップ
３０₅のＱ出力の画像データＤp(τ₂)は５Ｔｐだけ遅延
され、夫々データバッファ回路３１に出力される。

【００２３】本実施例では、クロック周波数を７７６ｆ
_H（ｆ_Hは水平同期周波数１５．７３４ｋＨｚ）、すな
わち１２．２１ＭＨｚとした。よって、クロックパルス
Ｃｐの周期Ｔｐはおよそ８２ｎｓｅｃとされている。し
たがって、Ｄ形フリップフロップ３０₃のＱ出力の画像
データＤp(τ₁)はＤ形フリップフロップ３０₁のＱ出力
の画像データＤp(τ₀)に対して２×８２ｎｓｅｃ遅延さ
れ、Ｄ形フリップフロップ３０₅のＱ出力の画像データ
Ｄp(τ₂)はさらに２×８２ｎｓｅｃ遅延されている。

【００２４】同期制御回路３３は、同期分離回路２５よ
りの複合同期信号Ｃｓを入力し、画像データの書き込み
と読み出しのタイミングと、記憶番地（アドレス）を指
定するデータをアドレス制御回路３２に出力する。

【００２５】アドレス制御回路３２は、これに基づいて
ストローブ信号であるＣＡＳ′（Column Address Strob
e ）とＲＡＳ′（Row Address Strobe）、メモリ回路２
４への書き込みを制御する書き込み制御信号ＷＥ′、お
よびアドレスデータＤadをメモリ回路２４に、制御信号
である切り換え信号Ｓ１およびＳ０をデータバッファ回
路３１に夫々出力する。

【００２６】データバッファ回路３１は、クロックパル
スＣｐに同期して夫々所定時間Ｔｐ，３Ｔｐ，５Ｔｐ遅
延された遅延手段１よりの画像データを切り換え信号Ｓ
１，Ｓ０により切り換えて、データバス２６ａ₁を介し
てメモリ回路２４に選択出力する。

【００２７】ところで、水平５９５画素、垂直４４０画
素をサンプリングして８ビットで量子化する場合には、５９５×４４０×８＝２．０９４４Ｍビットの容量のメモリが必要となる。

【００２８】一方、メモリ回路２４は１Ｍビット（２５
６Ｋワード×４ビット）のＤＲＡＭ６個からなり、夫々
のＤＲＡＭは列アドレス（ＣＡＳ），行アドレス（ＲＡ
Ｓ）とも５１２で構成され、１つのアドレスに４ビット
のデータが記憶される。すなわち、メモリ容量はＤＲＡ
Ｍ１個につき、５１２²×４＝１．０４９Ｍビットとされている。

【００２９】本実施例では、Ｒ，Ｇ，Ｂ各信号について
夫々２個のＤＲＡＭを割り当て、メモリ容量は各信号に
つき、２×５１２²×４＝２．０９７２Ｍビットとした。これにより、一つの信号を水平５９５画素、垂
直４４０画素につきサンプリングして８ビットで量子化
した画像データが記憶できる。なお、１画素についての
一つの信号の８ビットのデータの４ビットずつを、別々
のＤＲＡＭに記憶するよう構成した。

【００３０】また、全メモリ容量は、３×２×５１２²×４＝６．２９１５Ｍビットとした。

【００３１】図４は、図３に示した本発明の一実施例の
要部のタイミングチャートである。図４において、
（Ａ）はクロックパルスＣｐ、（Ｂ）はストローブ信号
ＲＡＳ′、（Ｃ）はストローブ信号ＣＡＳ′、（Ｄ）は
書き込み制御信号ＷＥ′、（Ｅ）はアドレスデータ
Ｄ_ad、（Ｆ）は切り換え信号Ｓ０、（Ｇ）は切り換え信
号Ｓ１、（Ｈ）は画像データＤp(τ₀)、（Ｉ）は画像デ
ータＤp(τ₁)を夫々示している。

【００３２】図４中、アドレスデータＤ_adは所謂アドレ
スマルチプレクス方式によっており、列アドレスデータ
Ｒ₁,Ｒ₂,…Ｒ₅₁₂と行アドレスデータＣ₁,Ｃ₂,…Ｃ₅₁₂
とが、図４（Ｅ）に示すとおりタイミングをずらして一
本の端子から入力されている。

【００３３】このアドレスデータＤ_adは、ストローブ信
号ＲＡＳ′およびＣＡＳ′の立ち下がりでメモリ回路２
４に取り込まれる。たとえば、ストローブ信号ＲＡＳ′
の立ち下がりで列アドレスデータＲ₁が取り込まれたの
ちに、１Ｔｐ毎にストローブ信号ＣＡＳ′の立ち下がり
で行アドレスデータＣ₁,Ｃ₂,…Ｃ₅₁₂が順にメモリ回路
２４のＤＲＡＭに取り込まれる。また、書き込み制御信
号ＷＥ′がローレベルのときは書き込み可能であるが、
ハイレベルのときは書き込みが禁止される。

【００３４】次に、図３および図４とともに、１フレー
ムの静止画像データをメモリ回路２４に書き込む場合に
ついて説明する。

【００３５】まず、書き込み開始時は、アドレス制御回
路３２よりの切り換え信号Ｓ１，Ｓ０はともにローレベ
ルとされていて、この時データバッファ回路３１はＤ形
フリップフロップ３０₁よりの画像データＤp(τ₀)を出
力している。

【００３６】図４中時刻ｔ₀においてストローブ信号Ｒ
ＡＳ′の立ち下がりで列アドレスデータＲ₁が取り込ま
れ、つづいて時刻ｔ₁においてストローブ信号ＣＡＳ′
の立ち下がりで行アドレスデータＣ₁が取り込まれる。
同様にして、クロック信号周期Ｔp 毎に時刻ｔ₂まで行
アドレスデータＣ₂,…Ｃ₅₁₂が順にＤＲＡＭに取り込ま
れる。

【００３７】ところでこのとき、Ｄ形フリップフロップ
３０₁よりの画像データＤp(τ₀)（図４（Ｈ））は時刻
ｔ₁においては最初の水平映像期間の１番目の画素の画
像データＤ₁となっている。そして、時刻ｔ₁以降時刻
ｔ₂までクロック信号周期Ｔp 毎に、５１２番目の画素
の画像データＤ₅₁₂までが順次出力される。

【００３８】そして、夫々のアドレスデータが取り込ま
れてから所定のアクセス時間ののちに、画像データＤ₁
から画像データＤ₅₁₂までの最初の水平映像期間の５１
２番目の画素までの各信号の８ビットの画像データが、
４ビットずつ１ＭのＤＲＡＭに取り込まれる。

【００３９】次に、時刻ｔ₃において、クロックパルス
Ｃｐの立ち上がりに同期して、ストローブ信号ＲＡＳ′
およびＣＡＳ′、書き込み制御信号ＷＥ′、切り換え信
号Ｓ０がハイレベルとなる。切り換え信号Ｓ１がローレ
ベルでＳ０がハイレベルのときは、データバッファ回路
３１はＤ形フリップフロップ３０₁よりの画像データＤ
p(τ₀)よりも２Ｔｐ遅延されたＤ形フリップフロップ３
０₃よりの画像データＤp(τ₁)（図４（Ｉ））を出力す
る。

【００４０】したがって、データバッファ回路３１の出
力には、時刻ｔ₃からｔ₄においては５１１番目の画素
の画像データＤ₅₁₁が出力されている。ところが、この
とき書き込み制御信号ＷＥ′がハイレベルとされている
ので、この画像データＤ₅₁₁はＤＲＡＭには取り込まれ
ない。

【００４１】次に、時刻ｔ₄において書き込み制御信号
ＷＥ′がローレベルとなり、ＤＲＡＭへのデータの取り
込みが可能とされる。

【００４２】つづいて、時刻ｔ₅においては、データバ
ッファ回路３１の出力にはＤ形フリップフロップ３０₃
より５１２番目の画素の画像データＤ₅₁₂が出力され
る。

【００４３】ストローブ信号ＲＡＳ′は、時刻ｔ₅にお
いて１．５Ｔ_Pなるハイレベル期間ののちにクロックパ
ルスＣｐに同期してローレベルとなり、列アドレスデー
タＲ ₂がＤＲＡＭ内に取り込まれる。これにより、記憶
番地の列アドレスがＲ₁からＲ₂に切り換えられる。こ
のとき、列アドレスデータＲ₂はＤＲＡＭに取り込まれ
るが、行アドレスデータは取り込まれておらず、画像デ
ータＤ₅₁₂はＤＲＡＭに取り込まれない。

【００４４】そして、これより１Ｔｐ後の時刻ｔ₆にお
いてストローブ信号ＣＡＳ′がローレベルとされて行ア
ドレスデータＣ₁がＤＲＡＭに取り込まれ、つづいて、
クロック信号周期Ｔp 毎に行アドレスデータＣ₁,Ｃ₂,…
Ｃ₈₃が順に取り込まれる。

【００４５】ところで、時刻ｔ₆においては、データバ
ッファ回路３１の出力にはＤ形フリップフロップ３０₃
より最初の水平映像期間の５１３番目の画素の画像デー
タＤ ₅₁₃が出力されている。そして、時刻ｔ₆から時刻
ｔ₇までクロック信号周期Ｔp 毎に、最初の水平映像期
間の５１３番目から５９５番目の画素の画像データＤ
₅₉₅までが順次出力される。

【００４６】このように、５１２番目までの画素の画像
データの記憶番地の行アドレスデータ…Ｃ₅₁₂が取り込
まれたのち、時刻ｔ₃において、データバッファ回路３
１の出力は２Ｔｐ遅延されたＤ形フリップフロップ３０
₃よりの画像データＤp(τ₁)を出力するよう制御信号Ｓ
０によって切り換えられる。そして、時刻ｔ₃から２Ｔ
ｐのちの時刻ｔ₅において列アドレスデータＲ₂が取り
込まれ、さらに時刻ｔ ₅から１Ｔｐのちの時刻ｔ₆以降
クロック信号周期毎に、５１３番目以降の画素の画像デ
ータの記憶番地の行アドレスデータＣ₁…が順に取り込
まれる。

【００４７】したがって、５１２番目の画素の画像デー
タＤ₅₁₂の記憶番地の行アドレスデータＣ₅₁₂が取り込
まれた次に取り込まれるアドレスデータは、５１３番目
の画素の画像データＤ₅₁₃の記憶番地のアドレスデータ
となり、連続した画像データが連続した記憶番地に取り
込まれる。

【００４８】そして、夫々のアドレスデータが取り込ま
れてから所定のアクセス時間ののちに、画像データＤ
₅₁₃から画像データＤ₅₉₅までの最初の水平映像期間の
５１３番目以降の画素の各信号の８ビットの画像データ
が、列アドレスＲ₂の行アドレスＣ₁からＣ₈₃までの各
行に、４ビットずつ１ＭのＤＲＡＭに取り込まれる。

【００４９】このように、１水平映像期間の５９５画素
分のデータを５１２（行）×５１２（列）で構成される
ＤＲＡＭに連続したデータとして取り込むために、画像
データＤp(τ₀)と、画像データＤp(τ₀)に対してＤ形フ
リップフロップ３０₂,３０₃で２Ｔｐ遅延した画像デー
タＤp(τ₁)とを、時刻ｔ₃においてデータバッファ回路
３１により切り換えて出力している。これにより、１水
平映像期間の５９５画素分のデータを2 つの列アドレス
にわたって連続したデータとしてメモリ回路２４のＤＲ
ＡＭに取り込んでいる。

【００５０】次に、時刻ｔ₈において、ＲＡＳ′、ＣＡ
Ｓ′、ＷＥ′が同時にハイレベルとなり、画像データの
書き込みが禁止される。そして、時刻ｔ₈から９８Ｔｐ
のちの時刻ｔ₉において、切り換え信号Ｓ０がローレベ
ルとされてデータバッファ回路３１の出力はＤ形フリッ
プフロップ３０₁よりの画像データＤp(τ₀)（図４
（Ｈ））とされる。

【００５１】なお、時刻ｔ₈から時刻ｔ₉までの間に水
平同期信号期間が含まれており、時刻ｔ₉においてデー
タバッファ回路３１の出力を切り換えると同時にＤＲＡ
Ｍの記憶データがリフレッシュされる。ＤＲＡＭの記憶
データのリフレッシュは、このように１水平帰線消去期
間に１度行われる。

【００５２】２番目以降の１水平映像期間の５９５画素
分のデータも、上記と同様に２つの列アドレス、あるい
は３つの列アドレスにわたって連続したデータとしてＤ
ＲＡＭに取り込まれる。

【００５３】すなわち、時刻ｔ₉から８０Ｔｐのちの時
刻ｔ₁₀において書き込み制御信号ＷＥ′がローレベルと
なりＤＲＡＭにデータの書き込みが可能となる。そし
て、時刻ｔ₁₁において、ストローブ信号ＲＡＳ′の立ち
下がりで列アドレスデータＲ₂が再び取り込まれ、つづ
いて時刻ｔ₁₂においてストローブ信号ＣＡＳ′の立ち下
がりで行アドレスデータＣ₈₄が取り込まれる。以後同様
にして、クロック信号周期Ｔp 毎に行アドレスデータＣ
₈₅, …Ｃ₅₁₂が順にＤＲＡＭに取り込まれる。ところ
で、時刻ｔ₈から時刻ｔ₁₀までの間に水平帰線消去期間
が含まれている。

【００５４】このとき、Ｄ形フリップフロップ３０₁よ
りの画像データＤp(τ₀)は、時刻ｔ ₁₂においては２番目
の水平映像期間の１番目の画素の画像データＤ₁′とな
っている。そして、時刻ｔ₁₂以降クロック信号周期Ｔp
毎に、２番目の水平映像期間の各画素の画像データが順
次出力される。列アドレスＲ₂,行アドレス₅₁₂には、２
番目の水平映像期間の４２９番目の画素の画像データが
取り込まれる。

【００５５】そして、以下前回と同様に、ローアドレス
のＲ₂からＲ₃への切り換えと同時にデータバッファ回
路３１の出力データが画像データＤp(τ₀)から画像デー
タＤp(τ₁)へ切り換えられ、行アドレスデータＣ₁,…Ｃ
₁₆₆が順に取り込まれて所定のアクセス時間ののち、２
番目の水平映像期間の４３０番目から５９５番目の画素
の画像データまでが２つの列アドレスＲ₂,Ｒ₃にわたっ
て連続したデータとしてＤＲＡＭに取り込まれる。

【００５６】また、７番目の１水平映像期間のデータを
記憶する場合には、列アドレスの切り換えが２度行われ
る。すなわち、図４に示さない列アドレスＲ₇のときの
行アドレスデータＣ₄₉₉がＤＲＡＭに取り込まれてから
所定のアクセス時間ののちに、その１番目の画素の各信
号のデータが、夫々２個の１ＭのＤＲＡＭに取り込まれ
る。

【００５７】さらに図示しない列アドレスＲ₈の５１２
全ての行アドレスに１５番目から５２７番目の画素のデ
ータが順次取り込まれ、さらに図示しない列アドレスＲ
₉のときの行アドレスデータＣ₆₉がＤＲＡＭに取り込ま
れてから所定のアクセス時間ののちに、その５９５番目
の画素の各信号のデータが取り込まれ、全部で３つの列
アドレスにわたって連続したデータとしてＤＲＡＭに取
り込まれる。

【００５８】このとき、データバッファ回路３１の出力
画像データは、まずＤフリップフロップ３０₁よりの画
像データＤp(τ₀)からＤフリップフロップ３０₃よりの
画像データＤp(τ₁)に切り換えられ、つづいてＤフリッ
プフロップ３０₅よりの画像データＤp(τ₂)へと２度切
り換えられる。すなわち、列アドレスデータＲ₇が取り
込まれるときは制御信号Ｓ０，Ｓ１ともローレベルとな
っており、Ｄ形フリップフロップ３０₁よりの画像デー
タＤp(τ₀)が出力されている。

【００５９】つぎに、列アドレスデータＲ₈が取り込ま
れるときはストローブ信号ＲＡＳ′の立ち上がりエッジ
に同期して制御信号Ｓ０がハイレベルとされて、Ｄ形フ
リップフロップ３０₃よりの画像データＤp(τ₁)が出力
される。そして、列アドレスデータＲ₉が取り込まれる
ときはストローブ信号ＲＡＳ′の立ち上がりエッジに同
期して制御信号Ｓ１がＳ０とともにハイレベルとされ
て、Ｄ形フリップフロップ３０₅よりの画像データＤp
(τ₂)がデータバッファ回路３１より順次出力され、夫
々ＤＲＡＭに取り込まれる。

【００６０】このようにして、テレビジョン信号の１フ
レームの映像信号の４４０番目までの１水平映像期間の
５９５画素分のデータも、同様に２つの列アドレス、あ
るいは３つの列アドレスにわたって連続したデータとし
てＤＲＡＭに取り込まれるので、記憶番地を切り換える
時に画像データの一部を失うことなく、１フレームのデ
ィジタル静止画像データをメモリ回路２４に記憶するこ
とができる。

【００６１】以上説明したとおり本実施例によれば、画
像データ専用のＳＲＡＭに比べて小型で安価な汎用のＤ
ＲＡＭを使用して、画質を損なうことなく１フレームの
ディジタル静止画像データを記憶できて、これを随時読
み出して拡大、縮小等の所望の画像処理を施して複写機
に送出できる等の特長がある。

【００６２】なお、メモリ回路の容量が充分であれば、
１フレームのディジタル静止画像データに限らず、動画
像データをも連続した画像データとして汎用のＤＲＡＭ
に記憶することもできる。

【００６３】

【発明の効果】上述の如く本発明によれば、アドレスデ
ータにより指定される記憶手段の前回の記憶番地にディ
ジタル画像データが記憶された後、切り換え手段は遅延
手段により所定時間遅延されたディジタル画像データを
記憶手段の今回の記憶番地に記憶するよう切り換えて出
力するので、ディジタル画像データは連続したデータと
して欠損することなく記憶手段に記憶されて、画質を損
なうことがない特長がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例のブロック図である。

【図３】本発明の一実施例の要部のブロック図である。

【図４】本発明の一実施例のタイミングチャートであ
る。

【符号の説明】

１遅延手段２切り換え手段３記憶手段４信号生成手段２２ゲートアレイ２４メモリ回路（記憶手段）３０₁,…３０₅Ｄ形フリップフロップ（遅延手段）３１データバッファ回路（切り換え手段）３２アドレス制御回路（信号生成手段） τ 所定時間Ｔｐクロック信号周期Ｃ_TL, Ｓ０，Ｓ１制御信号Ｄin 入力データＤad，Ｒ₁,Ｒ₂,Ｒ₃,…, Ｃ₁,Ｃ₂,…Ｃ₅₁₂ アドレスデ
ータＤp,Ｄp(τ),Ｄp(τ₀), Ｄp(τ₁), Ｄp(τ₂), Ｄ₁,…Ｄ
₅₉₅,Ｄ₁′, … ディジタル画像データ

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【手続補正書】

【提出日】平成４年１月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】本実施例の画像記憶装置は、ＮＴＳＣ方式
標準テレビジョン信号を静止画ディジタル画像データと
して取り込み、縮小、拡大等演算処理した画像データを
複写機等の画像データを処理する装置、或いは画像デー
タを保存する記憶装置に転送するものである。本実施例
では、説明簡略化の為、複写機とする。

Claims

【特許請求の範囲】

【請求項１】アドレスデータと、クロック信号と、制
御信号とを生成する信号生成手段と、ディジタル画像データを所定時間遅延して出力する遅延
手段と、前記アドレスデータを前記クロック信号により取り込ん
で、入力データを前記アドレスデータにより指定される
複数の記憶番地に順次記憶する記憶手段と、前記ディジタル画像データを前記記憶手段の前回の記憶
番地に前記入力データとして記憶した後前記遅延手段よ
りのディジタル画像データを前記記憶手段の今回の記憶
番地に前記入力データとして記憶するよう、前記ディジ
タル画像データと前記遅延手段よりのディジタル画像デ
ータとを前記信号生成手段よりの前記制御信号により切
り換えて前記記憶手段に出力する切り換え手段とを具備
したことを特徴とする画像記憶装置。