JPH08160939A - デジタルビデオデータ取込用バッファ回路 - Google Patents
デジタルビデオデータ取込用バッファ回路Info
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- JPH08160939A JPH08160939A JP6323670A JP32367094A JPH08160939A JP H08160939 A JPH08160939 A JP H08160939A JP 6323670 A JP6323670 A JP 6323670A JP 32367094 A JP32367094 A JP 32367094A JP H08160939 A JPH08160939 A JP H08160939A
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Abstract
(57)【要約】
【目的】 低コストの構成で高機能のスーパーインポー
ズや取込，拡大等を行うことができるデジタルビデオデ
ータ取込用バッファ回路を提供する。 【構成】 水平同期信号Ｈの入力で、回路全体がリセッ
トされると、読出デコーダ部８にスタート信号Ｓ１が入
力される。すると、読出デコーダ部８からリクエスト信
号Ｑが送られ、書込制御部３が、書込デコーダ部７から
の判別信号Ｄ２に基づいて、ｎワード分の最終データを
バッファ部１の最終アドレスかバッファ部２かに書込
む。しかる後、スタート信号Ｓ２が読出デコーダ部８に
入力されると、読出制御部４が、読出デコーダ部８から
の判別信号Ｄ１に基づいて、読出データＲＤをバッファ
部１，２のどちらから読み出す。そして、バッファ部
１，２から読み出された読出データＲＤのいずれかが、
セレクタ９で選択されて出力される。
ズや取込，拡大等を行うことができるデジタルビデオデ
ータ取込用バッファ回路を提供する。 【構成】 水平同期信号Ｈの入力で、回路全体がリセッ
トされると、読出デコーダ部８にスタート信号Ｓ１が入
力される。すると、読出デコーダ部８からリクエスト信
号Ｑが送られ、書込制御部３が、書込デコーダ部７から
の判別信号Ｄ２に基づいて、ｎワード分の最終データを
バッファ部１の最終アドレスかバッファ部２かに書込
む。しかる後、スタート信号Ｓ２が読出デコーダ部８に
入力されると、読出制御部４が、読出デコーダ部８から
の判別信号Ｄ１に基づいて、読出データＲＤをバッファ
部１，２のどちらから読み出す。そして、バッファ部
１，２から読み出された読出データＲＤのいずれかが、
セレクタ９で選択されて出力される。
Description
【０００１】
【産業上の利用分野】本発明は、パソコンの画面上にビ
デオ動画像をスーパーインポーズする装置に適用される
デジタルビデオデータ取込用バッファ回路に関する。
デオ動画像をスーパーインポーズする装置に適用される
デジタルビデオデータ取込用バッファ回路に関する。
【０００２】
【従来の技術】従来、パソコンの画面上にビデオ動画像
をスーパーインポーズする方法としては、次の二通りの
技術がある。第１の従来例は、パソコンの画面の中にビ
デオ画像をスーパーインポーズする方法である。また、
第２の従来例は、パソコンの画像をビデオ画像の中にス
ーパーインポーズする方法である。
をスーパーインポーズする方法としては、次の二通りの
技術がある。第１の従来例は、パソコンの画面の中にビ
デオ画像をスーパーインポーズする方法である。また、
第２の従来例は、パソコンの画像をビデオ画像の中にス
ーパーインポーズする方法である。
【０００３】図４は、前記第１の従来例を達成する技術
のブロック図であり、２ポートビデオ用ＲＡＭの読出用
クロック発生部２１と、２ポートビデオＲＡＭ２２と、
色変換部２３と、位相調整部２４と、データ合成部２５
とを備えている。２ポートビデオＲＡＭ２２には、ビデ
オデータＶが蓄積されており、この２ポートビデオＲＡ
Ｍ２２は、ランダムなデータを書き込み及び読み出し可
能なランダムポートＲＡと、１ライン分の画像データを
読出クロックに同期させて連続的に読み出し可能なシリ
アルポートＳＤを有している。通常、ランダムポートＲ
Ａには、毎回ビデオの動画像がビデオの周期に合せて書
込，更新されるようになっている。
のブロック図であり、２ポートビデオ用ＲＡＭの読出用
クロック発生部２１と、２ポートビデオＲＡＭ２２と、
色変換部２３と、位相調整部２４と、データ合成部２５
とを備えている。２ポートビデオＲＡＭ２２には、ビデ
オデータＶが蓄積されており、この２ポートビデオＲＡ
Ｍ２２は、ランダムなデータを書き込み及び読み出し可
能なランダムポートＲＡと、１ライン分の画像データを
読出クロックに同期させて連続的に読み出し可能なシリ
アルポートＳＤを有している。通常、ランダムポートＲ
Ａには、毎回ビデオの動画像がビデオの周期に合せて書
込，更新されるようになっている。
【０００４】このような構成により、読出用クロック発
生部２１で生成されたクロックが、２ポートビデオＲＡ
Ｍ２２のシリアルポートのクロック端子ＳＣに入力さ
れ、そのクロックに同期して、データが色変換部２３に
入力される。ここで、ビデオデータＶが、輝度信号Ｙや
色差信号Ｃのようなものに分離されていることが多いの
で、この色変換部２３は、それらのデータをパソコンの
ＲＧＢ信号に変換して、位相調整部２４に出力する。さ
らに、位相調整部２４において、パソコンのＲＧＢ信号
と、色変換部２３でＲＧＢ信号に変換されたビデオ信号
との位相が合せられ、データ合成部２５において、パソ
コン画面の任意の位置にビデオ信号がスーパーインポー
ズされる。
生部２１で生成されたクロックが、２ポートビデオＲＡ
Ｍ２２のシリアルポートのクロック端子ＳＣに入力さ
れ、そのクロックに同期して、データが色変換部２３に
入力される。ここで、ビデオデータＶが、輝度信号Ｙや
色差信号Ｃのようなものに分離されていることが多いの
で、この色変換部２３は、それらのデータをパソコンの
ＲＧＢ信号に変換して、位相調整部２４に出力する。さ
らに、位相調整部２４において、パソコンのＲＧＢ信号
と、色変換部２３でＲＧＢ信号に変換されたビデオ信号
との位相が合せられ、データ合成部２５において、パソ
コン画面の任意の位置にビデオ信号がスーパーインポー
ズされる。
【０００５】図５は、前記第２の従来例を達成する技術
のブロック図であり、１ラインＦＩＦＯメモリ３１と、
書込クロック発生器３２と、読出信号発生器３３と、デ
コーダ３４と、Ａ／Ｄ変換器３５と、データミックス回
路３６と、Ｄ／Ａ変換器３７とを備えている。この技術
に類似する技術としては、特開平２−２１３８９５号公
報記載の画像合成回路等がある。
のブロック図であり、１ラインＦＩＦＯメモリ３１と、
書込クロック発生器３２と、読出信号発生器３３と、デ
コーダ３４と、Ａ／Ｄ変換器３５と、データミックス回
路３６と、Ｄ／Ａ変換器３７とを備えている。この技術
に類似する技術としては、特開平２−２１３８９５号公
報記載の画像合成回路等がある。
【０００６】このような構成により、デジタル化された
パソコンのＲＧＢ信号が、書込クロック発生器３２から
のクロックによって１ラインＦＩＦＯメモリ３１に書込
まれる。なお、図５中の水平同期信号は、１ラインＦＩ
ＦＯメモリ３１をリセットさせるための信号である。読
み出し側としては、読出信号発生器３３により、ビデオ
信号のスキャンレートで読み出され、データミックス回
路３６でパソコン画像と合成されて、出力される。
パソコンのＲＧＢ信号が、書込クロック発生器３２から
のクロックによって１ラインＦＩＦＯメモリ３１に書込
まれる。なお、図５中の水平同期信号は、１ラインＦＩ
ＦＯメモリ３１をリセットさせるための信号である。読
み出し側としては、読出信号発生器３３により、ビデオ
信号のスキャンレートで読み出され、データミックス回
路３６でパソコン画像と合成されて、出力される。
【０００７】
【発明が解決しようとする課題】しかし、前述した第１
及び第２の従来例では、次のような問題がある。第１の
従来例では、２ポートビデオＲＡＭ２２を用いて、ラン
ダムポートＲＡのビデオ信号の書込，更新とシリアルポ
ートＳＤのデータの読出とを非同期で行うので、ハード
ウエアの制御の面では簡略化される。しかし、ビデオ用
のフレームメモリとして持つ場合には、２ポートビデオ
ＲＡＭ２２は、非常に高価になり、製品のコストが著し
く高くなってしまう。
及び第２の従来例では、次のような問題がある。第１の
従来例では、２ポートビデオＲＡＭ２２を用いて、ラン
ダムポートＲＡのビデオ信号の書込，更新とシリアルポ
ートＳＤのデータの読出とを非同期で行うので、ハード
ウエアの制御の面では簡略化される。しかし、ビデオ用
のフレームメモリとして持つ場合には、２ポートビデオ
ＲＡＭ２２は、非常に高価になり、製品のコストが著し
く高くなってしまう。
【０００８】そこで、２ポートビデオＲＡＭ２２を使用
しないで、１ポートＲＡＭを使用することが考えられる
が、この場合でも次のような問題が生じる。１ポートＲ
ＡＭを用いた場合、ビデオを書込，更新する場合とＲＡ
Ｍから読出をする場合とで、１ポートＲＡＭのデータバ
スを時分割して使用しなければならない。このまま時分
割した状態で、図４に示した技術のように色変換部に転
送すると、不連続なデータとなり、画像データが崩れた
状態で表示されてしまうからである。
しないで、１ポートＲＡＭを使用することが考えられる
が、この場合でも次のような問題が生じる。１ポートＲ
ＡＭを用いた場合、ビデオを書込，更新する場合とＲＡ
Ｍから読出をする場合とで、１ポートＲＡＭのデータバ
スを時分割して使用しなければならない。このまま時分
割した状態で、図４に示した技術のように色変換部に転
送すると、不連続なデータとなり、画像データが崩れた
状態で表示されてしまうからである。
【０００９】一方、第２の従来例では、フレームメモリ
ではないが、１ラインＦＩＦＯメモリ３１を持つ必要が
ある。この１ラインＦＩＦＯメモリ３１は、２ポートビ
デオＲＡＭ２２に比べて低コストで済む。しかし、１ラ
インＦＩＦＯメモリ３１は、１ポートＲＡＭに比べると
高価であり、コストの面で不利である。
ではないが、１ラインＦＩＦＯメモリ３１を持つ必要が
ある。この１ラインＦＩＦＯメモリ３１は、２ポートビ
デオＲＡＭ２２に比べて低コストで済む。しかし、１ラ
インＦＩＦＯメモリ３１は、１ポートＲＡＭに比べると
高価であり、コストの面で不利である。
【００１０】近年、マルチメディアの発展により、コン
ピュータの画像の中にビデオ画像を表示させたり、デジ
タル化したビデオ画像をパソコンの中に取り込むという
ことが要望されている。こうした機能を持たせるには、
ビデオ画像をＲＡＭに蓄積することになる。しかし、前
述したように、２ポートビデオＲＡＭ２２や１ラインＦ
ＩＦＯメモリ３１を使用すると、コスト的に高くなって
しまうので、低コストのメモリを用いて前述のような機
能を持たせることが要望されている。
ピュータの画像の中にビデオ画像を表示させたり、デジ
タル化したビデオ画像をパソコンの中に取り込むという
ことが要望されている。こうした機能を持たせるには、
ビデオ画像をＲＡＭに蓄積することになる。しかし、前
述したように、２ポートビデオＲＡＭ２２や１ラインＦ
ＩＦＯメモリ３１を使用すると、コスト的に高くなって
しまうので、低コストのメモリを用いて前述のような機
能を持たせることが要望されている。
【００１１】本発明は上記問題点にかんがみてなされた
もので、低コストの構成で高機能のスーパーインポーズ
や取込，拡大等を行うことができるデジタルビデオデー
タ取込用バッファ回路の提供を目的とする。
もので、低コストの構成で高機能のスーパーインポーズ
や取込，拡大等を行うことができるデジタルビデオデー
タ取込用バッファ回路の提供を目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデジタルビデオデータ取込用バッファ回路
は、ｎワード分のビデオデータを蓄積可能な第１のバッ
ファ部と、１ワード分のビデオデータを蓄積可能な第２
のバッファ部と、書込パルスを生成する書込制御部と、
第１の判別信号に基づいて読出パルスを生成する読出制
御部と、書込データを発生する書込カウンタと、読出デ
ータを発生する読出カウンタと、書込データを上記第１
または第２のバッファ部のいずれかに書込むかを決定し
た第２の判別信号を上記書込制御部に出力する書込デコ
ーダ部と、読出データを第１のバッファ部又は第２のバ
ッファ部のいずれから読み出すかを決定する上記第１の
判別信号を出力する読出デコーダ部とを備える構成とし
てある。
め、本発明のデジタルビデオデータ取込用バッファ回路
は、ｎワード分のビデオデータを蓄積可能な第１のバッ
ファ部と、１ワード分のビデオデータを蓄積可能な第２
のバッファ部と、書込パルスを生成する書込制御部と、
第１の判別信号に基づいて読出パルスを生成する読出制
御部と、書込データを発生する書込カウンタと、読出デ
ータを発生する読出カウンタと、書込データを上記第１
または第２のバッファ部のいずれかに書込むかを決定し
た第２の判別信号を上記書込制御部に出力する書込デコ
ーダ部と、読出データを第１のバッファ部又は第２のバ
ッファ部のいずれから読み出すかを決定する上記第１の
判別信号を出力する読出デコーダ部とを備える構成とし
てある。
【００１３】請求項２記載のデジタルビデオデータ取込
用バッファ回路は、上記第１の判別信号に基づいて、上
記第１のバッファ部の読出データまたは第２のバッファ
部の読出データのいずれかを選択して出力するセレクタ
を設けた構成としてある。
用バッファ回路は、上記第１の判別信号に基づいて、上
記第１のバッファ部の読出データまたは第２のバッファ
部の読出データのいずれかを選択して出力するセレクタ
を設けた構成としてある。
【００１４】
【作用】上記デジタルビデオデータ取込用バッファ回路
によれば、書込制御部で書込パルスが生成され、第１ま
たは第２のバッファ部のいずれかに書き込むかを決定し
た第２の判別信号が、書込デコーダ部から書込制御部に
出力されると、書込カウンタからの書込データが第１ま
たは第２のバッファ部のいずれかに書込まれる。そし
て、第１のバッファ部又は第２のバッファ部のいずれか
ら読み出すかを決定する上記第１の判別信号が、読出デ
コーダ部から読出制御部に出力されると、読出カウンタ
からの読出データが第１のバッファ部又は第２のバッフ
ァ部のいずれから読み出される。
によれば、書込制御部で書込パルスが生成され、第１ま
たは第２のバッファ部のいずれかに書き込むかを決定し
た第２の判別信号が、書込デコーダ部から書込制御部に
出力されると、書込カウンタからの書込データが第１ま
たは第２のバッファ部のいずれかに書込まれる。そし
て、第１のバッファ部又は第２のバッファ部のいずれか
ら読み出すかを決定する上記第１の判別信号が、読出デ
コーダ部から読出制御部に出力されると、読出カウンタ
からの読出データが第１のバッファ部又は第２のバッフ
ァ部のいずれから読み出される。
【００１５】請求項２記載のデジタルビデオデータ取込
用バッファ回路によれば、読出デコーダ部からの第１の
判別信号に基づいて、セレクタにより、第１のバッファ
部の読出データまたは第２のバッファ部の読出データの
いずれかが選択されて出力される。
用バッファ回路によれば、読出デコーダ部からの第１の
判別信号に基づいて、セレクタにより、第１のバッファ
部の読出データまたは第２のバッファ部の読出データの
いずれかが選択されて出力される。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係るデジタル
ビデオデータ取込用バッファ回路を示すブロック図であ
り、図２は、各信号のタイミングチャート図である。本
実施例のデジタルビデオデータ取込用バッファ回路は、
バッファ部１（第１のバッファ部）及びバッファ部２
（第２のバッファ部）と、書込制御部３及び読出制御部
４と、書込カウンタ５及び読出カウンタ６と、書込デコ
ーダ部７及び読出デコーダ部８と、セレクタ９とを備え
ている。このデジタルビデオデータ取込用バッファ回路
は、読出側から送られてきた図２の（ａ）に示す水平同
期信号Ｈでリセットされるようになっている。また、読
出側からは、図２の（ｃ）に示すスタート信号Ｓ１と図
２の（ｇ）に示すスタート信号Ｓ２とがリセット後に入
力されるようになっている。
て説明する。図１は、本発明の一実施例に係るデジタル
ビデオデータ取込用バッファ回路を示すブロック図であ
り、図２は、各信号のタイミングチャート図である。本
実施例のデジタルビデオデータ取込用バッファ回路は、
バッファ部１（第１のバッファ部）及びバッファ部２
（第２のバッファ部）と、書込制御部３及び読出制御部
４と、書込カウンタ５及び読出カウンタ６と、書込デコ
ーダ部７及び読出デコーダ部８と、セレクタ９とを備え
ている。このデジタルビデオデータ取込用バッファ回路
は、読出側から送られてきた図２の（ａ）に示す水平同
期信号Ｈでリセットされるようになっている。また、読
出側からは、図２の（ｃ）に示すスタート信号Ｓ１と図
２の（ｇ）に示すスタート信号Ｓ２とがリセット後に入
力されるようになっている。
【００１７】バッファ部１は、ｎワード分のビデオデー
タＶを蓄積する能力を有しており、一方、バッファ部２
は、書込ポート及び読出ポートを有し、１ワード分のビ
デオデータＶを蓄積する能力を有している。書込制御部
３は、ビデオデータ転送クロックＢや読出クロックＣＬ
に同期させて、書込パルスＷを生成する機能を有してい
る。また、この書込制御部３は、書込デコーダ部７から
送られてきた図２の（ｋ）に示す判別信号Ｄ２（第２の
判別信号）を受けると、バッファ部１とバッファ部２に
書込むための書込パルスＷを生成する機能を有してい
る。書込制御部３は、この書込パルスＷに同期して、最
終データ（図２の（ｆ）のＬ1，Ｌ2）を、バッファ部１
の最終アドレス（図２の（ｅ）のｎ）か、バッファ部２
に書込む。すなわち、判別信号Ｄ２がＨ（ＨＩＧＨ）状
態のときに、バッファ部１を有効にして、最終データを
バッファ部１に書き込み、判別信号Ｄ２がＬ（ＬＯＷ）
状態のときに、バッファ部２を有効にして、最終データ
を書き込むようになっている。
タＶを蓄積する能力を有しており、一方、バッファ部２
は、書込ポート及び読出ポートを有し、１ワード分のビ
デオデータＶを蓄積する能力を有している。書込制御部
３は、ビデオデータ転送クロックＢや読出クロックＣＬ
に同期させて、書込パルスＷを生成する機能を有してい
る。また、この書込制御部３は、書込デコーダ部７から
送られてきた図２の（ｋ）に示す判別信号Ｄ２（第２の
判別信号）を受けると、バッファ部１とバッファ部２に
書込むための書込パルスＷを生成する機能を有してい
る。書込制御部３は、この書込パルスＷに同期して、最
終データ（図２の（ｆ）のＬ1，Ｌ2）を、バッファ部１
の最終アドレス（図２の（ｅ）のｎ）か、バッファ部２
に書込む。すなわち、判別信号Ｄ２がＨ（ＨＩＧＨ）状
態のときに、バッファ部１を有効にして、最終データを
バッファ部１に書き込み、判別信号Ｄ２がＬ（ＬＯＷ）
状態のときに、バッファ部２を有効にして、最終データ
を書き込むようになっている。
【００１８】読出制御部４は、ビデオデータ転送クロッ
クＢや読出クロックＣＬに同期して読出パルスＲを生成
する機能を有している。また、この読出制御部４は、読
出デコーダ部８からの判別信号Ｄ１（第１の判別信号）
を受け、読出データＲＤをバッファ部１，２のどちらか
ら読み出すかを決める。書込カウンタ５は、図２の
（ｅ）に示す書込アドレスＷＡを発生すると共に、バッ
ファ部１の図２の（ｆ）に示す書込データＷＤを書き込
む機能を有する。読出カウンタ６は、図２の（ｉ）に示
す読出アドレスＲＡを発生すると共に、図２の（ｊ）に
示すバッファ部１の読出データＲＤを読み出す機能を有
する。書込デコーダ部７は、書込アドレスＷＡが最終ア
ドレスになったときに、書込アドレスＷＡを、バッファ
部１及びバッファ部２のいずれかに書込むかを決定する
機能を有している。
クＢや読出クロックＣＬに同期して読出パルスＲを生成
する機能を有している。また、この読出制御部４は、読
出デコーダ部８からの判別信号Ｄ１（第１の判別信号）
を受け、読出データＲＤをバッファ部１，２のどちらか
ら読み出すかを決める。書込カウンタ５は、図２の
（ｅ）に示す書込アドレスＷＡを発生すると共に、バッ
ファ部１の図２の（ｆ）に示す書込データＷＤを書き込
む機能を有する。読出カウンタ６は、図２の（ｉ）に示
す読出アドレスＲＡを発生すると共に、図２の（ｊ）に
示すバッファ部１の読出データＲＤを読み出す機能を有
する。書込デコーダ部７は、書込アドレスＷＡが最終ア
ドレスになったときに、書込アドレスＷＡを、バッファ
部１及びバッファ部２のいずれかに書込むかを決定する
機能を有している。
【００１９】読出デコーダ部８は、読出側からスタート
信号Ｓ１を入力すると、ビデオデータＶの転送を促す図
２の（ｄ）に示すようなリクエスト信号Ｑを読出側に送
る機能を有する。読出側の制御はスタート信号Ｓ２によ
り開始される。その後は、読出デコーダ部８にて、読出
アドレスＲＡが最終アドレスになる都度にリクエスト信
号Ｑを発生するようになっている。また、この読出デコ
ーダ部８は、最終データ（図２の（ｊ）のＭ1，Ｍ2）を
バッファ部１又はバッファ部２のいずれから読み出すか
を決定する図２の（ｌ）に示すような判別信号Ｄ１を読
出制御部４及びセレクタ９に出力する。判別信号Ｄ１
は、Ｈ状態の場合にバッファ部１を選択することを意味
し、Ｌ状態の場合にバッファ部２を選択することを意味
する。なお、この読出デコーダ部８は、バッファ部２か
ら読出データＲＤが読み出されたかを判別し、読み出さ
れていない間は、リクエスト信号Ｑを出力しないように
なっている。セレクタ９は、読出デコーダ部８からの判
別信号Ｄ１によって、バッファ部１又はバッファ部２の
いずれかの読出データＲＤを選択するように切り替わる
機能を有している。
信号Ｓ１を入力すると、ビデオデータＶの転送を促す図
２の（ｄ）に示すようなリクエスト信号Ｑを読出側に送
る機能を有する。読出側の制御はスタート信号Ｓ２によ
り開始される。その後は、読出デコーダ部８にて、読出
アドレスＲＡが最終アドレスになる都度にリクエスト信
号Ｑを発生するようになっている。また、この読出デコ
ーダ部８は、最終データ（図２の（ｊ）のＭ1，Ｍ2）を
バッファ部１又はバッファ部２のいずれから読み出すか
を決定する図２の（ｌ）に示すような判別信号Ｄ１を読
出制御部４及びセレクタ９に出力する。判別信号Ｄ１
は、Ｈ状態の場合にバッファ部１を選択することを意味
し、Ｌ状態の場合にバッファ部２を選択することを意味
する。なお、この読出デコーダ部８は、バッファ部２か
ら読出データＲＤが読み出されたかを判別し、読み出さ
れていない間は、リクエスト信号Ｑを出力しないように
なっている。セレクタ９は、読出デコーダ部８からの判
別信号Ｄ１によって、バッファ部１又はバッファ部２の
いずれかの読出データＲＤを選択するように切り替わる
機能を有している。
【００２０】次に、本実施例の動作について説明する。
図２の（ａ）に示すように、読出側から水平同期信号Ｈ
が入力されると、デジタルビデオデータ取込用バッファ
回路全体が、リセットされ、ほぼ直後に、読出デコーダ
部８に対して、読出側からは、図２の（ｃ）に示すスタ
ート信号Ｓ１が入力される。すると、図２の（ｄ）に示
すように、読出デコーダ部８から読出側にリクエスト信
号Ｑが送られる。そして、ビデオデータ転送クロックＢ
に同期して、書込制御部３が書込パルスＷを発生する。
そして、書込制御部３は、図２の（ｋ）に示す書込デコ
ーダ部７からの判別信号Ｄ２に基づいて、ｎワード分の
最終データを、バッファ部１の最終アドレスか、バッフ
ァ部２に書込む。具体的には、図２の（ｅ）及び（ｆ）
に示すように、書込用データＷＤをＤ0〜Ｄn、Ｄn+1〜
Ｄ2n-2、Ｄ2n〜Ｄ3n-1の順で所定時間間隔でバッファ部
１に書き込み、Ｄ2n-1をバッファ部２に書き込む。これ
により、バッファ部１に、ｎワード分のビデオデータＶ
が書き込まれ、バッファ部２には、１ワード分のビデオ
データＶが書き込まれる。しかる後、図２の（ｇ）に示
すように、スタート信号Ｓ２が読出デコーダ部８に入力
される。
図２の（ａ）に示すように、読出側から水平同期信号Ｈ
が入力されると、デジタルビデオデータ取込用バッファ
回路全体が、リセットされ、ほぼ直後に、読出デコーダ
部８に対して、読出側からは、図２の（ｃ）に示すスタ
ート信号Ｓ１が入力される。すると、図２の（ｄ）に示
すように、読出デコーダ部８から読出側にリクエスト信
号Ｑが送られる。そして、ビデオデータ転送クロックＢ
に同期して、書込制御部３が書込パルスＷを発生する。
そして、書込制御部３は、図２の（ｋ）に示す書込デコ
ーダ部７からの判別信号Ｄ２に基づいて、ｎワード分の
最終データを、バッファ部１の最終アドレスか、バッフ
ァ部２に書込む。具体的には、図２の（ｅ）及び（ｆ）
に示すように、書込用データＷＤをＤ0〜Ｄn、Ｄn+1〜
Ｄ2n-2、Ｄ2n〜Ｄ3n-1の順で所定時間間隔でバッファ部
１に書き込み、Ｄ2n-1をバッファ部２に書き込む。これ
により、バッファ部１に、ｎワード分のビデオデータＶ
が書き込まれ、バッファ部２には、１ワード分のビデオ
データＶが書き込まれる。しかる後、図２の（ｇ）に示
すように、スタート信号Ｓ２が読出デコーダ部８に入力
される。
【００２１】スタート信号Ｓ２が読出デコーダ部８に入
力されると、図２の（ｈ）に示すように、読出制御部４
が、読出クロックＣＬに同期して読出パルスＲを生成す
ると共に、読出デコーダ部８から図２の（ｌ）に示す判
別信号Ｄ１を受けて、読出データＲＤをバッファ部１，
２のどちらから読み出す。図２の（ｉ）及び（ｊ）に示
すように、この動作と並行して、読出アドレスＲＡが読
出カウンタ６からバッファ部１に送られる。そして、バ
ッファ部１，２から読み出された読出データは、読出デ
コーダ部８から受けた判別信号Ｄ１に基づいてセレクタ
９で選択され、セレクタ９から出力される。
力されると、図２の（ｈ）に示すように、読出制御部４
が、読出クロックＣＬに同期して読出パルスＲを生成す
ると共に、読出デコーダ部８から図２の（ｌ）に示す判
別信号Ｄ１を受けて、読出データＲＤをバッファ部１，
２のどちらから読み出す。図２の（ｉ）及び（ｊ）に示
すように、この動作と並行して、読出アドレスＲＡが読
出カウンタ６からバッファ部１に送られる。そして、バ
ッファ部１，２から読み出された読出データは、読出デ
コーダ部８から受けた判別信号Ｄ１に基づいてセレクタ
９で選択され、セレクタ９から出力される。
【００２２】図３は、読出データＲＤの拡大処理をする
場合の各信号のタイムチャートである。この場合には、
図３の（ｈ）に示すように、読出クロックＣＬを遅いタ
イミングで読出カウンタ６に入力しているので、図３の
（ｉ）に示すように、読出カウンタ６から出力される読
出アドレスＲＡが拡大され、また、バッファ部１，２か
らの読出データＲＤが拡大され、セレクタ９を介して出
力されることとなる。このように拡大処理を行う場合に
は、読出クロックＣＬが遅くなるので、もし、図１に示
すバッファ部２が存在せず、前述した第２の従来例のよ
うに、ＦＩＦＯ又は２ポートＲＡＭが一個で構成した場
合には、最終アドレスになってリクエスト信号を発生後
にビデオデータが転送されてくると、書込側の速度と読
出側の速度の差により、バッファの内容を書き換えてし
まう事態が生じる。しかし、本実施例のように、最終ア
ドレスをバッファ部１とバッファ部２とで切り換える構
成にすることで、読出アドレスＲＡにデータが書き込ま
れることはない。
場合の各信号のタイムチャートである。この場合には、
図３の（ｈ）に示すように、読出クロックＣＬを遅いタ
イミングで読出カウンタ６に入力しているので、図３の
（ｉ）に示すように、読出カウンタ６から出力される読
出アドレスＲＡが拡大され、また、バッファ部１，２か
らの読出データＲＤが拡大され、セレクタ９を介して出
力されることとなる。このように拡大処理を行う場合に
は、読出クロックＣＬが遅くなるので、もし、図１に示
すバッファ部２が存在せず、前述した第２の従来例のよ
うに、ＦＩＦＯ又は２ポートＲＡＭが一個で構成した場
合には、最終アドレスになってリクエスト信号を発生後
にビデオデータが転送されてくると、書込側の速度と読
出側の速度の差により、バッファの内容を書き換えてし
まう事態が生じる。しかし、本実施例のように、最終ア
ドレスをバッファ部１とバッファ部２とで切り換える構
成にすることで、読出アドレスＲＡにデータが書き込ま
れることはない。
【００２３】このように、本実施例のデジタルビデオデ
ータ取込用バッファ回路によれば、図２及び図３に示し
た時分割的なビデオデータＶの転送に対応することがで
きるので、１ポートのフレームメモリを等を使用するこ
とが可能となり、この結果、安価な構成でビデオ画像と
パソコンのスーパーインポーズが可能となる。さらに、
ビデオデータ転送側は、転送時間のあいた時間を利用し
て、ビデオの取込やＣＰＵのフレームバッファへのデー
タの読込や書込を行うことができる。
ータ取込用バッファ回路によれば、図２及び図３に示し
た時分割的なビデオデータＶの転送に対応することがで
きるので、１ポートのフレームメモリを等を使用するこ
とが可能となり、この結果、安価な構成でビデオ画像と
パソコンのスーパーインポーズが可能となる。さらに、
ビデオデータ転送側は、転送時間のあいた時間を利用し
て、ビデオの取込やＣＰＵのフレームバッファへのデー
タの読込や書込を行うことができる。
【００２４】なお、本実施例では、リクエスト信号Ｑの
発生後、直ちにビデオデータＶが転送されるというタイ
ミングをとっているが、転送する側によっては、リクエ
スト信号Ｑの発生後すぐにビデオデータＶを転送せず、
数クロック分遅らせて転送する場合がある。そのような
場合には、バッファ部２では１ワードではなく、遅延時
間を読出クロックＣＬの時間で割った時間分のアドレス
分のバッファを確保し、これに対応させて、書込制御部
３，読出制御部４，書込デコーダ部７，読出デコーダ部
８の動作処理を変更することで、対応することができる
ことは勿論である。
発生後、直ちにビデオデータＶが転送されるというタイ
ミングをとっているが、転送する側によっては、リクエ
スト信号Ｑの発生後すぐにビデオデータＶを転送せず、
数クロック分遅らせて転送する場合がある。そのような
場合には、バッファ部２では１ワードではなく、遅延時
間を読出クロックＣＬの時間で割った時間分のアドレス
分のバッファを確保し、これに対応させて、書込制御部
３，読出制御部４，書込デコーダ部７，読出デコーダ部
８の動作処理を変更することで、対応することができる
ことは勿論である。
【００２５】
【発明の効果】以上のように本発明のデジタルビデオデ
ータ取込用バッファ回路によれば、時分割的なビデオデ
ータの転送に対応することができるので、１ポートのフ
レームメモリ等を使用することが可能となり、この結
果、安価な構成でビデオ画像とパソコンのスーパーイン
ポーズが可能となるという効果がある。また、ビデオデ
ータ転送側は、転送時間のあいた時間を利用して、ビデ
オの取込やＣＰＵのフレームバッファへのデータの読込
や書込を行うことができる。さらに、二つのバッファ部
を持つことによる拡大処理を行っているときにも対応す
ることができる。
ータ取込用バッファ回路によれば、時分割的なビデオデ
ータの転送に対応することができるので、１ポートのフ
レームメモリ等を使用することが可能となり、この結
果、安価な構成でビデオ画像とパソコンのスーパーイン
ポーズが可能となるという効果がある。また、ビデオデ
ータ転送側は、転送時間のあいた時間を利用して、ビデ
オの取込やＣＰＵのフレームバッファへのデータの読込
や書込を行うことができる。さらに、二つのバッファ部
を持つことによる拡大処理を行っているときにも対応す
ることができる。
【図１】本発明の一実施例に係るデジタルビデオデータ
取込用バッファ回路を示すブロック図である。
取込用バッファ回路を示すブロック図である。
【図２】各信号のタイミングチャート図であり、図２の
（ａ）は水平同期信号を示し、図２の（ｂ）はビデオデ
ータ転送クロックを示し、図２の（ｃ）はスタート信号
を示し、図２の（ｄ）はリクエスト信号を示し、図２の
（ｅ）は書込アドレスを示し、図２の（ｆ）は読出デー
タを示し、図２の（ｇ）はスタート信号を示し、図２の
（ｈ）は読出クロックを示し、図２の（ｉ）は読出アド
レスを示し、図２の（ｊ）は読出データを示し、図２の
（ｋ）及び（ｌ）は判別信号を示す。
（ａ）は水平同期信号を示し、図２の（ｂ）はビデオデ
ータ転送クロックを示し、図２の（ｃ）はスタート信号
を示し、図２の（ｄ）はリクエスト信号を示し、図２の
（ｅ）は書込アドレスを示し、図２の（ｆ）は読出デー
タを示し、図２の（ｇ）はスタート信号を示し、図２の
（ｈ）は読出クロックを示し、図２の（ｉ）は読出アド
レスを示し、図２の（ｊ）は読出データを示し、図２の
（ｋ）及び（ｌ）は判別信号を示す。
【図３】拡大動作を行うときの各信号のタイミングチャ
ート図であり、図３の（ａ）は水平同期信号を示し、図
３の（ｂ）はビデオデータ転送クロックを示し、図３の
（ｃ）はスタート信号を示し、図３の（ｄ）はリクエス
ト信号を示し、図３の（ｅ）は書込アドレスを示し、図
３の（ｆ）は読出データを示し、図３の（ｇ）はスター
ト信号を示し、図３の（ｈ）は読出クロックを示し、図
３の（ｉ）は読出アドレスを示し、図３の（ｊ）は読出
データを示し、図３の（ｋ）及び（ｌ）は判別信号を示
す。
ート図であり、図３の（ａ）は水平同期信号を示し、図
３の（ｂ）はビデオデータ転送クロックを示し、図３の
（ｃ）はスタート信号を示し、図３の（ｄ）はリクエス
ト信号を示し、図３の（ｅ）は書込アドレスを示し、図
３の（ｆ）は読出データを示し、図３の（ｇ）はスター
ト信号を示し、図３の（ｈ）は読出クロックを示し、図
３の（ｉ）は読出アドレスを示し、図３の（ｊ）は読出
データを示し、図３の（ｋ）及び（ｌ）は判別信号を示
す。
【図４】第１の従来例を示すブロック図である。
【図５】第２の従来例を示すブロック図である。
１，２ バッファ部 ３ 書込制御部 ４ 読出制御部 ５ 書込カウンタ ６ 読出カウンタ ７ 書込デコーダ部 ８ 読出デコーダ部 ９ セレクタ
Claims (2)
- 【請求項１】 ｎワード分のビデオデータを蓄積可能な
第１のバッファ部と、 １ワード分のビデオデータを蓄積可能な第２のバッファ
部と、 書込パルスを生成する書込制御部と、 第１の判別信号に基づいて読出パルスを生成する読出制
御部と、 書込データを発生する書込カウンタと、 読出データを発生する読出カウンタと、 書込データを上記第１または第２のバッファ部のいずれ
かに書込むかを決定した第２の判別信号を上記書込制御
部に出力する書込デコーダ部と、 読出データを第１のバッファ部又は第２のバッファ部の
いずれから読み出すかを決定する上記第１の判別信号を
出力する読出デコーダ部と、 を備えることを特徴としたデジタルビデオデータ取込用
バッファ回路。 - 【請求項２】 上記第１の判別信号に基づいて、上記第
１のバッファ部の読出データまたは第２のバッファ部の
読出データのいずれかを選択して出力するセレクタを設
けた、 請求項１記載のデジタルビデオデータ取込用バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323670A JPH08160939A (ja) | 1994-11-30 | 1994-11-30 | デジタルビデオデータ取込用バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323670A JPH08160939A (ja) | 1994-11-30 | 1994-11-30 | デジタルビデオデータ取込用バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08160939A true JPH08160939A (ja) | 1996-06-21 |
Family
ID=18157303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323670A Pending JPH08160939A (ja) | 1994-11-30 | 1994-11-30 | デジタルビデオデータ取込用バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08160939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054043A (ja) * | 2006-08-24 | 2008-03-06 | Fujitsu Ltd | データ列出力装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265415A (ja) * | 1992-03-16 | 1993-10-15 | Fujitsu Ltd | 画像表示制御回路 |
| JPH06138856A (ja) * | 1990-12-21 | 1994-05-20 | Sun Microsyst Inc | 出力ディスプレイ・システム |
-
1994
- 1994-11-30 JP JP6323670A patent/JPH08160939A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06138856A (ja) * | 1990-12-21 | 1994-05-20 | Sun Microsyst Inc | 出力ディスプレイ・システム |
| JPH05265415A (ja) * | 1992-03-16 | 1993-10-15 | Fujitsu Ltd | 画像表示制御回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008054043A (ja) * | 2006-08-24 | 2008-03-06 | Fujitsu Ltd | データ列出力装置 |
| JP4685729B2 (ja) * | 2006-08-24 | 2011-05-18 | 富士通株式会社 | データ列出力装置 |
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