JPS6214190A

JPS6214190A - ビデオメモリ

Info

Publication number: JPS6214190A
Application number: JP60152249A
Authority: JP
Inventors: 雅人杉山; 一三夫中川; 脩三松本; 脇本　治巳; 章秀奥田; 賢治勝又; 直堀内; 村田　敏則
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-12
Filing date: 1985-07-12
Publication date: 1987-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ビデオ信号を所定期間遅延するに好適なビデ
オメモリに関する。

〔発明の背景〕

従来、ビデオ信号を半導体メモリを用いて保狩しておく
ものとして、例えば「日経エレクトロニクスＪ　１９８
４年８月２７日号、階３５０　、　ｐｐ　２２７〜２４
５における斎藤及び１越による「１２８０　Ｘ１０２４
画素のグラフィックディスプレイ用フレーム・バッファ
をニブル・モード付６４ＫＲＡＭで設計」と題する文献
に論じられているものがあるっこの文献にも述べられて
いる様に、ビデオ信号を記録するには一般に、高速に入
出力が可能なこと及び大容量であることが要求される。

例えば。

ＮＴＳＣ方式のテレビ信号を１フイ一ルド期間記録スる
ためのフィールドメモリ７考えると、ｖａ本化周波数を
４　ｆｓｃ　（但し、ｆｓｃは色副搬送周波数で約３．
５８　ＭＨｚ　）、量子化数を８ｔ）ｉｔとするならば
メモリ容量は約２Ｍｂ目必要であり、１データあたりの
サイクルタイム（ま約７Ｑ　ｎｓで動作することが必要
となる。

通常、この様な大容量メモリシステムにはダイナミツク
ルＡＭの使用が必須となる。これ（ま、ビット当たりσ
）コストが低いことと、チップ当たりの集積度が高いの
で実装面構な少なくできることなどによる。

ところが、従来のダイナミックｌ（ＡＭ’ｇビデオ用に
用いるときの問題点として次のものが考えられる。

（１）　　ａ作速度が遅いこと。従来のダイナミツクル
ＡＭのサイクルタイム）Ｘ　２００ｎｓ　１７後である
ので・、複数）ＣＡＭを同時に動作させるという並列処
理が必要となる。

（２）　　メモリセルアレイの構成が不都合であること
従来のダイナミック）ｌ、ＡＭの構成は６４Ｋｂｉｔで
２５６　Ｘ　２５６であり、２５６　Ｋ　ｂｉｔでは５
１２　Ｘ　５１２が一般的である。ビデオメモリとして
は水平走査線の本数と１水平走査期間での標本化数に合
わせた構成が望ましい。前述のＮＴＳＣ方式テレビ信号
を例にとると、２６３行×９１０列になるらしたがって
、従来の様な構成のダイナミックＲＡ　Ｍ　Ｙ用いると
、縦または横方向のメモリ容量が不足するか、または余
ってしまうことになる。

（３）　　制御用回路規模が大きいこと。メモリのアド
レス発生回路やメモリライトＩＮ　−９７’、ｊど、各
種の制御用３号ケ発生するための周辺ＩＰ！Ｊ路が必要
となる。また、上記（１）及び（２）ン解決するために
も回路規模は増大することになる。

〔発明の目的〕

不発明の目的は、高速でデータの入出力が可能な大容量
のビデオメモリを提供することにある。

〔発明の概要〕

上記目的を達成するために本発明は、１枚あたりのメモ
リ容量が約１フィールド８’ＪＩ（！あるｎ枚のメモリ
セルと、このｎ枚のメモリセルアレイのそれぞれと１行
分のデータの転送を並列に行うｎ本のラインバッファと
、データの入力Ｙｎビットりうち選択的に行うためのコ
ントロール信号を入力してラインバッファを制御する信
ｇを発生するデコーダと、上記データの転送及び入出力
を同期的に行うためにクロックを入力してタイミング１
５号を発生するタイミング発生器とでビデオメモリンＷ
成することン特徴とし、データ入力端記ラインバッファ
に対して直列に行うことにより高速の人出力乞可能にし
たこと庖％徴とする。

〔発明り実施例〕

以下１本発明の一実施例を第１図により説明する。

第１図において、１０１は本発明によるビデオメモリ、
１０２はデータ入力端子、１０３はデータ出力端子、１
０４はアウトプットイネーブル（１丁）入力端子、１０
５はライトイネーブル（Ｗｌ）コントロール入力端子、
１０６はクロック入力端子、１０７は水平同期偏号゛入
力端子、１０８は垂直同期信号入力端子、１０９〜１１
１はメモリセルアレイ、１１２〜１１４はラインバッフ
ァ、１１５ハロウアドレスカウンタ、１１６はリフレッ
シュアドレスカウンタ、１１７はマルチプレクサ％　１
１８はカラムアドレスカウンタ、１１９はデコーダであ
る。

ｎ本のラインバッファ１１２〜１１４は、それぞれｎ枚
のメモリセルアレイ１０９〜１１１から、同時に１行分
のデータが転送された後、クロック入力端子１０６から
のクロックに従って１行分のデータを順′ｅＫ、出力し
ていく。

一方、データ入力端子１０２からのｎビットのデータ（
＝、ｎ本のラインバッファ１１２〜１１４に対してクロ
ックに従って順次書込まれていく。こりとき、上記ライ
ンバッファ１１２〜１１４からの出力とラインバッファ
１１２〜１１４への入力は！複することのないように制
御し、ラインバッファ１１２〜１１４中のあるメモリセ
ルについては、必ず出力が済んだ後に入力が行われるよ
うにする。

カラムアドレスカウンタ１１８ハクロツクをカウントし
、ラインバッファ１１２〜１１４内のどのメモリセルを
選択するかの制御イ百勺を作成する。

ロウアドレスカウンタ１１５ハ水平同期１Ｈ号入力端子
１０７からの水平同期悟ｇをカウントし、ｎ枚のメモリ
セルアレイのどの行を選択してラインバッファ１１２〜
１１４とのデータ転送を行うかケ制御する信号を作成す
る。こＶノとき、水平同期１Ｍ号入力端子１０７からの
信号が入力されない場合１ま、カラムアドレスカウンタ
１１８７））らり、ｌ水平走査期間ＶＣ１回出力される
ＩＭ−号ゲカウントするようにする。

リフレッシュアドレスカウンタ１１６１１、メモリセル
アレイ１０９〜１１１がダイナミックメモリテする場合
には、リフレッ／：ＬｗＪ作が必要であるのでリフレッ
シュアドレスを発生する。リフレッシュ前作を行うタイ
ミングとしては、ラインバッファ１１２〜１１４との間
でデータ転送を行っていないときを選ぶ。

マルチプレクサ１１７はロウアドレスカウンタ１１５か
らりロ１ンアドレスとリフレッシュアトルスを切替えて
、メモリセルアレイ１０９〜１１１に対して与えるもの
である。

メモリセルアレイ１０９〜１０１はそれぞれ約１フィー
ルド分のメモリ容量を持ち１行方向りメモリ容量は入力
するビデオ信号の水平走査＠数を包含した値とし、列方
向のメモリ容１ｉ１１水平走査期間中の標本化数を包含
した値の構成とするっ本実施例では、ビデオメモＩＪ　
１０１に対するデータの入出力は、ｎ本りバッファメモ
１Ｊ１１２〜１１４に対して行なわれているりで、高速
動作が可能であり、ビデオ酒号のように高速動作が必要
な信号についても問題を生じない。また、ラインバッフ
ァ１１２〜１１４中の同一メモリセルに対してのデータ
の入出力が重複しないように制御し、出力が済んだ後に
入力を行うようにしているので、データが失われること
なくビデオ信号のビデオメモリ１０１への入力と出力と
を同時に行うことが可能となる。

また、本実施例では、メモリセルアレイ１０９〜１１１
やラインバッファ１１２〜１１４ヲ制御するためのアド
レスカウンタを、ビデオメモリ１０１中に内蔵している
ので、本発明によるビデオメモＩＪ　Ｙ用いるときの周
辺回路を大幅に省略することができる。

’ｊｉ　Ｊ６、垂直同期信号入力端子１０８から入力し
た垂直同期信号によって、ロウアドレスカウンタ１１５
Ｙ’Ｊセツトし、水平同期店号入力端子１０７から入力
した水平同期信号によってカラムアドレスカウンタ奢リ
セットするなどして、ビデオメモリ１０１の動作とビデ
オ信号との同期を取ることが可能となる。

また、アウトプットイネーブル入力端子１０４からの入
力旧号によって、データ出力端子１０３からのデータ出
力を制御する。

なお、ライトイネーブルコントロール入力端子１０５か
ら入力したｉｑによりｎ本のラインバッファ１１２〜１
１４りいずれかに選択的に書き−込みを行うようにする
。この動作を、説明を簡嘆にするために第１図における
ｎを４として、第２図を用いて説明する。

第２図（ａ）において、２０１〜２０４はデータ入力端
子、２０５〜２０８はデータ出力端子、２０９〜２１１
はライトイネーブルコントロール入力端子、２１２〜２
１５はメモリセルアレイ、２１６〜２１９はラインバッ
ファ、他は第１図と同じである。

前述したように、第２図ｅこ３ける実施例は第１図ＫＥ
ける実施例でＨ＝ｅ　４とした場合に相当するので、通
常の動作説明（！省略する。

本実施例では、ライトイネーブルコントロール入力端子
に３本を割り当てているりで、８通りりライトモードが
定義できる。例えば、第２図（ｂ）の表に示すようｅこ
定義するのなら１通常の１フィールド×４ビツト１ｌｉ
ｈｘとしての使用σ）他、４ビツトのうちいずれかに対
してのみ選択的に書き込みを行うビットマスク機能を実
現できる。こｎにより０、あるビットの情報のみを更新
したい場合や、後で説明するような４フィールド×１ビ
ツト構成としての用い方も可能となる。

本実施例では、ライトイネーブルコントロール信号によ
り、ビットマスク機能を実現しているがこのとき、例え
ば第２図（ｂ）りような設足により、Ｄｐイネーフ゛ル
モードからＤ３イ不−フ゛ルモードまでを切り替えるよ
うにする。

これによると、ライトイネーブルコントロール入力端子
２０９からの入力ａおよびライトイネーブルコントロー
ル入力端子２１１からの入力Ｃの２ビツト？制御するこ
とで、Ｄφイ不−フ゛ルモードからＤ３イネーブルモー
ドま゛（？Ｙ順次切り替えていくことができる。

また、こり切り替えに際しては、３ビツトの大力１１１
号のいずれか１ビツトのみが以前のモードに対して変化
しているだけ１まので、グリッジなどン発生することが
少なく、安定な制＃を行うことが可能になる。

なお、第２図（ｂ）　Ｋおけるオールイネーブルモード
は、ビデオメモＩＪＩＯＩに対するデータの入出力を同
時に行うための通常のモードである。

また、オールインヒビットモードは、ビデオメモリ１０
１に対する書込みを停止して、読出しのみを行うための
モードである。

さらに、上記のオールイネーブルモードとオールインヒ
ビットモードは、第２図（ｂ）から明らかな様に、ライ
トイネーブルコントロール入力端子２１１からの信号Ｃ
（１）ｉで切換えることができるので、全ビット書込み
を停止して読出しのみを行うような制御を容易に行うこ
とが可能となる。

第３図（ａ）　、　（ｂ）に本発明によるビデオメモリ
ｔ（１ビツト×４フィールド）の遅延回路として用いる
例を示す。

第３図（ａ）にεいて、ビデオメモ’Ｊ　３０１の曹き
込みモードはオールイネーブルモードとする。大力信号
をビデオメモリ１０１０入力鴇子ＩＤｏへ入力し・。

出力端子ＯＤｏ　、　０１）ｌ、　ＯＤ２からの出力侶
ｇ暑それぞれ入力端子ＩＤＩ　、　ＩＤ２　、　ＩＤａ
へと導（。出力端子ＯＤｏ　、　ＯＤＩ　、　ＯＤ２　
、　ＯＤａにはそれぞれ入力端子ＩＤｏ　、　ＩＤｌ、
　ＩＤ２　、　ＩＤａの入カイ＝Ｓｔ馨ｌフィールド遅
延したｇｄ号が出力ざイムるので、出力端子３０２には
入力端子３０１へ入力される元の入力偽号ｔ４フィール
ド遅延した係号が得られる。

第３図（ｂ）において、１０１は本発明によるビデオメ
モリ、３０３はセレクタ、３０５はパルス発生器である
。

入力端子３０１からの大力信号をビデオメモリ１０１０
）入力端子ＩＤｏ　、　ＩＩ）１　、　ＩＤ２　、　Ｉ
Ｄ３　ヘ入力する。また、出力端子ＯＤｏ　、　ＯＤｌ
、　ＯＤｚ　、　ＯＤｚからの出力信号をセレクタ３０
３へ導く。パルス発生器３０５は各種パルスを発生し、
ビデオメモリ１０１のライトイネーブルおよびセレクタ
３０３の制御ン行う。

入力端子３０１より入力された信号をビデオメモリ１０
１０４つの入力端子ＩＤｏ　、　ＩＤｌ、　ＩＤ２　、
　ＩＤ３に導くが、データの書き込みはこのうち１つの
端子のみから行われるようにライトイネーブルを制御す
る。この誉き込みをＩＤｏ　、　ＩＤｚ　、　ＩＤ２　
、　ＩＤ３の順に１フィールド毎に切り替える。例えば
、１フイ一ルド間、入力端子ＩＤｏより書き込みを行っ
たとすると、次にＩＤｏより書き込みが行われるまでの
４フイ一ルド間は、このデータが４回繰り返して読み出
されるので、最大４フィールド遅延したデータが出力端
子ＯＤｏに得られる。ＯＤＩ　、　ＯＤ２゜ＯＤａにつ
いても同様であるので、常［４フィールド遅れの信号が
得られるように、０１）Ｏ、ＯＤｔ　。

ＯＤ２　、　ＯＤａからの出力信号をセレクタ３０３に
おいて切り替えて出力することにより、元の大力信号を
４フィールド遅延した信号が得られる。

ビデオメモリ１０１σフライトイネーブル端子ａ。

ｂ、ｃに、第３図（Ｃ）に示すパルスを与えることによ
り所望の薔き込みを行うことができる。これらのパルス
（ユ垂直同期傷号Ｖから容易に成虫でき。

またこのパルスなセレクタ３０３０制御信号としてその
まま用いることができる。またセレクタ３０３０制御パ
ルスの位相を変化させれば、遅延ｍ’ｋｌフィールドか
ら４フィールドまで容易に切り替えられる。

第４図（ａ）に本発明のビデオメモリ１０１を用いた他
の一実施例のブロック図を示す。本実施例によれば、画
面なｎ分割し、ｎ個の映像を表示することが容易にでき
る。

第４図（ａ）において、１０１は本発明のビデオメモリ
、４０１は映像データの入力端子、４０２は水平同期信
号Ｈの入力端子、４０３は垂直同期信号Ｖの入力端子、
４０４はクロマのサブキャリア周波数ｆｓｃの４倍の周
波数のクロックの入力端子、４０５は映像データを選択
するためのチャンネルコントロ−ル信号の入力端子、４
０６は水平同期信号４０２．垂直同期信号４０３、クロ
ック４０４０周波数ケ夫々４倍するためのｎ分周回Ｍ、
　４０７はビデオメモリ１０１の書き込みを制御する信
号を発生するＷＥコントロール回路である。

この一実施例において、例えば画面′？：９分割して表
示する場合について、以下に説明する。

通常の周波数でビデオメモＩＪ　１０１を動作させた場
合、ビデオメモリ１０１には１フイ一ルド分の映像デー
タが蓄えられる。９分割する場合は、ｎ分周回路４０６
で、水平同期侶ｇＨ１垂直同期偏号Ｖ及びクロックが夫
々３分周され、水平走査周波数ｆＨハｆＨ／３　　、垂
ｉ！走査周波ｌｌｌ！ｆｖはｆＶ／３　、　クロックの
周波数４　ｆｓｃは４ｆｓｃ／３　　Ｋ変換されて、ビ
デオメモリ１０１に入力されろ。従って、ビデオメモリ
１０１内のアドレスカウンタは、通常のｌ／３のスピー
ドでカウントする。一方、映像データの入力端子４０１
から人力されるデータのスピードは、４ｆｓｃであるの
で、３個のデータの内の１個がＷ】コントロール信号に
従って記憶される。従って、ビデオメモリ１０１の１ラ
インには、３ライン分の映像データが記憶できる。この
動作がｆＶ／３　周期で繰り返される。

次に、チャンネルコントロール消号の入力端子４０５か
ら人力されるチャンネルコントロール信号（工、第４図
（ｂ）に示すビデオメモリ１旧りどの区分を選択するか
を制御する信号である。また薄］コントロール回路４０
７は、ｆＶ／３周期でリセットされ、水平同期信号Ｒを
カウントするカウンタ回路を持っており、ｆＶ／３周期
に１回チャンネルコン１トロール信号で選択された９区
分の内の１区分ｔビデオメモリ１０１内のアドレスカウ
ンタが指定している期間だけＷＥコントロール［ｆｆＹ
オンし、データを書き込めるようにする。従って、映像
データが３ライン毎に１ライン圧縮されてビデオメモリ
１０１に記憶され、ｆＶ／３周期で１区分り映像データ
が書き込める。

こり一実施例によれば、ビデオメモリ１０１内のアドレ
スカウンタは、ｆＶ／３周期でリセットされ、。

この１周期に９分割した画面の１区分がビデオメモ’Ｊ
ＩＯＩに記憶される。従って、通常モードの２７フイ一
ルド分の時間で、９個の画面をビデオメモリ１０１に記
憶できる。

この一実施例（工、本発明のビデオメモ！、ｌ　１０１
に簡略な周辺回路な付加することにより、ｎ分割の画面
を得ることができ、また分割した画面の出力位置も任意
とすることができる。

本発明のビデオメモＩＪＩＯＩＹ用いて、画面を１２分
割する他の一実施例な以下に説明する。この一実施例の
構成は、第４図（ａ）と同じであるが、分割した画面を
出力する位置の順番を限定し、最初の１画面Ｑ）出力位
置を第４図（ｂ）の第Ａ行の任意の区分へ、２番目の画
面の出力を第８行の任意の区分へ、３番目の画面の出力
を第０行の任意の区分へ・。

４番目の画面の出力を第Ａ行の残りの２区分の内の１つ
へ、以下同様の操作を繰り返せば、Ｗ１コントロール回
路で作るＷＥコントロール信号は、ｆＶ／３周期で１区
分なコントロールする必要はなく、ｆｖ同周期１区分の
データが書き込める。この場合は、３フィールドで分割
した３つの画面なビデオメモリ１０１に記憶できるので
、９フィールドで９画面の表示ができる。

第５図に１本発明によるビデオメモＩＪ　’に用いたシ
ステムの一実施例を示す。本実施例によるとライトペン
人力による静止画像への簀込みン行うシステムを容易Ｖ
ｃ１１ｆ成でさる。

第５図１ｃおいて５０１はディスプレイ、５０９はＤ／
Ａ（デジタル・アナログ）変換器、１０１は本発明によ
るビデオメモリ、５０３はタイミング発生器；５０４は
ライトペン、５０５はアドレス検出器、５０６はラッチ
回路、５０７は書込み制御回路、５０８は色指足回路で
ある。

第５囚において、ビデオメモリ１０１に蓄えられたビデ
オ信号なＪ＠次読み出し、Ｄ／Ａ変換器５０９によりア
ナログ信号に変換して、ディスプレイ５０１に表示する
ことｒｃより静止画再生を行う。ビデオメモリ１０１と
ディスプレイ５０１’はどちらもタイミング発生器５０
３からの同期信号によりて駆動されているりで、ビデオ
メモリ１０１内の記憶領域の位置とブラウン管面上の空
間的位置とは１対１に対応している。ライトペン５０４
をディスプレイ５０１のブラウン管面上の書き込みを行
いたい位置にあてる０ライトペン５０４はよく知られて
いるようにディスプレイ５０１のラスタを検出しパルス
な発生する。すなわちライトペン５０４で指定した位置
の画素が走査された時にパルスが底生される。

アドレス検出器５０５によって、タイミング発生器５０
３からのＨアドレスおよびＶアドレスな、ライトペン５
０４において検出されたパルスのタイミングでホールド
する。この）ＩアドレスおよびＶアドレスは、ビデオメ
モリ１０１より読み出し中の画素ｔすなわちディスプレ
イ５０１で表示中の画素の両面上での水平方向および垂
直方向の位置を示すものであるので、アドレス検出器５
０５ではライトペン５０４で指定した画面上での位置が
検出される。アト１／ス検出器５０５ＶＣ：Ｆ６いでホ
ールドされたＨアドレスおよびＶアドレスを、ラッチ回
路５０６においてタイミング発生器５０３から導かれる
Ｖのタイミングでラッチし、書き込み制御回路５０７に
導く。

−万、アドレス検出器５０５に導いたのと同じＩ（アド
レスおよびＶアドレスを書き込み制御回路５０７に導き
、これとラッチ回路５０６からの出力との比較を行う。

この両信号が一致したときに、画面上でのライトペン５
０４で指定した位置に対応する画素データがビデオメモ
リｌ０ＩＩＣおい゛Ｃアクセスされているりで、こりと
きにビデオメモリ１０１への省き込みケ行うことにより
、ライトペン５０４で指定した任意の位置への書き込み
がａＴ能となる。

すなわちビデオメモリ１０１に１Ｍ７Ｌられた各Ｌｉ１
ｌＩ素のデータを順次アクセスして胱出しを行い、ライ
トペン５０４で指定した位置の画素へりアクセス時には
ぎらにデータの書き込みを行う。こり際、書き込む色は
色指定回路５０８により指定する。書き込みが終了した
データは次のアクセス時以降は静止画像として続出され
る。

本実施例のシステムでは、画面上の各画素に対応するビ
デオメモリ１０１での記憶領域ン常に順次アクセスして
データを読み出し、ライトペン５０４で指定した画素に
ついてはさらにデータり蒼き込みｔ行う。したがって、
データｖ）書き込みと読み（支）しとで別のアクセスを
行う必要がなく、書き込みのアルゴリズムは簡嘔であり
、書き込み用の回路の構成は簡哄で規模も小ざい。また
、ラッチ回路５０Ｇの後段に例えば加算器、減算器など
の演算器、あるいはｆ（（ＪＭ等を設け、ラッチ！！回
路５０６の出力からσ〕ＨアドレスＶアドレスを変換す
ることも考えられる。例えば、減算器によりＨアドレス
カ）らある一定値を減することにより、ラスターが出′
Ｃからライトペン５０４がそわ、′ｆｔ侠出するまでの
遅れ時間の補正を容易に行うことができる。またライト
ペン５０４で指定した位置の画素を中心とする、例えば
３×３画素についてデータり誉き込みを行うことにより
、書き込む線の太さ、点の大きさ等を調整することが可
能である。

本発明のビデオメモＩＪ　Ｙ用いると、′ｉ！４６図に
示す構成でビデオプリンタとの接続が可能になる。

第６図中、１０１は本でｔ明のビデオメモリを、５０９
はＤ／Ａ　（デジタル／アナログ）ｆ換器を、５０１は
ディスプレイ）ｌ−、６０１はスイッチを、６０２はス
イッチ制御回路馨、６０３はタイミング発生器を。

５０６（ユラッチ回路を、６０４はラインメモリを、６
０５はビデオプリンタを示す。ビデオメモＩＪＩＯＩは
、映像信号凡・Ｇ−Ｂを出力する。スイッチ６０１は、
たとえば５１２フレームごとに凡・Ｇ＠Ｂン切り換える
。ラッチ回路５０６は、各走査線ごとに同一水平位置に
ある点りデータをラッチする。

タイミング発生器６０３は、ラッチする水平位置をフレ
ームごとに、たとえばＪ−１５１２（ｊ：有効水平走査
距離）づつ移動させる。第７図にラッチする点を示す。

ラインメモリ６０４は１垂直ラインの１データを記憶す
る。

第６図の本発明のビデオメモリを用いた実施例によれば
、静止画をティスフ゛レイに表示しつつ。

ビデオプリンタにより静止画をプリントすることができ
る。

〔発明の効果〕

本発明によると、ビットマスク機能ヶ持ち、高速シーリ
アル入出力のできる大容量ビデオメモリ馨実現できる。

【図面の簡単な説明】

第１図および第２図（ａ）は本発明の実施例０９１０２
２図、第２図（ｂ）はビットマスク機能の説明図。ｗＪ３図（ａ）８よび（ｂ）はビットマスク機能の使用
例を説明するフロック図、第３図（Ｃ）はビットマスク
機能の使用例を説明する波形図、第４図はマルチ画面機
能を説明するブロック図、第５図はライトベン機能を説
明するブロック図、第６図（まビデオプリンタとの接続
例りブロック図、第７図はビデオプリンタの説明図であ
る。１０１・・・ビデオメモリ　　　１０２・・・データ入
力端子１０３・・・データ出力端子１０４・・・アウトプットイネーブル入力端子１０５・
・・ライトイネーブル入力端子１０６・・・クロンク入
力端子１０７・・・水平同期イぎ号入力端子１０８・・・垂直同期信号入力端子１０９・・・メモリセルアレイ　１１２・・・ラインバ
ッファ１１５・・・Ｏグアドレスカウンタ１１６・・・リフレッシエアドレスカウンタ１１７・・
・マルチプレクサ１１８・・・カラムアドレスカウンタ１１９・・・デコーダ δ口第　２　図（シ）第　３　図（］１フイーＩＬド゛時閉第４図（Ｌ：）−）（脚ｉ１件の表示昭和６０　手持１ニア「願第　１５２２４９　　号発明
の名称　ビデオメモリ補正をする者１け巨の１艷　特許出願人１、　　咋　　　　’５１１］１１’１式Ｑｌｌ　　　
口　　立　　製　　作　　所代　　　理　　　人

Claims

【特許請求の範囲】

１、標本化して量子化したビデオ信号を数フィールド期
間遅延し、または保持するビデオメモリにおいて、１枚
あたりのメモリ容量が約１フィールド容量であるｎ（ｎ
は正の整数）枚のメモリセルアレイと、ｎ本のラインバ
ッファと、該ｎ枚のメモリセルアレイとこれらに対応す
る該ｎ本のラインバッファ間において１行分のデータを
並列に転送しあう手段と、該ｎ本のラインバッファのそ
れぞれに対して１行分のデータを直列に入力しまたは出
力しまたは入力及び出力する手段と、該ｎ本のラインバ
ッファに対してデータを入力する際にｎ本のうちいずれ
かに対して選択的にデータを入力する手段と、上記デー
タの転送または入出力を同期的に行うためにクロックを
入力してタイミング信号を発生するタイミング発生器と
を有することを特徴とするビデオメモリ。