JPH05281939A - ハードウエア圧縮解除を一体化したビデオｒａｍアーキテクチャ - Google Patents
ハードウエア圧縮解除を一体化したビデオｒａｍアーキテクチャInfo
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- JPH05281939A JPH05281939A JP4133862A JP13386292A JPH05281939A JP H05281939 A JPH05281939 A JP H05281939A JP 4133862 A JP4133862 A JP 4133862A JP 13386292 A JP13386292 A JP 13386292A JP H05281939 A JPH05281939 A JP H05281939A
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Abstract
(57)【要約】
【目的】 改良された画像バッファを供する。
【構成】 記載された画像バッファ半導体チップは、少
なくとも１対の色符号、および、画素画像の画素部分集
合のいずれの画素がその符号化された色符号を受信する
かを定義する値によるビット位置を含んでいるデータと
いった、圧縮された画素画像データを圧縮解除する回路
を含む。このチップは、モジュール当たり１画素ずつ、
インタリーブされた形式で格納された画素部分集合の画
素を備えたメモリモジュールのマトリックスを含む。デ
ータバスは、メモリモジュールの全部と通信し、色符号
を同報する。マスクレジスタは、ビットマスクがデータ
バス上に現れた場合にビットマスクを格納する。回路
は、選択的に、ＭＡＳＫの第１の種類のビット値に従っ
てモジュールに第１の色符号を書き込み、ＭＡＳＫの第
２の種類のビット値に従ってモジュールに第２の色符号
を書き込む。
なくとも１対の色符号、および、画素画像の画素部分集
合のいずれの画素がその符号化された色符号を受信する
かを定義する値によるビット位置を含んでいるデータと
いった、圧縮された画素画像データを圧縮解除する回路
を含む。このチップは、モジュール当たり１画素ずつ、
インタリーブされた形式で格納された画素部分集合の画
素を備えたメモリモジュールのマトリックスを含む。デ
ータバスは、メモリモジュールの全部と通信し、色符号
を同報する。マスクレジスタは、ビットマスクがデータ
バス上に現れた場合にビットマスクを格納する。回路
は、選択的に、ＭＡＳＫの第１の種類のビット値に従っ
てモジュールに第１の色符号を書き込み、ＭＡＳＫの第
２の種類のビット値に従ってモジュールに第２の色符号
を書き込む。
Description
【０００１】
【産業上の利用分野】本発明は、高性能ディスプレイシ
ステム、より詳しくは、画像圧縮解除がリアルタイムで
実行されるＶＲＡＭフレームバッファに関する。
ステム、より詳しくは、画像圧縮解除がリアルタイムで
実行されるＶＲＡＭフレームバッファに関する。
【０００２】
【従来の技術およびその課題】記憶密度の向上により、
入出力ピンの数が重要な制限要因であることがますます
明白になっている。このことは、ビデオランダムアクセ
スメモリ（ＶＲＡＭ）のチップ当たり１メガビットから
チップ当たり４メガビットへの成長を調べることによっ
て示される。通常の１メガビットＶＲＡＭは、２８ピン
パッケージを用いている。しかし、４メガビットＶＲＡ
Ｍについて提起された規格は、３６ピン増え、６４ピン
パッケージを使用している。これは、メモリチップに対
しより大きい物理的大きさを要求するだけでなく、開発
されているような、高密度メモリチップに問題を生じる
原因ともなっている。
入出力ピンの数が重要な制限要因であることがますます
明白になっている。このことは、ビデオランダムアクセ
スメモリ（ＶＲＡＭ）のチップ当たり１メガビットから
チップ当たり４メガビットへの成長を調べることによっ
て示される。通常の１メガビットＶＲＡＭは、２８ピン
パッケージを用いている。しかし、４メガビットＶＲＡ
Ｍについて提起された規格は、３６ピン増え、６４ピン
パッケージを使用している。これは、メモリチップに対
しより大きい物理的大きさを要求するだけでなく、開発
されているような、高密度メモリチップに問題を生じる
原因ともなっている。
【０００３】従来、高密度メモリチップの使用によって
もたらされる１つの主要な利点は、メモリチップの大き
さの縮小により、より大きなボードスペースが得られる
ことであった。しかし、４個の１メガビットＶＲＡＭに
要するボードスペースを１個の４メガビットＶＲＡＭの
それと比較した場合、要求されるボードスペース全体は
ほぼ同一である。さらに、メモリチップ技術の継続的な
開発により、１６メガビットメモリチップに続き、６４
メガビットメモリチップも登場している。メモリチップ
の大きさとともに入出力ピンが増加するというこの傾向
が続いた場合、１６メガビットＶＲＡＭチップは、デー
タポートだけで１２８本のピンを要することになる（ラ
ンダム入出力ポート用に６４本、シリアル入出力ポート
用に６４本）。増大する入出力ピン要求の問題は、５１
２本のデータピンが要求される６４メガビットメモリチ
ップを考えた場合、よりいっそう明白になる。
もたらされる１つの主要な利点は、メモリチップの大き
さの縮小により、より大きなボードスペースが得られる
ことであった。しかし、４個の１メガビットＶＲＡＭに
要するボードスペースを１個の４メガビットＶＲＡＭの
それと比較した場合、要求されるボードスペース全体は
ほぼ同一である。さらに、メモリチップ技術の継続的な
開発により、１６メガビットメモリチップに続き、６４
メガビットメモリチップも登場している。メモリチップ
の大きさとともに入出力ピンが増加するというこの傾向
が続いた場合、１６メガビットＶＲＡＭチップは、デー
タポートだけで１２８本のピンを要することになる（ラ
ンダム入出力ポート用に６４本、シリアル入出力ポート
用に６４本）。増大する入出力ピン要求の問題は、５１
２本のデータピンが要求される６４メガビットメモリチ
ップを考えた場合、よりいっそう明白になる。
【０００４】この問題の一つの解決策は、データピンの
数を制限し、行および列のメモリモジュールの数を増や
すことである。例えば、４メガビットＶＲＡＭは５１２
ｘ５１２ｘ１６として機器構成されているので、１６メ
ガビットＶＲＡＭは、５１２ｘ５１２ｘ６４ではなく、
１０２４ｘ１０２４ｘ１６として機器構成することがで
きよう。この方法が使用された場合、入出力ピン数はほ
ぼ同一のままであるが、より大きなメモリセルアレイを
メモリチップ内に備えることは、本質的にシステム設計
のインタリーバビリティを低減させる。
数を制限し、行および列のメモリモジュールの数を増や
すことである。例えば、４メガビットＶＲＡＭは５１２
ｘ５１２ｘ１６として機器構成されているので、１６メ
ガビットＶＲＡＭは、５１２ｘ５１２ｘ６４ではなく、
１０２４ｘ１０２４ｘ１６として機器構成することがで
きよう。この方法が使用された場合、入出力ピン数はほ
ぼ同一のままであるが、より大きなメモリセルアレイを
メモリチップ内に備えることは、本質的にシステム設計
のインタリーバビリティを低減させる。
【０００５】画素当たり１６ビットで１０２４ｘ１０２
４の解像度を有するフレームバッファシステムを考えた
場合、こうしたバッファは、４個の４メガビットＶＲＡ
Ｍ（５１２ｘ５１２ｘ１６）または１個の１６メガビッ
トＶＲＡＭ（１０２４ｘ１０２４ｘ１６）のいずれかを
要求する。このフレームバッファの最大スループット
は、１個のＶＲＡＭの高速ページモードアクセス帯域幅
に限定される。このフレームバッファの設計を４メガビ
ットＶＲＡＭによって実施した場合、それら４個のＶＲ
ＡＭが要求されるが、付加性能のために四重インタリー
ブすることができる。あるローカルワークステーション
がこのフレームバッファスループットを保持できるとす
れば、こうしたフレームバッファの最大性能は、（４個
のＶＲＡＭが同時にアクセスできるので）、各ＶＲＡＭ
の性能の４倍である。高速ページモードのサイクルタイ
ミングが１６メガビットおよび４メガビットＶＲＡＭの
両者について同一である場合、より小型のＶＲＡＭによ
って実施されたフレームバッファは、大型のＶＲＡＭに
よって実施されたフレームバッファよりも高性能を有す
る。
４の解像度を有するフレームバッファシステムを考えた
場合、こうしたバッファは、４個の４メガビットＶＲＡ
Ｍ（５１２ｘ５１２ｘ１６）または１個の１６メガビッ
トＶＲＡＭ（１０２４ｘ１０２４ｘ１６）のいずれかを
要求する。このフレームバッファの最大スループット
は、１個のＶＲＡＭの高速ページモードアクセス帯域幅
に限定される。このフレームバッファの設計を４メガビ
ットＶＲＡＭによって実施した場合、それら４個のＶＲ
ＡＭが要求されるが、付加性能のために四重インタリー
ブすることができる。あるローカルワークステーション
がこのフレームバッファスループットを保持できるとす
れば、こうしたフレームバッファの最大性能は、（４個
のＶＲＡＭが同時にアクセスできるので）、各ＶＲＡＭ
の性能の４倍である。高速ページモードのサイクルタイ
ミングが１６メガビットおよび４メガビットＶＲＡＭの
両者について同一である場合、より小型のＶＲＡＭによ
って実施されたフレームバッファは、大型のＶＲＡＭに
よって実施されたフレームバッファよりも高性能を有す
る。
【０００６】ＶＲＡＭのシリアル出力ポートも同様の問
題を有する。１０２４ｘ１０２４ｘ１６フレームバッフ
ァに単一の１６メガビットＶＲＡＭが使用された場合、
そのシリアル出力スループットは、その解像度のモニタ
のビデオ帯域幅のスループットと少なくとも同一でなけ
ればならない。しかし、通常のＶＲＡＭは現在、約３３
ＭＨｚのシリアル帯域幅を示す。６０ Ｈｚ、１０２
４ｘ１０２４の解像度のモニタは少なくとも６０ ＭＨ
ｚのビデオデータ速度を要求する。従って、高性能ＶＲ
ＡＭのシリアル出力性能が改善されなければならないこ
とは明白である。
題を有する。１０２４ｘ１０２４ｘ１６フレームバッフ
ァに単一の１６メガビットＶＲＡＭが使用された場合、
そのシリアル出力スループットは、その解像度のモニタ
のビデオ帯域幅のスループットと少なくとも同一でなけ
ればならない。しかし、通常のＶＲＡＭは現在、約３３
ＭＨｚのシリアル帯域幅を示す。６０ Ｈｚ、１０２
４ｘ１０２４の解像度のモニタは少なくとも６０ ＭＨ
ｚのビデオデータ速度を要求する。従って、高性能ＶＲ
ＡＭのシリアル出力性能が改善されなければならないこ
とは明白である。
【０００７】シリアル出力帯域幅の制約についての一つ
の解決策は、シリアル出力をＶＲＡＭで並列にすること
である。しかしこれは、メモリチップの入出力ピンの数
を増やすことになるので、できれば避けるべきである。
の解決策は、シリアル出力をＶＲＡＭで並列にすること
である。しかしこれは、メモリチップの入出力ピンの数
を増やすことになるので、できれば避けるべきである。
【０００８】ＶＲＡＭ画像バッファの性能を改善するた
めに、画像データの圧縮／圧縮解除が使用されている。
画像の圧縮および圧縮解除を用いる利点は、ソース側で
画像を記録するために要する記憶域が低減されることで
ある。さらに、画像を転送するために必要な帯域幅も縮
小される。
めに、画像データの圧縮／圧縮解除が使用されている。
画像の圧縮および圧縮解除を用いる利点は、ソース側で
画像を記録するために要する記憶域が低減されることで
ある。さらに、画像を転送するために必要な帯域幅も縮
小される。
【０００９】好ましい圧縮アルゴリズムは、Ｈｅａｌｙ
らによって“Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂａｎｄｗ
ｉｄｔｈ Ｃｏｍｐｒｅｓｓｉｏｎ Ｕｓｉｎｇ Ｔｒ
ｕｎｃａｔｉｏｎ Ｃｏｄｉｎｇ”（ＩＥＥＥ， Ｔｒ
ａｎｓ． Ｃｏｍｍ．， ＣＯＭ−９， Ｄｅｃ． １
９８１， ｐｐ．１８０９−１８２３）に詳述されてい
る、ブロックトランケーション法である。この方法は、
高品質なテキストおよびグラフィックの画像圧縮解除、
および、合理的な品質の、テレビ状の自然な画像を付与
する。この圧縮法自体は、本発明に直接には関係しない
ので、その一定の側面のみを再検討する。
らによって“Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂａｎｄｗ
ｉｄｔｈ Ｃｏｍｐｒｅｓｓｉｏｎ Ｕｓｉｎｇ Ｔｒ
ｕｎｃａｔｉｏｎ Ｃｏｄｉｎｇ”（ＩＥＥＥ， Ｔｒ
ａｎｓ． Ｃｏｍｍ．， ＣＯＭ−９， Ｄｅｃ． １
９８１， ｐｐ．１８０９−１８２３）に詳述されてい
る、ブロックトランケーション法である。この方法は、
高品質なテキストおよびグラフィックの画像圧縮解除、
および、合理的な品質の、テレビ状の自然な画像を付与
する。この圧縮法自体は、本発明に直接には関係しない
ので、その一定の側面のみを再検討する。
【００１０】このアルゴリズムの基本的な考えは、２色
（各３バイト）および１６ビット幅のＭＡＳＫによっ
て、４ｘ４画素の各領域（画素当たり３バイトとして、
４８バイト）を表現することである。この２色は、４ｘ
４画素領域の色分布を最良に表現するように統計的に計
算される。これらの２色は、ＨＩ色およびＬＯ色と呼ば
れる。各マスクビットは、対応する画素がＨＩ色または
ＬＯ色のいずれを得るべきかを決定する。このＭＡＳＫ
が「１」である場合、対応する画素はＨＩ色を得る。Ｍ
ＡＳＫが「０」の場合、対応する画素はＬＯ色を得る。
これは図１に例示されているように、４ｘ４画素領域２
０の、そのＭＡＳＫ ２２へのビットマッピングであ
る。４ｘ４画素がＨＩ色およびＬＯ色（それぞれ３バイ
ト）ならびに１６ビットＭＡＳＫ（２バイト）を用いて
表現できるので、圧縮比はＲｃｍｐ＝４８／（３＋３＋
２）＝６である。
（各３バイト）および１６ビット幅のＭＡＳＫによっ
て、４ｘ４画素の各領域（画素当たり３バイトとして、
４８バイト）を表現することである。この２色は、４ｘ
４画素領域の色分布を最良に表現するように統計的に計
算される。これらの２色は、ＨＩ色およびＬＯ色と呼ば
れる。各マスクビットは、対応する画素がＨＩ色または
ＬＯ色のいずれを得るべきかを決定する。このＭＡＳＫ
が「１」である場合、対応する画素はＨＩ色を得る。Ｍ
ＡＳＫが「０」の場合、対応する画素はＬＯ色を得る。
これは図１に例示されているように、４ｘ４画素領域２
０の、そのＭＡＳＫ ２２へのビットマッピングであ
る。４ｘ４画素がＨＩ色およびＬＯ色（それぞれ３バイ
ト）ならびに１６ビットＭＡＳＫ（２バイト）を用いて
表現できるので、圧縮比はＲｃｍｐ＝４８／（３＋３＋
２）＝６である。
【００１１】圧縮解除機構は、圧縮機構よりも単純であ
る。各４ｘ４画素マトリックスについて、宛先デバイス
は、２つの色（ＨＩ色およびＬＯ色）および１６ビット
ＭＡＳＫを受信する。このＭＡＳＫの各ビットについ
て、４ｘ４画素マトリックスの対応する画素は、ＭＡＳ
Ｋビットが「１」である場合はＨＩ色を得、ＭＡＳＫビ
ットが「０」の場合はＬＯ色を得る。図２は、任意の４
ｘ４画素領域２４の圧縮されたデータ形式を示す。この
場合、各画素は、ＡまたはＢの２色のうちのいずれか一
方である。
る。各４ｘ４画素マトリックスについて、宛先デバイス
は、２つの色（ＨＩ色およびＬＯ色）および１６ビット
ＭＡＳＫを受信する。このＭＡＳＫの各ビットについ
て、４ｘ４画素マトリックスの対応する画素は、ＭＡＳ
Ｋビットが「１」である場合はＨＩ色を得、ＭＡＳＫビ
ットが「０」の場合はＬＯ色を得る。図２は、任意の４
ｘ４画素領域２４の圧縮されたデータ形式を示す。この
場合、各画素は、ＡまたはＢの２色のうちのいずれか一
方である。
【００１２】通常のシステムでは、ネットワークによっ
て受信されたデータは、ＶＲＡＭフレームバッファに格
納される準備ができるまで、ＦＩＦＯ（先入れ先出し方
式）記憶装置に一時的にバッファされる。こうしたＶＲ
ＡＭは、記憶サイクルが通常は５０ナノ秒である高速ペ
ージモードで動作する。
て受信されたデータは、ＶＲＡＭフレームバッファに格
納される準備ができるまで、ＦＩＦＯ（先入れ先出し方
式）記憶装置に一時的にバッファされる。こうしたＶＲ
ＡＭは、記憶サイクルが通常は５０ナノ秒である高速ペ
ージモードで動作する。
【００１３】圧縮解除が、圧縮データ形式をフレームバ
ッファに格納した後、ビデオリフレッシュ時に画素デー
タを圧縮解除することによって実行できることは公知で
ある。別の方法は、画像をフレームバッファに格納する
前に画像を圧縮解除することである。前者の方法は後者
の方法よりもフレームバッファの記憶域を必要としない
が、圧縮画素データ形式がデータ操作に容易には使用で
きず、そうしたほとんどあらゆる動作はまず画素データ
が圧縮解除されることを要求するので、いくつかの問題
を呈する。また、フレームバッファが圧縮データ形式だ
けを格納する場合、非圧縮画像を格納するために別のフ
レームバッファが必要になる。この解決策は、フレーム
バッファがＲＧＢ画素形式だけを含むように、フレーム
バッファに格納する前に、データを圧縮解除することで
ある。
ッファに格納した後、ビデオリフレッシュ時に画素デー
タを圧縮解除することによって実行できることは公知で
ある。別の方法は、画像をフレームバッファに格納する
前に画像を圧縮解除することである。前者の方法は後者
の方法よりもフレームバッファの記憶域を必要としない
が、圧縮画素データ形式がデータ操作に容易には使用で
きず、そうしたほとんどあらゆる動作はまず画素データ
が圧縮解除されることを要求するので、いくつかの問題
を呈する。また、フレームバッファが圧縮データ形式だ
けを格納する場合、非圧縮画像を格納するために別のフ
レームバッファが必要になる。この解決策は、フレーム
バッファがＲＧＢ画素形式だけを含むように、フレーム
バッファに格納する前に、データを圧縮解除することで
ある。
【００１４】圧縮解除に関係した多数の問題が存在す
る。第１の問題は、フレームバッファがシステムにおけ
る障害とならないために、圧縮解除がリアルタイムで行
われなければならないことである。例えば、ＩＢＭ Ｐ
Ｓ／２によって使用されている「マイクロチャネルバ
ス」は、１００ナノ秒ごとに３２ビットのデータ（従っ
て、２００ナノ秒ごとに１６画素の情報）を転送できる
ので、フレームバッファは、そのフレームバッファがシ
ステムにおける障害とならないために、８０００万画素
／秒（１６画素／２００ナノ秒）の最小帯域幅を必要と
する。
る。第１の問題は、フレームバッファがシステムにおけ
る障害とならないために、圧縮解除がリアルタイムで行
われなければならないことである。例えば、ＩＢＭ Ｐ
Ｓ／２によって使用されている「マイクロチャネルバ
ス」は、１００ナノ秒ごとに３２ビットのデータ（従っ
て、２００ナノ秒ごとに１６画素の情報）を転送できる
ので、フレームバッファは、そのフレームバッファがシ
ステムにおける障害とならないために、８０００万画素
／秒（１６画素／２００ナノ秒）の最小帯域幅を必要と
する。
【００１５】メモリの帯域幅を改善する古典的な解決策
は、メモリをインタリーブすることである。メモリをイ
ンタリーブするには２通りの方法がある。一つは、１記
憶アクセス時間において、Ｎ重インタリーブドメモリの
動作がＮ回生じるように、そのインタリーブドメモリに
並行してアクセスすることである。第２の方法は、異な
るモジュールへの別の記憶アクセスがＮ重インタリーブ
ドメモリにとって１／Ｎ記憶サイクル期間後に開始でき
るように、時系列オーバラップ方式でインタリーブドメ
モリにアクセスすることである。いずれの場合でも、フ
レームバッファは、そのフレームバッファがシステムの
障害にならないように、圧縮解除帯域幅が通信ネットワ
ークの帯域幅に等しいか、それより大きくなるように設
計されなければならない。帯域幅を最大にするために、
各メモリモジュールは、全部のモジュールが並行して動
作できるように、独立したデータ経路および個別の制御
を持っていなければならない。前述のように、「マイク
ロチャネルバス」の場合、１６画素の情報が２００ナノ
秒（１６画素／２００ナノ秒＝８０００万画素／秒）ご
とに転送できることに留意しなければならない。５０ナ
ノ秒帯域幅のメモリチップがメモリモジュール内で使用
されている場合、上述のＮは少なくとも４でなければな
らない（４画素／５０ナノ秒＝８０００万画素／秒）。
Ｎが１６であれば、毎秒３億２０００万画素の最大帯域
幅が得られる（１６画素／５０ナノ秒）。単純なメモリ
インタリービングは最良の性能を付与するが、それぞれ
が各自の個別のデータ経路および制御を伴う多数のメモ
リモジュールを備えることの複雑さおよびコストを正当
化するものではない。
は、メモリをインタリーブすることである。メモリをイ
ンタリーブするには２通りの方法がある。一つは、１記
憶アクセス時間において、Ｎ重インタリーブドメモリの
動作がＮ回生じるように、そのインタリーブドメモリに
並行してアクセスすることである。第２の方法は、異な
るモジュールへの別の記憶アクセスがＮ重インタリーブ
ドメモリにとって１／Ｎ記憶サイクル期間後に開始でき
るように、時系列オーバラップ方式でインタリーブドメ
モリにアクセスすることである。いずれの場合でも、フ
レームバッファは、そのフレームバッファがシステムの
障害にならないように、圧縮解除帯域幅が通信ネットワ
ークの帯域幅に等しいか、それより大きくなるように設
計されなければならない。帯域幅を最大にするために、
各メモリモジュールは、全部のモジュールが並行して動
作できるように、独立したデータ経路および個別の制御
を持っていなければならない。前述のように、「マイク
ロチャネルバス」の場合、１６画素の情報が２００ナノ
秒（１６画素／２００ナノ秒＝８０００万画素／秒）ご
とに転送できることに留意しなければならない。５０ナ
ノ秒帯域幅のメモリチップがメモリモジュール内で使用
されている場合、上述のＮは少なくとも４でなければな
らない（４画素／５０ナノ秒＝８０００万画素／秒）。
Ｎが１６であれば、毎秒３億２０００万画素の最大帯域
幅が得られる（１６画素／５０ナノ秒）。単純なメモリ
インタリービングは最良の性能を付与するが、それぞれ
が各自の個別のデータ経路および制御を伴う多数のメモ
リモジュールを備えることの複雑さおよびコストを正当
化するものではない。
【００１６】第２の問題は、ＶＲＡＭが非圧縮モードア
クセスを可能にしなければならないことである。また、
非圧縮モードアクセスは、圧縮／圧縮解除が損失性であ
ることからも重要である。高品質画像は、高性能の損失
という犠牲によって、求めることができる。さらに、メ
モリ読出しサイクルは必ず非圧縮モードサイクルであ
る。非圧縮モードアクセスは、圧縮解除データが画像操
作用ローカルワークステーションによって使用される場
合に重要である。圧縮モードアクセスもローカルワーク
ステーションの性能の向上を可能にする。
クセスを可能にしなければならないことである。また、
非圧縮モードアクセスは、圧縮／圧縮解除が損失性であ
ることからも重要である。高品質画像は、高性能の損失
という犠牲によって、求めることができる。さらに、メ
モリ読出しサイクルは必ず非圧縮モードサイクルであ
る。非圧縮モードアクセスは、圧縮解除データが画像操
作用ローカルワークステーションによって使用される場
合に重要である。圧縮モードアクセスもローカルワーク
ステーションの性能の向上を可能にする。
【００１７】第３の問題は、高解像度モニタの場合、Ｖ
ＲＡＭのシリアル出力がそのモニタに必要な帯域幅を付
与するようにインタリーブされなければならないことで
ある。現在のＶＲＡＭは約３３ ＭＨｚのシリアル出力
を有するので、通常のフレームバッファ設計は、接続さ
れたディスプレイに応じて、インタリーブされたシリア
ル出力ポートを備える。例えば、１２８０ｘ１０２４の
モニタ解像度の場合、ビデオ帯域幅は１１０ ＭＨｚで
ある。従って、四重のＶＲＡＭシリアル出力インタリー
ビングはこうした解像度に十分である。しかし、２０４
８ｘ１５３６のモニタ解像度の場合、ビデオ帯域幅は２
６０ ＭＨｚである。これは、八重インタリービングを
必要とする。四重インタリービングは４ｘ３３ ＭＨｚ
すなわち１３２ ＭＨｚしか付与しないが、八重インタ
リービングは２６４ ＭＨｚを付与する。このフレーム
バッファの設計および圧縮解除の設計は、その設計がモ
ニタの解像度に限定されないように、柔軟なビデオ出力
帯域幅を付与しなければならない。
ＲＡＭのシリアル出力がそのモニタに必要な帯域幅を付
与するようにインタリーブされなければならないことで
ある。現在のＶＲＡＭは約３３ ＭＨｚのシリアル出力
を有するので、通常のフレームバッファ設計は、接続さ
れたディスプレイに応じて、インタリーブされたシリア
ル出力ポートを備える。例えば、１２８０ｘ１０２４の
モニタ解像度の場合、ビデオ帯域幅は１１０ ＭＨｚで
ある。従って、四重のＶＲＡＭシリアル出力インタリー
ビングはこうした解像度に十分である。しかし、２０４
８ｘ１５３６のモニタ解像度の場合、ビデオ帯域幅は２
６０ ＭＨｚである。これは、八重インタリービングを
必要とする。四重インタリービングは４ｘ３３ ＭＨｚ
すなわち１３２ ＭＨｚしか付与しないが、八重インタ
リービングは２６４ ＭＨｚを付与する。このフレーム
バッファの設計および圧縮解除の設計は、その設計がモ
ニタの解像度に限定されないように、柔軟なビデオ出力
帯域幅を付与しなければならない。
【００１８】従来技術は、性能の改良のために多様なＶ
ＲＡＭ／画像バッファ方案を提示している。１９８３年
１０月１８日発行のＭｏｏｒｅによる“Ｄａｔａ Ｄｅ
ｐｒｅｓｓｉｏｎ Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅ
ｔｈｏｄ”と題する米国特許第４，４１０，９６５号で
は、ビットイメージのハフマン符号化にもとづくハード
ウエア圧縮解除機構を記載している。この圧縮法は、列
または行を隣接する列または行と比較し、その比較の一
致不一致に従ってビットを設定することにより実施され
る。その後、得られたデータについてランレングス符号
化が実行される。
ＲＡＭ／画像バッファ方案を提示している。１９８３年
１０月１８日発行のＭｏｏｒｅによる“Ｄａｔａ Ｄｅ
ｐｒｅｓｓｉｏｎ Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅ
ｔｈｏｄ”と題する米国特許第４，４１０，９６５号で
は、ビットイメージのハフマン符号化にもとづくハード
ウエア圧縮解除機構を記載している。この圧縮法は、列
または行を隣接する列または行と比較し、その比較の一
致不一致に従ってビットを設定することにより実施され
る。その後、得られたデータについてランレングス符号
化が実行される。
【００１９】１９８５年１月８日発行のＹｏｓｈｉｄａ
らによる“Ｓｙｓｔｅｍ ｆｏｒＤｅｃｏｄｉｎｇ Ｃ
ｏｍｐｒｅｓｓｅｄ Ｄａｔａ”と題する米国特許第
４，４９２，９８３号では、一対の隣接走査線間の相関
関係にもとづく画像圧縮／圧縮解除法を記載している。
この方法は、ファクシミリ画像伝送において使用されて
いる。
らによる“Ｓｙｓｔｅｍ ｆｏｒＤｅｃｏｄｉｎｇ Ｃ
ｏｍｐｒｅｓｓｅｄ Ｄａｔａ”と題する米国特許第
４，４９２，９８３号では、一対の隣接走査線間の相関
関係にもとづく画像圧縮／圧縮解除法を記載している。
この方法は、ファクシミリ画像伝送において使用されて
いる。
【００２０】１９８６年１２月２日発行のＩｃｈｉｎｏ
ｉらによる“Ｃｏｌｏｒ Ｖｉｄｅｏ Ｓｉｇｎａｌ
Ｒｅｃｏｒｄｉｎｇ ａｎｄ Ｒｅｐｒｏｄｕｃｉｎｇ
Ａｐｐａｒａｔｕｓ”と題する米国特許第４，６２
６，９２９号では、光度信号および輝度信号の両方がラ
ンダムアクセスメモリの使用によって時間ベースで圧縮
された後、時分割多重記録される技法を用いたカラービ
デオ信号の記録／再生法を記載している。
ｉらによる“Ｃｏｌｏｒ Ｖｉｄｅｏ Ｓｉｇｎａｌ
Ｒｅｃｏｒｄｉｎｇ ａｎｄ Ｒｅｐｒｏｄｕｃｉｎｇ
Ａｐｐａｒａｔｕｓ”と題する米国特許第４，６２
６，９２９号では、光度信号および輝度信号の両方がラ
ンダムアクセスメモリの使用によって時間ベースで圧縮
された後、時分割多重記録される技法を用いたカラービ
デオ信号の記録／再生法を記載している。
【００２１】各種ＶＲＡＭおよびダイナミックＲＡＭビ
デオシステムを記載している他の特許は、Ｃａｔｌｉｎ
に対する米国特許第４，９８５，８７１号、Ｕｅｈａｒ
ａに対する米国特許第４，９５１，２５８号、Ｄｏｗｎ
ｅｙに対する米国特許第４，７６４，８６６号、Ｆｌａ
ｎｎａｇａｎらに対する米国特許第４，６９８，７８８
号、および、Ｎｉｓｈｉらに対する米国特許第４，６８
４，９４２号にみられる。
デオシステムを記載している他の特許は、Ｃａｔｌｉｎ
に対する米国特許第４，９８５，８７１号、Ｕｅｈａｒ
ａに対する米国特許第４，９５１，２５８号、Ｄｏｗｎ
ｅｙに対する米国特許第４，７６４，８６６号、Ｆｌａ
ｎｎａｇａｎらに対する米国特許第４，６９８，７８８
号、および、Ｎｉｓｈｉらに対する米国特許第４，６８
４，９４２号にみられる。
【００２２】従って、本発明の目的は、改良された画像
バッファを供することである。
バッファを供することである。
【００２３】本発明の第２の目的は、最小数の入出力ピ
ンを使用する改良された画像バッファを供することであ
る。
ンを使用する改良された画像バッファを供することであ
る。
【００２４】本発明の第３の目的は、特に圧縮画像デー
タを処理するように適応されており、そうした画像デー
タを、ＶＲＡＭ構造を保持する半導体チップで直接圧縮
解除することができる、改良された画像バッファを供す
ることである。
タを処理するように適応されており、そうした画像デー
タを、ＶＲＡＭ構造を保持する半導体チップで直接圧縮
解除することができる、改良された画像バッファを供す
ることである。
【００２５】
【課題を解決するための手段】本発明は、画素のマトリ
ックスに関する圧縮された画像画素データを、少なくと
も１対の色符号、および、そのマトリックスのいずれの
画素が前記色符号を受信するかを自己のビット位置が定
義するマスクとして受信し、かつ、前記画像画素データ
を圧縮解除し、前記データをメモリに格納するための画
像バッファ半導体チップであって、モジュールのマトリ
ックスを含むメモリであり、前記画素のマトリックスが
モジュール当たり１ビットずつインタリーブされて前記
モジュールのマトリックスに格納される、前記メモリ
と、前記色符号およびマスクビットを表明するためのデ
ータバス手段であり、表明された場合に前記色符号が前
記モジュールのマトリックスに同報される、前記データ
バス手段と、前記マスクビットを格納するためのレジス
タ手段と、前記マスクビットに応答するイネーブル手段
であり、第１のサイクルにおいて、前記マスクビットの
第１のビット値にもとづいて前記モジュールのマトリッ
クスへの第１の同報された色符号の書き込みをイネーブ
ルにし、さらに、第２のサイクルにおいて、前記マスク
ビットの第２のビット値にもとづいて前記モジュールの
マトリックスへ第２の同報された色符号を書き込み、そ
れによって、前記マトリックスの全部の画素が前記２サ
イクル内に前記モジュールのマトリックスへ色符号を書
き込ませる、前記イネーブル手段とを含むことを特徴と
する画像バッファ半導体チップを提供する。
ックスに関する圧縮された画像画素データを、少なくと
も１対の色符号、および、そのマトリックスのいずれの
画素が前記色符号を受信するかを自己のビット位置が定
義するマスクとして受信し、かつ、前記画像画素データ
を圧縮解除し、前記データをメモリに格納するための画
像バッファ半導体チップであって、モジュールのマトリ
ックスを含むメモリであり、前記画素のマトリックスが
モジュール当たり１ビットずつインタリーブされて前記
モジュールのマトリックスに格納される、前記メモリ
と、前記色符号およびマスクビットを表明するためのデ
ータバス手段であり、表明された場合に前記色符号が前
記モジュールのマトリックスに同報される、前記データ
バス手段と、前記マスクビットを格納するためのレジス
タ手段と、前記マスクビットに応答するイネーブル手段
であり、第１のサイクルにおいて、前記マスクビットの
第１のビット値にもとづいて前記モジュールのマトリッ
クスへの第１の同報された色符号の書き込みをイネーブ
ルにし、さらに、第２のサイクルにおいて、前記マスク
ビットの第２のビット値にもとづいて前記モジュールの
マトリックスへ第２の同報された色符号を書き込み、そ
れによって、前記マトリックスの全部の画素が前記２サ
イクル内に前記モジュールのマトリックスへ色符号を書
き込ませる、前記イネーブル手段とを含むことを特徴と
する画像バッファ半導体チップを提供する。
【００２６】好適な実施例では、メモリモジュールのそ
れぞれはＶＲＡＭを含んでおり、このＶＲＡＭはそれぞ
れ前記色符号を受信するためのランダム入力ポート、お
よび、シリアルポートを有している。また、イネーブル
手段は書き込みイネーブル入力に応答し、前記書き込み
イネーブル入力は前記第１のビット値が表明された場合
に前記マスクのビット位置に対応するモジュールへの前
記マスクの前記第１のビット値をゲートするために動作
する。さらに、イネーブル手段が前記書き込みイネーブ
ル入力が供給される排他的論理和手段およびフリップフ
ロップを含んでおり、前記排他的論理和手段は前記第１
のビット値をゲートするために前記フリップフロップ出
力からの出力に応答し、かつ、前記第２のビット値をゲ
ートするために前記フリップフロップ出力からの次の出
力に応答する。そして、単一の画素サイクルの場合は前
記メモリマトリックスの１つのモジュールを選択し、ま
た、前記モジュールの前記画素全部が書き込まれること
が可能な書き込みサイクルの場合は前記メモリマトリッ
クスの全部のモジュールを選択する。
れぞれはＶＲＡＭを含んでおり、このＶＲＡＭはそれぞ
れ前記色符号を受信するためのランダム入力ポート、お
よび、シリアルポートを有している。また、イネーブル
手段は書き込みイネーブル入力に応答し、前記書き込み
イネーブル入力は前記第１のビット値が表明された場合
に前記マスクのビット位置に対応するモジュールへの前
記マスクの前記第１のビット値をゲートするために動作
する。さらに、イネーブル手段が前記書き込みイネーブ
ル入力が供給される排他的論理和手段およびフリップフ
ロップを含んでおり、前記排他的論理和手段は前記第１
のビット値をゲートするために前記フリップフロップ出
力からの出力に応答し、かつ、前記第２のビット値をゲ
ートするために前記フリップフロップ出力からの次の出
力に応答する。そして、単一の画素サイクルの場合は前
記メモリマトリックスの１つのモジュールを選択し、ま
た、前記モジュールの前記画素全部が書き込まれること
が可能な書き込みサイクルの場合は前記メモリマトリッ
クスの全部のモジュールを選択する。
【００２７】
【作用】記載された画像バッファ半導体チップは、少な
くとも１対の色符号、および、画素画像の画素部分集合
のいずれの画素がその符号化された色符号を受信するか
を定義する値によるビット位置を含んでいるデータとい
った、圧縮された画素画像データを圧縮解除する回路を
含む。このチップは、モジュール当たり１画素ずつ、イ
ンタリーブされた形式で格納された画素部分集合の画素
を備えたメモリモジュールのマトリックスを含む。デー
タバスは、メモリモジュールの全部と通信し、色符号を
同報する。マスクレジスタは、ビットマスクがデータバ
ス上に現れた場合にビットマスクを格納する。回路は、
選択的に、ＭＡＳＫの第１の種類のビット値に従ってモ
ジュールに第１の色符号を書き込み、ＭＡＳＫの第２の
種類のビット値に従ってモジュールに第２の色符号を書
き込む。
くとも１対の色符号、および、画素画像の画素部分集合
のいずれの画素がその符号化された色符号を受信するか
を定義する値によるビット位置を含んでいるデータとい
った、圧縮された画素画像データを圧縮解除する回路を
含む。このチップは、モジュール当たり１画素ずつ、イ
ンタリーブされた形式で格納された画素部分集合の画素
を備えたメモリモジュールのマトリックスを含む。デー
タバスは、メモリモジュールの全部と通信し、色符号を
同報する。マスクレジスタは、ビットマスクがデータバ
ス上に現れた場合にビットマスクを格納する。回路は、
選択的に、ＭＡＳＫの第１の種類のビット値に従ってモ
ジュールに第１の色符号を書き込み、ＭＡＳＫの第２の
種類のビット値に従ってモジュールに第２の色符号を書
き込む。
【００２８】
【実施例】まず、図３によって、ディスプレイ３０、１
６メモリモジュールのフレームバッファ３２および個々
のフレームバッファモジュール３４との間の関係を説明
する。ディスプレイ３０は、例えば、ラスタ方式で表示
される１０２４ｘ１０２４の画素を含む。拡大されたデ
ィスプレイの一部３６は、ディスプレイ３０の左上隅を
示しており、４画素ｘ４画素の部分集合を成し、その各
画素の各自のアドレスを示している。各画素アドレス
は、列指示の後に行指示が続いており、左上隅の画素は
アドレス（０，０）を有し、以下、行０上で（１，
０）、（２，０）．．．と続く。各画素は、３バイト
（１バイトは８ビット）の色情報によって表現される。
６メモリモジュールのフレームバッファ３２および個々
のフレームバッファモジュール３４との間の関係を説明
する。ディスプレイ３０は、例えば、ラスタ方式で表示
される１０２４ｘ１０２４の画素を含む。拡大されたデ
ィスプレイの一部３６は、ディスプレイ３０の左上隅を
示しており、４画素ｘ４画素の部分集合を成し、その各
画素の各自のアドレスを示している。各画素アドレス
は、列指示の後に行指示が続いており、左上隅の画素は
アドレス（０，０）を有し、以下、行０上で（１，
０）、（２，０）．．．と続く。各画素は、３バイト
（１バイトは８ビット）の色情報によって表現される。
【００２９】４ｘ４インタリーブドフレームバッファ３
２は、ディスプレイ３０からの画素情報を格納するため
に使用されており、１６個のメモリモジュールＭ０〜Ｍ
１５を含む。各メモリモジュールは、２５６ｘ２５６ｘ
２４のビット位置である。画素アドレスは、４ｘ４画素
メモリマトリックスの各画素が異なるメモリモジュール
に存在するように、フレームバッファ３２内で、垂直お
よび水平の両方向にインタリーブされている。例えば、
ディスプレイ３０に示された４ｘ４マトリックス３６の
場合、アドレス（０，０）はメモリモジュールＭ０に存
在し、（１，０）はＭ１に、（２，０）はＭ２に存在す
る。同様にして、画素アドレス（０，１）はメモリモジ
ュールＭ８に、（０，２）はＭ８に存在するというよう
になる。参照番号３４により、拡大されたモジュールＭ
０がその中の画素アドレスととも表示されている。公知
の方式で、（行および列の）４番目の画素アドレスごと
に示されている。
２は、ディスプレイ３０からの画素情報を格納するため
に使用されており、１６個のメモリモジュールＭ０〜Ｍ
１５を含む。各メモリモジュールは、２５６ｘ２５６ｘ
２４のビット位置である。画素アドレスは、４ｘ４画素
メモリマトリックスの各画素が異なるメモリモジュール
に存在するように、フレームバッファ３２内で、垂直お
よび水平の両方向にインタリーブされている。例えば、
ディスプレイ３０に示された４ｘ４マトリックス３６の
場合、アドレス（０，０）はメモリモジュールＭ０に存
在し、（１，０）はＭ１に、（２，０）はＭ２に存在す
る。同様にして、画素アドレス（０，１）はメモリモジ
ュールＭ８に、（０，２）はＭ８に存在するというよう
になる。参照番号３４により、拡大されたモジュールＭ
０がその中の画素アドレスととも表示されている。公知
の方式で、（行および列の）４番目の画素アドレスごと
に示されている。
【００３０】従って、この画素マトリックスの４ｘ４個
の部分集合が処理されるとすれば、メモリモジュールＭ
０〜Ｍ１５は、それらに格納された画素データの状態を
変更するために同時に処理できることがわかる。以下で
明らかになるように、図３に示されたインタリービング
は、入力データ形式との組合せで、リアルタイム圧縮解
除を生じさせることができる。
の部分集合が処理されるとすれば、メモリモジュールＭ
０〜Ｍ１５は、それらに格納された画素データの状態を
変更するために同時に処理できることがわかる。以下で
明らかになるように、図３に示されたインタリービング
は、入力データ形式との組合せで、リアルタイム圧縮解
除を生じさせることができる。
【００３１】繰り返せば、データは、図２に示す形式
で、圧縮された画素データが２つの連続する３２ビット
ワードとして受信される。第１のワードは、第１の色
（Ａ）を指示する２４ビット（０：２３）およびＨＩワ
ードマスクの８ビット（２４：３１）を含む。次の３２
ビットワードは、後続する色（色Ｂ）および８ビットＬ
Ｏワードマスクを含む。ともに、ＬＯワードマスクおよ
びＨＩワードマスク（以下、ＭＡＳＫと称する）は、そ
の２つの色ＡおよびＢを各自の画素位置にマップする。
で、圧縮された画素データが２つの連続する３２ビット
ワードとして受信される。第１のワードは、第１の色
（Ａ）を指示する２４ビット（０：２３）およびＨＩワ
ードマスクの８ビット（２４：３１）を含む。次の３２
ビットワードは、後続する色（色Ｂ）および８ビットＬ
Ｏワードマスクを含む。ともに、ＬＯワードマスクおよ
びＨＩワードマスク（以下、ＭＡＳＫと称する）は、そ
の２つの色ＡおよびＢを各自の画素位置にマップする。
【００３２】以下では、データプロセッサ（図示せず）
がフレームバッファの動作を制御し、圧縮画素データを
受信し、それをバッファに入れた後フレームバッファに
供給するものとする。さらに以下の説明では、フレーム
バッファメモリ３２は、行アドレスストローブ（ＲＡ
Ｓ）信号および列アドレスストローブ（ＣＡＳ）信号を
用いるＶＲＡＭメモリチップによって構成されるものと
する。当業で公知のように、これらの信号はロー状態で
アクティブであり、その信号名称がＲＡＳ＊またはＣＡ
Ｓ＊として示された場合、本明細書においてもそのよう
に指示するものとする。
がフレームバッファの動作を制御し、圧縮画素データを
受信し、それをバッファに入れた後フレームバッファに
供給するものとする。さらに以下の説明では、フレーム
バッファメモリ３２は、行アドレスストローブ（ＲＡ
Ｓ）信号および列アドレスストローブ（ＣＡＳ）信号を
用いるＶＲＡＭメモリチップによって構成されるものと
する。当業で公知のように、これらの信号はロー状態で
アクティブであり、その信号名称がＲＡＳ＊またはＣＡ
Ｓ＊として示された場合、本明細書においてもそのよう
に指示するものとする。
【００３３】本発明は、内蔵圧縮解除論理および多重化
シリアル出力構成によるビデオバッファＶＲＡＭシステ
ムの性能における著しい改善を供する。このＶＲＡＭの
内部バス構造は、単一のランダム入出力ポートのデータ
経路が１６個のメモリモジュール全部を接続している、
４ｘ４メモリアレイとして設計されている。圧縮解除
は、符号化された１色を全部のメモリモジュールに同報
することにより、しかし実際には、ＭＡＳＫビットによ
ってイネーブルにされている各メモリモジュールの選択
されたアドレスだけにその色データを書き込むことによ
り実行される。以降の書き込みサイクルで、第２の色が
メモリモジュールに同報され、第１の色データが書き込
まれていないメモリモジュールがその後第２の色データ
を書き込まれる。従って、２つの書き込みサイクルの第
２のサイクルの終わりまでに、モジュールの１６個の画
素は２つの色の値によって更新されている。
シリアル出力構成によるビデオバッファＶＲＡＭシステ
ムの性能における著しい改善を供する。このＶＲＡＭの
内部バス構造は、単一のランダム入出力ポートのデータ
経路が１６個のメモリモジュール全部を接続している、
４ｘ４メモリアレイとして設計されている。圧縮解除
は、符号化された１色を全部のメモリモジュールに同報
することにより、しかし実際には、ＭＡＳＫビットによ
ってイネーブルにされている各メモリモジュールの選択
されたアドレスだけにその色データを書き込むことによ
り実行される。以降の書き込みサイクルで、第２の色が
メモリモジュールに同報され、第１の色データが書き込
まれていないメモリモジュールがその後第２の色データ
を書き込まれる。従って、２つの書き込みサイクルの第
２のサイクルの終わりまでに、モジュールの１６個の画
素は２つの色の値によって更新されている。
【００３４】これらの１６個の画素は常に同報モードに
あり、一緒に「ドットされる」ので、１つのランダム入
出力データポートしか必要としない。従って、４メガビ
ットＶＲＡＭの４ｘ４メモリアレイを用いた６４メガビ
ットＶＲＡＭの場合、要求されるランダム入出力データ
ポートのピンの総数は、（単一の６４メガビットＶＲＡ
Ｍの場合の２５６本に対して）、１６である。このビデ
オバッファの性能は、上述のように、１６画素の更新に
２つの書き込みサイクルしか要求されないので、一体化
された圧縮解除ハードウエアによって改善される。
あり、一緒に「ドットされる」ので、１つのランダム入
出力データポートしか必要としない。従って、４メガビ
ットＶＲＡＭの４ｘ４メモリアレイを用いた６４メガビ
ットＶＲＡＭの場合、要求されるランダム入出力データ
ポートのピンの総数は、（単一の６４メガビットＶＲＡ
Ｍの場合の２５６本に対して）、１６である。このビデ
オバッファの性能は、上述のように、１６画素の更新に
２つの書き込みサイクルしか要求されないので、一体化
された圧縮解除ハードウエアによって改善される。
【００３５】ランダムデータ入出力ポートの時間多重化
は、ＭＡＳＫビットに続き、色データビットをＶＲＡＭ
にロードするために使用される。従って、ランダム入出
力データポートがＭＡＳＫビットを受け入れるために少
なくとも１６ビット幅である限り、ＭＡＳＫビットをロ
ードするための新しい入出力ピンはまったく必要としな
い。
は、ＭＡＳＫビットに続き、色データビットをＶＲＡＭ
にロードするために使用される。従って、ランダム入出
力データポートがＭＡＳＫビットを受け入れるために少
なくとも１６ビット幅である限り、ＭＡＳＫビットをロ
ードするための新しい入出力ピンはまったく必要としな
い。
【００３６】各色の書き込みが記憶アクセスを要求する
ので、各圧縮解除サイクルについて２回の記憶アクセス
が存在する。システムのスループットを最大限にするた
めに、圧縮解除サイクルは、ＶＲＡＭの高速ページモー
ドサイクルを利用する。本発明はさらに、圧縮解除ペー
ジモード（ＤＰＭ）と称する新しい記憶サイクルを利用
する。圧縮解除ページモードはＶＲＡＭの緩慢な書き込
み機能を活用する。
ので、各圧縮解除サイクルについて２回の記憶アクセス
が存在する。システムのスループットを最大限にするた
めに、圧縮解除サイクルは、ＶＲＡＭの高速ページモー
ドサイクルを利用する。本発明はさらに、圧縮解除ペー
ジモード（ＤＰＭ）と称する新しい記憶サイクルを利用
する。圧縮解除ページモードはＶＲＡＭの緩慢な書き込
み機能を活用する。
【００３７】図４について説明する。半導体チップ上に
構成されたフレームバッファの高水準ブロック図であ
る。通常のＶＲＡＭフレームバッファとは異なり、図４
に示すＶＲＡＭの設計は、圧縮解除動作に使用されるＭ
ＡＳＫビットを一時的に保持する、１６ビットＭＡＳＫ
レジスタＲ３を含む。２つの補助的なレジスタＲ１およ
びＲ２は、それぞれ、行アドレスおよび列アドレスの最
下位２ビットを保持するために使用される。レジスタＲ
１およびＲ２の出力は、１／１６デコーダ５０に供給さ
れる。
構成されたフレームバッファの高水準ブロック図であ
る。通常のＶＲＡＭフレームバッファとは異なり、図４
に示すＶＲＡＭの設計は、圧縮解除動作に使用されるＭ
ＡＳＫビットを一時的に保持する、１６ビットＭＡＳＫ
レジスタＲ３を含む。２つの補助的なレジスタＲ１およ
びＲ２は、それぞれ、行アドレスおよび列アドレスの最
下位２ビットを保持するために使用される。レジスタＲ
１およびＲ２の出力は、１／１６デコーダ５０に供給さ
れる。
【００３８】レジスタＲ１およびＲ２ならびにデコーダ
５０は、単一の画素アドレス記憶動作に使用される。レ
ジスタＲ１およびＲ２への入力は、それぞれ、行アドレ
スおよび列アドレスの最下位２ビットを保持する、下位
アドレスバス５７から得られる。これらのアドレスビッ
トは、後述の通り、メモリアレイがノーマル（非圧縮解
除）モードで動作する際に、個々の記憶素子のアドレス
指定を可能にするために、（４ｘ４アレイの）４行のう
ちの１行および４列のうちの１列を選択する。
５０は、単一の画素アドレス記憶動作に使用される。レ
ジスタＲ１およびＲ２への入力は、それぞれ、行アドレ
スおよび列アドレスの最下位２ビットを保持する、下位
アドレスバス５７から得られる。これらのアドレスビッ
トは、後述の通り、メモリアレイがノーマル（非圧縮解
除）モードで動作する際に、個々の記憶素子のアドレス
指定を可能にするために、（４ｘ４アレイの）４行のう
ちの１行および４列のうちの１列を選択する。
【００３９】デコーダ５０からの１６本の出力は、１６
個のＮＯＲゲート５２に供給され、それらの各出力は、
アクティブの場合、メモリアレイ５６のメモリモジュー
ルのうちの関係する特定の１モジュールへのアクセスを
可能にする選択信号ＳＥＬ＊を生起する。メモリアレイ
５６は、メモリモジュール０〜１５の４ｘ４マトリック
スとして構成されている。メモリアレイ５６およびメモ
リモジュール０〜１５内のアドレスは図３に示されてい
る。さらに、メモリアレイ５６内の各モジュールは、自
己自身の書き込みイネーブル（ＷＥ ＡＲＲＡＹ＊）信
号を持っている。従って、信号ＳＥＬ＊およびＷＥ Ａ
ＲＲＡＹ＊によって、すべての記憶動作は実行できる。
メモリアレイ５６のすべてのモジュールは、フレームバ
ッファアドレス、ＲＡＳ＊およびＣＡＳ＊を含む他の全
部の信号を共用する。
個のＮＯＲゲート５２に供給され、それらの各出力は、
アクティブの場合、メモリアレイ５６のメモリモジュー
ルのうちの関係する特定の１モジュールへのアクセスを
可能にする選択信号ＳＥＬ＊を生起する。メモリアレイ
５６は、メモリモジュール０〜１５の４ｘ４マトリック
スとして構成されている。メモリアレイ５６およびメモ
リモジュール０〜１５内のアドレスは図３に示されてい
る。さらに、メモリアレイ５６内の各モジュールは、自
己自身の書き込みイネーブル（ＷＥ ＡＲＲＡＹ＊）信
号を持っている。従って、信号ＳＥＬ＊およびＷＥ Ａ
ＲＲＡＹ＊によって、すべての記憶動作は実行できる。
メモリアレイ５６のすべてのモジュールは、フレームバ
ッファアドレス、ＲＡＳ＊およびＣＡＳ＊を含む他の全
部の信号を共用する。
【００４０】画像バッファへのその他の入力は、２４ビ
ットデータバス５８、ＲＡＳ＊調節線６０、ＣＡＳ＊調
節線６２、ＣＭＰ ＭＯＤＥ＊調節線６４、および、Ｗ
Ｅ＊（書き込みイネーブル）調節線６６によって供給さ
れる。データバス５８は、３バイトの８ビットＲＧＢ色
データをメモリアレイ５６に、また、１６ビットＭＡＳ
ＫをレジスタＲ３に搬送できる２４本の線を含む。これ
らの色データ信号およびＭＡＳＫ信号は、制御コンピュ
ータ（図示せず）によってバス５８上で時間多重化され
ている。
ットデータバス５８、ＲＡＳ＊調節線６０、ＣＡＳ＊調
節線６２、ＣＭＰ ＭＯＤＥ＊調節線６４、および、Ｗ
Ｅ＊（書き込みイネーブル）調節線６６によって供給さ
れる。データバス５８は、３バイトの８ビットＲＧＢ色
データをメモリアレイ５６に、また、１６ビットＭＡＳ
ＫをレジスタＲ３に搬送できる２４本の線を含む。これ
らの色データ信号およびＭＡＳＫ信号は、制御コンピュ
ータ（図示せず）によってバス５８上で時間多重化され
ている。
【００４１】線６０に供給されたＲＡＳ＊信号は、イン
バータ６１を通って、レジスタＲ１に供給される。線６
２に供給されたＣＡＳ＊信号も、インバータ６３によっ
て反転されてから、レジスタＲ２、レジスタＲ３および
フリップフロップＦＦ１に（「クリア」信号として）供
給される。ＣＭＰ ＭＯＤＥ＊信号は線６４によって供
給され、インバータ６５によって反転されてから、１６
個のＮＯＲゲート５２に供給される。このＣＭＰ ＭＯ
ＤＥ＊信号はまた、１群の１６個のＯＲゲート６６にも
供給される。フリップフロップＦＦ１は、一対の出力Ｑ
およびＱ＊を有しており、Ｑ出力は１６個のＸＯＲ（排
他的論理和）回路６８に並列で供給される。ＸＯＲ回路
６８のそれぞれの第２の入力は、（ＭＡＳＫバス７０に
よる）レジスタＲ３からの個々の出力から得られる。Ｘ
ＯＲ回路６８からの出力は、１群の１６個のＯＲゲート
６６を経て、１群の１６個のＮＡＮＤゲート７２に供給
される。これらのＮＡＮＤゲートのそれぞれは、反転さ
れた書き込みイネーブル信号（ＷＥ＊）も制御入力とし
て有する。
バータ６１を通って、レジスタＲ１に供給される。線６
２に供給されたＣＡＳ＊信号も、インバータ６３によっ
て反転されてから、レジスタＲ２、レジスタＲ３および
フリップフロップＦＦ１に（「クリア」信号として）供
給される。ＣＭＰ ＭＯＤＥ＊信号は線６４によって供
給され、インバータ６５によって反転されてから、１６
個のＮＯＲゲート５２に供給される。このＣＭＰ ＭＯ
ＤＥ＊信号はまた、１群の１６個のＯＲゲート６６にも
供給される。フリップフロップＦＦ１は、一対の出力Ｑ
およびＱ＊を有しており、Ｑ出力は１６個のＸＯＲ（排
他的論理和）回路６８に並列で供給される。ＸＯＲ回路
６８のそれぞれの第２の入力は、（ＭＡＳＫバス７０に
よる）レジスタＲ３からの個々の出力から得られる。Ｘ
ＯＲ回路６８からの出力は、１群の１６個のＯＲゲート
６６を経て、１群の１６個のＮＡＮＤゲート７２に供給
される。これらのＮＡＮＤゲートのそれぞれは、反転さ
れた書き込みイネーブル信号（ＷＥ＊）も制御入力とし
て有する。
【００４２】圧縮解除（ＤＰＭ）モードでのこのディス
プレイバッファの動作を説明する前に、単一アクセス記
憶モードでの動作について説明する。前述の通り、行ア
ドレスの最下位２ビットは、４ｘ４画素アレイの４行の
うちの１行を選択し、列アドレスの最下位２ビットは、
４ｘ４画素アレイの４列のうちの１列を選択する。レジ
スタＲ１およびＲ２は、ＣＡＳおよびＲＡＳの両信号が
供給されるとイネーブルになり、その時点で、レジスタ
は格納されたアドレスビットをデコーダ５０に供給し、
さらにデコーダはその１６本の出力線のうちの１つをア
クティブにする。ＣＭＰ ＭＯＤＥ＊が表明されていな
いので、デコーダ５０からの単一の線は、相互接続され
たＮＯＲゲート５２に、メモリアレイ５６のモジュール
のうちの１つをイネーブルにする選択信号（ＳＥＬ＊）
線を表明させる。以降、そのモジュールは、通常の方式
でアドレス指定される（アドレスバス、ＲＡＳ＊線およ
びＣＡＳ＊線は示していない）。
プレイバッファの動作を説明する前に、単一アクセス記
憶モードでの動作について説明する。前述の通り、行ア
ドレスの最下位２ビットは、４ｘ４画素アレイの４行の
うちの１行を選択し、列アドレスの最下位２ビットは、
４ｘ４画素アレイの４列のうちの１列を選択する。レジ
スタＲ１およびＲ２は、ＣＡＳおよびＲＡＳの両信号が
供給されるとイネーブルになり、その時点で、レジスタ
は格納されたアドレスビットをデコーダ５０に供給し、
さらにデコーダはその１６本の出力線のうちの１つをア
クティブにする。ＣＭＰ ＭＯＤＥ＊が表明されていな
いので、デコーダ５０からの単一の線は、相互接続され
たＮＯＲゲート５２に、メモリアレイ５６のモジュール
のうちの１つをイネーブルにする選択信号（ＳＥＬ＊）
線を表明させる。以降、そのモジュールは、通常の方式
でアドレス指定される（アドレスバス、ＲＡＳ＊線およ
びＣＡＳ＊線は示していない）。
【００４３】ここで、圧縮モードサイクルについて、図
５の波形図と関連させて説明する。圧縮モードサイクル
では、圧縮モード信号（ＣＭＰ ＭＯＤＥ＊）が表明さ
れ、さらに、１６個のＮＯＲゲート５２全部に各自のＳ
ＥＬ＊出力線を表明させる。従って、１６個のメモリモ
ジュール全部は、書き込み動作についてイネーブルにな
る。ＣＭＰ ＭＯＤＥ＊が表明され、かつ、ＣＡＳ＊信
号がアクティブになると（すなわち、図５のｔ１でロー
レベルになると）、ＭＡＳＫデータが（外部コンピュー
タから）データバス５８にドライブされ、ＭＡＳＫレジ
スタＲ３に供給される。この１６ビットＭＡＳＫデータ
は、別の圧縮モードサイクルが開始されるまでレジスタ
Ｒ３に格納される。
５の波形図と関連させて説明する。圧縮モードサイクル
では、圧縮モード信号（ＣＭＰ ＭＯＤＥ＊）が表明さ
れ、さらに、１６個のＮＯＲゲート５２全部に各自のＳ
ＥＬ＊出力線を表明させる。従って、１６個のメモリモ
ジュール全部は、書き込み動作についてイネーブルにな
る。ＣＭＰ ＭＯＤＥ＊が表明され、かつ、ＣＡＳ＊信
号がアクティブになると（すなわち、図５のｔ１でロー
レベルになると）、ＭＡＳＫデータが（外部コンピュー
タから）データバス５８にドライブされ、ＭＡＳＫレジ
スタＲ３に供給される。この１６ビットＭＡＳＫデータ
は、別の圧縮モードサイクルが開始されるまでレジスタ
Ｒ３に格納される。
【００４４】線６２のＣＡＳ＊の降下がインバータ６３
によって反転され、リセットとしてフリップフロップＦ
Ｆ１に供給されると、そのＱ出力をゼロ状態に初期化す
る。その時点で、ハイレベルを示すバス７０上のＭＡＳ
Ｋビットは、各自の相互接続されたＸＯＲ回路６８に、
相互接続されたＯＲゲート６６を介して接続されたＮＡ
ＮＤ回路７２へハイレベル出力を供給させる。しかし、
線６６の書き込みイネーブル信号（ＷＥ＊）はまだ表明
されていないので、この時点ではそれ以上何も生じな
い。
によって反転され、リセットとしてフリップフロップＦ
Ｆ１に供給されると、そのＱ出力をゼロ状態に初期化す
る。その時点で、ハイレベルを示すバス７０上のＭＡＳ
Ｋビットは、各自の相互接続されたＸＯＲ回路６８に、
相互接続されたＯＲゲート６６を介して接続されたＮＡ
ＮＤ回路７２へハイレベル出力を供給させる。しかし、
線６６の書き込みイネーブル信号（ＷＥ＊）はまだ表明
されていないので、この時点ではそれ以上何も生じな
い。
【００４５】第１の書き込みイネーブル信号（ＷＥ＊）
がストローブされる（ｔ２）と同時に、第１の色データ
が（制御コンピュータから）データバス５８にドライブ
される。その結果、ＮＡＮＤ回路７２からの全部のＷＥ
ＡＲＲＡＹ＊線は、１である各自の対応するマスクビ
ットによりストローブされ、（データバス５８上の）第
１の色データを、レベル１のマスクビットに対応する４
ｘ４マトリックスの記憶素子に書き込む。
がストローブされる（ｔ２）と同時に、第１の色データ
が（制御コンピュータから）データバス５８にドライブ
される。その結果、ＮＡＮＤ回路７２からの全部のＷＥ
ＡＲＲＡＹ＊線は、１である各自の対応するマスクビ
ットによりストローブされ、（データバス５８上の）第
１の色データを、レベル１のマスクビットに対応する４
ｘ４マトリックスの記憶素子に書き込む。
【００４６】（ｔ３の）第１のＷＥ＊ストローブの進行
中の正の終了は、フリップフロップＦＦ１に自己のＱ出
力をハイ状態に設定させる。ハイ状態のＱレベルは、Ｘ
ＯＲ回路６８の出力に、ＭＡＳＫビットレベルの反転を
反映させる。ｔ４の以降のＷＥ＊ストローブでは、０で
ある対応するマスクビットを有する記憶素子の全部に
は、データバス５８の色データがロードされる。この符
号化された色データがメモリアレイ５６の画素位置にロ
ードされると、新しいＭＡＳＫがデータバス５８でクロ
ックされ、新しい符号化された色データをロードさせ、
以下、同様に進行する。
中の正の終了は、フリップフロップＦＦ１に自己のＱ出
力をハイ状態に設定させる。ハイ状態のＱレベルは、Ｘ
ＯＲ回路６８の出力に、ＭＡＳＫビットレベルの反転を
反映させる。ｔ４の以降のＷＥ＊ストローブでは、０で
ある対応するマスクビットを有する記憶素子の全部に
は、データバス５８の色データがロードされる。この符
号化された色データがメモリアレイ５６の画素位置にロ
ードされると、新しいＭＡＳＫがデータバス５８でクロ
ックされ、新しい符号化された色データをロードさせ、
以下、同様に進行する。
【００４７】前述のように、ＶＲＡＭの使用可能なシリ
アル出力ポートは、高解像度ディスプレイを支援するに
は不十分な帯域幅である。しかし、本発明を用いたチッ
プアーキテクチャは、出力ピン操作の必要を伴わずに、
著しい帯域幅の改善を可能にする。図６では、メモリア
レイ５６の４つの列９０，９２，９４および９６のそれ
ぞれは、シリアライザ９８，１００，１０２および１０
４（すなわち、シフトレジスタ）にドットされている。
この「ドット」接続は、アレイ５６内の画素のインタリ
ービングによって使用できる。このインタリービングの
ために、２つの行が同時に読み出されることは決してな
い。
アル出力ポートは、高解像度ディスプレイを支援するに
は不十分な帯域幅である。しかし、本発明を用いたチッ
プアーキテクチャは、出力ピン操作の必要を伴わずに、
著しい帯域幅の改善を可能にする。図６では、メモリア
レイ５６の４つの列９０，９２，９４および９６のそれ
ぞれは、シリアライザ９８，１００，１０２および１０
４（すなわち、シフトレジスタ）にドットされている。
この「ドット」接続は、アレイ５６内の画素のインタリ
ービングによって使用できる。このインタリービングの
ために、２つの行が同時に読み出されることは決してな
い。
【００４８】これらのシリアライザは、ＳＣＬＫよりも
４倍遅いクロック信号（ＳＣＬＫ／４）によりステップ
が取られる。シリアルポート読出しサイクルの場合、４
番目のＳＣＬＫごとに、ＳＣＬＫ／４が生成され、シリ
アライザ９８，１００，１０２および１０４のそれぞれ
に桁送りされる。さらに、これらのシリアライザからの
出力は、高速シフトレジスタ１０６の４つの段（ＳＲ０
〜ＳＲ３）にパラレルロードされる。このロードはＳＣ
ＬＫ／４の制御のもとで生じるが、高速シフトレジスタ
１０６からの読出しはＳＣＬＫによって制御され、それ
により、データはＳＣＬＫ全速度でシリアルデータポー
ト１０８に生じることができる。
４倍遅いクロック信号（ＳＣＬＫ／４）によりステップ
が取られる。シリアルポート読出しサイクルの場合、４
番目のＳＣＬＫごとに、ＳＣＬＫ／４が生成され、シリ
アライザ９８，１００，１０２および１０４のそれぞれ
に桁送りされる。さらに、これらのシリアライザからの
出力は、高速シフトレジスタ１０６の４つの段（ＳＲ０
〜ＳＲ３）にパラレルロードされる。このロードはＳＣ
ＬＫ／４の制御のもとで生じるが、高速シフトレジスタ
１０６からの読出しはＳＣＬＫによって制御され、それ
により、データはＳＣＬＫ全速度でシリアルデータポー
ト１０８に生じることができる。
【００４９】高速シフトレジスタ１０６は、小型の高速
４ビットシフトレジスタであり、その２４個がメモリモ
ジュール用に備わっている（２４のビット画素色データ
を前提として）。シフトレジスタ１０６は、５０ ｐＦ
時伝播遅延１２ナノ秒未満の１２ ｍＡ入出力バッフ
ァ、および、出力伝播遅延に対して１．５ナノ秒未満の
クロックを有するフリップフロップを供することが可能
な、サブミクロンＣＭＯＳ技術によって構成することが
できる。ＳＣＬＫ／４クロック信号は、１組のフリップ
フロップＦＦ２およびＦＦ３から得られ、これらは逆
に、ＴＲＥＱサイクルイネーブル入力によってリセット
される。
４ビットシフトレジスタであり、その２４個がメモリモ
ジュール用に備わっている（２４のビット画素色データ
を前提として）。シフトレジスタ１０６は、５０ ｐＦ
時伝播遅延１２ナノ秒未満の１２ ｍＡ入出力バッフ
ァ、および、出力伝播遅延に対して１．５ナノ秒未満の
クロックを有するフリップフロップを供することが可能
な、サブミクロンＣＭＯＳ技術によって構成することが
できる。ＳＣＬＫ／４クロック信号は、１組のフリップ
フロップＦＦ２およびＦＦ３から得られ、これらは逆
に、ＴＲＥＱサイクルイネーブル入力によってリセット
される。
【図１】４ｘ４画素マップの説明図、および、色割当て
を識別するために使用される１６ビットパターンへのそ
の画素位置のマップ方法の説明図。
を識別するために使用される１６ビットパターンへのそ
の画素位置のマップ方法の説明図。
【図２】各画素が２つの符号化された色のうちの一方に
割り当てられている、任意の４ｘ４画素領域の圧縮デー
タ形式の説明図。
割り当てられている、任意の４ｘ４画素領域の圧縮デー
タ形式の説明図。
【図３】表示面の画素と、４ｘ４モジュールフレームバ
ッファの（および、そのうちの１つのモジュール内の）
記憶位置との関係の略説明図。
ッファの（および、そのうちの１つのモジュール内の）
記憶位置との関係の略説明図。
【図４】本発明を使用したフレームバッファの要素を示
すブロック図。
すブロック図。
【図５】本発明によって使用される修正されたＶＲＡＭ
記憶サイクルの例示図。
記憶サイクルの例示図。
【図６】本発明を採用したフレームバッファからシリア
ル出力を供給するための回路のブロック図。
ル出力を供給するための回路のブロック図。
３０ ディスプレイ ３２ フレームバッファ ３４ フレームバッファモジュール ３６ ４ｘ４マトリックス ５０ デコーダ ５２ ＮＯＲゲート ５６ メモリアレイ ６１，６３，６５ インバータ ６６ ＯＲゲート ７０ バス
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 9177−5Ｇ Ｈ０４Ｎ 5/907 Ｂ 7916−5Ｃ 9/80 Ｂ 9185−5Ｃ (72)発明者 スン、ミン、チョイ アメリカ合衆国ニューヨーク州、ホワイ ト、プレインズ、ワン、フランクリン、ア ベニュ、（番地なし）アパートメント、４ イー
Claims (3)
- 【請求項１】画素のマトリックスに関する圧縮された画
像画素データを、少なくとも１対の色符号、および、そ
のマトリックスのいずれの画素が前記色符号を受信する
かを自己のビット位置が定義するマスクとして受信し、
かつ、前記画像画素データを圧縮解除し、前記データを
メモリに格納するための画像バッファ半導体チップであ
って、 モジュールのマトリックスを含むメモリであり、前記画
素のマトリックスがモジュール当たり１ビットずつイン
タリーブされて前記モジュールのマトリックスに格納さ
れる、前記メモリと、 前記色符号およびマスクビットを表明するためのデータ
バス手段であり、表明された場合に前記色符号が前記モ
ジュールのマトリックスに同報される、前記データバス
手段と、 前記マスクビットを格納するためのレジスタ手段と、 前記マスクビットに応答するイネーブル手段であり、第
１のサイクルにおいて、前記マスクビットの第１のビッ
ト値にもとづいて前記モジュールのマトリックスへの第
１の同報された色符号の書き込みをイネーブルにし、さ
らに、第２のサイクルにおいて、前記マスクビットの第
２のビット値にもとづいて前記モジュールのマトリック
スへ第２の同報された色符号を書き込み、それによっ
て、前記マトリックスの全部の画素が前記２サイクル内
に前記モジュールのマトリックスへ色符号を書き込ませ
る、前記イネーブル手段とを含むことを特徴とする画像
バッファ半導体チップ。 - 【請求項２】請求項１記載の画像バッファ半導体チップ
であって、前記画素のマトリックスが４ｘ４の画素を含
み、また、前記モジュールのマトリックスが４ｘ４のモ
ジュールを含むことを特徴とする画像バッファ半導体チ
ップ。 - 【請求項３】請求項１記載の画像バッファ半導体チップ
であって、前記モジュールのマトリックスが列および行
で構成されており、さらに、 モジュールの各列に接続されており、各行から画素ビッ
トを並列で受信し、前記ビットを結合されたシフトレジ
スタ手段の列レジスタ待ち行列に進めるためのシフトレ
ジスタ手段と、 前記シフトレジスタ手段からの出力に並列で結合されて
おり、シリアルポートにビットのシリアル出力を供給す
るための高速シフトレジスタ手段と、 前記シフトレジスタ手段用の第１のステッピング周波数
および前記高速シフトレジスタ手段用の第２のステッピ
ング周波数を生成するためのクロック手段であり、前記
第２のステッピング周波数は前記第１のステッピング周
波数よりも数倍大きく、ただし、数倍とは前記モジュー
ルマトリックスの行の数に等しいものである、前記クロ
ック手段とを含むことを特徴とする画像バッファ半導体
チップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US733906 | 1991-07-22 | ||
| US07/733,906 US5261049A (en) | 1991-07-22 | 1991-07-22 | Video RAM architecture incorporating hardware decompression |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281939A true JPH05281939A (ja) | 1993-10-29 |
Family
ID=24949592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4133862A Pending JPH05281939A (ja) | 1991-07-22 | 1992-05-26 | ハードウエア圧縮解除を一体化したビデオｒａｍアーキテクチャ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5261049A (ja) |
| EP (1) | EP0525425A3 (ja) |
| JP (1) | JPH05281939A (ja) |
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| JPH0656546B2 (ja) * | 1991-07-22 | 1994-07-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | イメージバッファ |
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| US5734892A (en) * | 1992-06-29 | 1998-03-31 | Apple Computer, Inc. | Efficient method and apparatus for access and storage of compressed data |
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