JP2501101B2

JP2501101B2 - 画像メモリ

Info

Publication number: JP2501101B2
Application number: JP18956385A
Authority: JP
Inventors: 茂平畠; 昇小島; 直堀内; 一三夫中川; 久暢塚崎; 和夫近藤; 脩三松本; 治己脇本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-30
Filing date: 1985-08-30
Publication date: 1996-05-29
Anticipated expiration: 2011-05-29
Also published as: JPS6251387A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ビデオ信号を記憶再生可能な画像メモリに
係り、特に標本化して量子化されたビデオ信号を所定時
間遅延させてデイジタル信号処理を行なうに好適な画像
メモリに関するものである。

〔発明の背景〕

ビデオ信号を記憶再生するに適した画像メモリの従来
例として、例えば特公昭59-26031に記載された記憶素子
のように、通常のランダムアクセス機能にシリアルデー
タ入出力機能を付加するものがある。また、具体的製品
例としては、同公告特許に記載されたものと類似なメモ
リとして、日本電気株式会社から発売されているμPD41
264がある。さらに、ビデオ信号の１フイールド分を２
個のメモリで記憶可能とする専用の画像メモリについて
も、ランダムアクセス機能が無くシリアルデータの入出
力機能を１ライン単位で行なうμPD41221Cとして同社よ
り製品化されている。

一般に、ビデオ信号処理を行なう場合を考慮すると、
ビデオ信号に含まれる同期信号によつて画像メモリを容
易に動作させられることが、画像メモリのアドレス発生
回路やメモリライト信号など、各種の制御信号を発生す
るための周辺回路を小さくし、ひいては装置の小形化，
経済性を生むこととなる。

しかし、前述の公告特許の記憶素子やμPD41264では
ランダムアクセス機能を重視した構成となつているた
め、ビデオ信号処理用として使用するには、アドレス発
生回路など各種の制御信号を発生るすための周辺回路が
大きくなるという欠点を持つていた。これに対し、ビデ
オ信号処理専用のμPD41221Cは、ビデオ信号の順次走査
に合わせたアドレス発生回路がメモリと同一素子内に取
り込まれており、標準テレビジヨン信号（NTSC方式:Nat
ional Television System Committee）をその色剤搬送
波周波数（以下fscと略す。）の３倍の周波数3 fscで標
本化しフイールドメモリを作るのに便利な構成になつて
いる。この点については、長見・原による「テレビやVT
Rのフイールド・メモリ用320行×700列構成の画像専用
直列入出力型ダイナミツク・メモリ」，日経エレクトロ
ニクス,1985年２月11日号,PP219-239に詳細に報告され
ている。しかし、この画像メモリでは3 fsc標本化によ
るフイールドメモリには適しているものの、標本化周波
数4 fscのシステムや、入力信号に対して出力信号をあ
らかじめ定めた所定時間遅延させるような一般的ビデオ
信号処理用途には適用が難しいという欠点を持つてい
た。

〔発明の目的〕

そこで、本発明の目的は、このような従来技術の欠点
を無くし、ビデオ信号処理に好適な画像メモリを提供す
ることにある。

〔発明の概要〕

上記目的を達成するために本発明は、LSI化された画
像メモリに、Ｍビット単位でアドレス付けされたＮアドレスを持つ
ダイナミックメモリセルアレイと（Ｍ、Ｎはそれぞれ２
以上の整数）、データを入力するデータ入力端子と、データを出力するデータ出力端子と、前記データ入力端子から直列にデータを入力し並列デ
ータに変換するシリアル−パラレル変換回路と、前記シリアル−パラレル変換回路の出力である並列デ
ータを入力し前記メモリセルアレイの書き込みアドレス
に供給する入力データ転送回路と、並列データを入力し前記データ出力端子に直列に出力
するパラレル−シリアル変換回路と、前記メモリセルアレイの読みだしアドレスから読みだ
される並列データを入力し前記パラレル−シリアル変換
回路に供給する出力データ転送回路と、遅延時間を制御する遅延時間制御信号を入力する制御
信号入力端子と、該制御信号入力端子から入力される前記遅延時間制御
信号に応じた値を保持する遅延時間レジスタと、前記メモリセルアレイへの書き込みアドレスを発生す
る書き込みアドレス発生回路と、該書き込みアドレス発生回路で発生される書き込みア
ドレスに前記遅延時間レジスタに保持された値を加算ま
たは減算することにより前記メモリセルアレイからの読
みだしアドレスを作成して出力する読みだしアドレス発
生回路と、前記ダイナミックメモリセルアレイのリフレッシュア
ドレスを順次発生するリフレッシュアドレス発生回路
と、Ｍビットのデータ入力期間内で前記書き込みアドレス
と前記読みだしアドレスとリフレッシュアドレスを切換
えて出力するためのアドレス切換え回路と、該アドレス切換え回路から出力されたアドレスをデコ
ードして前記メモリセルアレイに供給するデコーダ回路
と、を設け、メモリセルへの書き込みアドレスと、メモ
リセルからの読み出しアドレスとを前記制御信号入力端
子からの遅延時間制御信号で定められた値だけ異なるア
ドレスで書き込み読み出し動作を行なわせることにより
所定時間遅延を実現する。

〔発明の実施例〕

以下、本発明の実施例を図面と共に説明する。第１図
は本発明による画像メモリのブロツク図である。第１図
において、１は本発明による集積回路にした画像メモ
リ,2はデータ入力（DI）端子,3はデータ出力（DO）端
子,4は出力イネーブル（OE）入力端子,5はライトイネー
ブル（WE）入力端子,6はクロツク（CLK）入力端子,7は
メモリコントロール（CONT）入力端子,8はレジスタデー
タ（RD）入力端子,9はレジスタクロツク（RC）入力端
子,10はメモリセルアレイ,11はシリアル−パラレル変換
回路,12は入力バツフアレジスタ回路,13は出力バツフア
レジスタ回路,14はパラレル−シリアル変換回路,15はタ
イミング発生回路,16はアドレス発生回路,17はデコーダ
回路,18は遅延時間指定レジスタ回路である。また、ａ
〜ｆはタイミング発生回路15から発生する信号の信号路
である。

メモリセルアレイ10は、ｎ行ｍ列の構成のセルアレイ
配置を持ち、各メモリセルは画素に対応しているとす
る。データ入力端子２から入力されたデータは、クロツ
ク入力端子６に入力されるクロツク（CLK）によつて、
シリアル−パラレル変換回路11でｍビツト毎のパラレル
データに変換されては入力バツフアレジスタ回路12に格
納される。入力バツフアレジスタ回路12に格納されたパ
ラレルデータは、タイミング発生回路15でクロツク入力
端子６やライトイネーブル入力端子５やメモリコントロ
ール入力端子７に入力される信号によつて発生される各
種タイミング信号をもとに、アドレス発生回路16,デコ
ーダ回路17で決定されたメモリセルアレイ10の書き込み
アドレスのメモリセルへｍビツト単位で書き込まれる。

一方、遅延時間指定レジスタ回路18には、レジスタデ
ータ入力端子８とレジスタクロツク入力端子９によつて
直列に入力された遅延時間指定値が格納される。この遅
延時間指定値をもとに、アドレス発生回路16で書き込み
アドレスと指定値分だけずれた読み出しアドレスを発生
し、デコーダ回路17でデコードしてメモリセルアレイ10
の読み出し行を指定する。メモリセルアレイ10からは、
読み出しアドレスで指定された行のｍビツトのパラレル
データが読み出され出力バツフアレジスタ回路13に格納
される。さらに、出力バツフアレジスタ回路13に読み出
されたパラレルデータは、パラレル−シリアル変換回路
14でタイミング発生回路15から発生されるタイミング信
号によつてシリアルデータに変換されデータ出力端子３
に出力される。データ出力端子３の出力は、出力イネー
ゴル入力端子４に入力する出力イネーブル信号によつ
て、データ出力状態かハイインピーダンス状態かを指定
できる。

したがつて、データ入力端子２に入力されるデータ
は、シリアル−パラレル変換回路11,入力バツフアレジ
スタ回路12,メモリセルアレイ10,出力バツフアレジスタ
回路13,およびパラレル−シリアル変換回路14をそれぞ
れ経由して、データ出力端子３に、遅延時間指定レジス
タ回路18で指定した時間だけ遅延して出力することがで
きる。

次に、より具体的な数値を例にとつて第１図を説明す
る。上述の文献にも述べられているが、NTSC方式のテレ
ビ信号を、標本化周波数4 fscで標本化した場合に、１
フイールドの構成は、横910ドツト，縦263ドツトとな
る。そこで、メモリセルアレイ10の行列構成として、ｍ
を910,nを525とすると、量子化１ビツト分の１フレーム
が記憶できることになる。そこで、このようなメモリセ
ルアレイ10の行列構成の時には、遅延時間指定レジスタ
回路18に指定した値によつて読み出しアドレス（行数）
と書き込みアドレス（行数）との差を指定することがで
き、その値はそのまま水平走査線を何ライン分遅延する
かを指定することとなる。したがつて、遅延時間指定レ
ジスタ回路18に、１なる値を設定すると１ライン遅延,2
63なる値を設定すると１フイールド遅延,525なる値を設
定すると１フレーム遅延のそれぞれ出力信号を得ること
ができる。なお、メモリセルアレイ10に対する書き込み
と読み出しは、フレーム遅延の場合からわかるように、
出力バツフアレジスタ回路13への読み出し動作が先に行
なわれ、次に入力バツフアレジスタ回路12からの書き込
み動作が行なわれる。

さらに、メモリセルアレイ10の別の構成例について説
明する。上の例との関連より、行列構成として、ｍを7
0,nを7000（13×525＋175）とする。この場合でも、入
力バツフアレジスタ回路12と出力バツフアレジスタ回路
13で書き込みと読み出しのタイミングを調整できるた
め、行にまたがつて連続的にデータを入出力できる。そ
のため、上記例と同様、遅延時間指定レジスタ18に、13
なる値を設定すると１ライン遅延,3419なる値を設定す
ると１フイールド遅延,6825なる値を設定すると１フレ
ーム遅延の信号を得ることができる。

以上の様に、メモリアレイ10の構成は任意に設定する
ことができ、ｎ行ｍ列構成の場合、遅延時間指定レジス
タ回路18に指定した指定値によつて、入力データに対す
る出力データ遅延を任意のｍビツト単位で指定可能であ
る。

次に、第１図における主要ブロツクのより詳細な回路
例を第２図に示す。また、第３図に、第１図および第２
図の主要な信号波形例を示す。

第２図において、第１図と同一機能の回路ブロツクに
は同一記号を記してある。また、同図において、19と20
はクロツク入力端子６より入力されるクロツクをバツフ
アするバツフア回路,21は行アドレスカウンタ,22は列ア
ドレスカウンタ,23はデコーダ,24はオア回路,25はシフ
トレジスタ,26は遅延時間を指定するデータを記憶する
遅延時間ラツチ,27はアダー回路,28はオフセツト記憶回
路,29はアダー回路,30は次行スタートアドレスを一時記
憶する次行スタートレジスタ,31はリフレツシユアドレ
スカウンタ,32はマルチプレクサである。また、33と34
はメモリコントロール信号入力端子で、それぞれコント
ロール０信号とコントロール１信号が入力される入力端
子である。さらに、説明の都合上、第３図に示すタイミ
ング信号波形（１）〜（14）は第１図または第２図の信
号路，信号端子の記号を付加する。

第２図において、クロツク入力端子６に入力される第
３図（１）に示すようなクロツク信号は、バツフア回路
19によつてバツフアされ信号路ａを経由してシリアル−
パラレル変換回路11に入力される。また、同様に、バツ
フア回路20によつてバツフアされた信号路ｅを経てパラ
レル−シリアル変換回路14に入力される。さらに、同ク
ロツク信号は列アドレスカウンタ22とその出力信号をデ
コードするデコーダ23にも入力され、第３図（３），
（４），（11），（14）に示すようなタイミング信号を
発生する。第３図（３）は、入力バツフアレジスタ回路
12がシリアル−パラレル変換回路11のパラレルデータを
記憶するために、信号路ｂによつて供給する信号であ
る。第３図（４）は、出力バツフアレジスタ回路13に記
憶した出力するためのパラレルデータを、パラレル−シ
リアル変換回路14に並列に記憶するために、信号路ｆに
よつて供給する信号である。こうしたタイミング関係を
保つことにより、第３図（２）と（５）に示すように、
遅延時間指定レジスタ回路18で指定された行の違いはあ
るものの、列の書き込み位置と読み出し位置を連続して
同一にすることができる。

第２図では、遅延時間指定レジスタ回路18の一例とし
て簡単なシリアル入力パラレル出力形のシフトレジスタ
25による構成を示している。このシフトレジスタ25のシ
リアル入力にレジスタデータ入力端子８から第３図
（８）に示すような信号を入力し、また、クロツク入力
にレジスタクロツク入力端子９に入力する第３図（９）
に示すような信号を入力することにより、任意のビツト
数のデータを遅延時間指定情報として設定できる。第３
図の例では、遅延時間としてｌなる値（1001…011）を
設定した場合を示している。このシフトレジスタ25の出
力信号は、第３図（７）に示すメモリコントロール１信
号とデコーダ23の出力信号をオア回路24によつて論理和
した出力信号によつて、遅延時間ラツチ26に記憶され
る。アダー回路27では、行アドレスカウンタ21からのア
ドレス信号（書き込みアドレス）と、遅延時間ラツチ26
に記憶された遅延時間指定情報との加算または減算を行
なつた結果を新しいアドレス信号（読み出しアドレス）
としてマルチプレクサ32に供給する。行アドレスカウン
タ21がアツプカウンタである場合には、行アドレスカウ
ンタ21のアドレス信号から遅延時間ラツチで指定したア
ドレスを減算し、同カウンタがダウンカウンタである場
合には、両アドレスを加算することとなる。したがつ
て、行アドレスカウンタ21のアドレス出力に応じて、ア
ダー回路27の出力も変化することとなり、書き込みアド
レスと読み出しアドレスの差を保つことが可能である。
なお、行数ｎが２のべき乗となつている場合には、アダ
ー回路27も単純なものとなるが、２のべき乗以外の場合
には、行アドレスカウンタ21がｎでループするよう構成
するのと同様、アダー回路の出力もｎでループするよう
構成することとなる。

行アドレスカウンタ21の初期値の設定について次に説
明する。初期値設定には２種類のメモリコントロール信
号が用いられ、第３図（６）に示すようなメモリコント
ロール０信号が入力される場合と、第３図（７）に示す
ようなメモリコントロール１信号が入力される場合とで
ある。後者の場合、行アドレスカウンタ22があらかじめ
定めた値となりデコーダ23によつてデコードされた信号
がオア回路24を経由して出力された場合でも同様である
が、メモリコントロールφ信号が入力された場合には次
行スタートレジスタ30がクリアされ、次にメモリコント
ロール１信号が入力された時に行アドレスカウンタ21を
クリアすることとなる。同時刻のメモリコントロール１
信号によつて、行アドレスカウンタ21の出力信号と、オ
フセツト記憶回路28に記憶された信号とがアダー回路29
によつて加算され、その結果が次のメモリコントロール
１信号が入つて来た時に行アドレスカウンタ21に設定す
る値として、次行スタートレジスタ30に記憶される。メ
モリコントロール１信号が入るたびに、上記一連のアド
レス更新動作を繰り返すこととなる。したがつて、オフ
セツト記憶回路28に１なる値を設定した場合、行アドレ
スカウンタ21はメモリコントロール１信号が入るたびに
１ずつ変化し、５なる値を設定した場合には、行アドレ
スカウンタ21はメモリコントロール１信号が入るたびに
５ずつ変化することとなる。これは、例えば、テレビ信
号の１水平走査線がメモリセルの4m＋ｋビツト（０＜ｋ
≦ｍ）で構成される場合、列アドレスカウンタは4m＋ｋ
のカウントを繰り返し、走査線が変わる毎に新しい行の
先頭からメモリセルアレイ10を読み出すアドレスを発生
させるようにできることを意味している。さらに、アダ
ー回路29の出力信号はマルチプレクサ32に供給されてお
り、１走査線分進んだアドレスもマルチプレクサ32で選
択できるようになつている。

次に、メモリセルアレイ10のリフレツシユについて説
明する。これは、リフレツシユアドレスカウンタ31で示
される行にリフレツシユ動作を行なうようタイミング発
生回路15がタイミング信号を発生することで実現する。
リフレツシユアドレスカウンタ31は、第２図で示すよう
にメモリコントロール０信号でクリアされ、第３図（1
3）に示すようなカウントアツプパルスをデコーダ23よ
り供給される。この時、第３図（10）に示すようにマル
チプレクサ32の出力信号はリフレツシユアドレスカウン
タ31の出力となりリフレツシユアドレス（REF）を出力
する。さらに、デコード回路17にもタイミング発生回路
15のデコーダ23より第３図（11）に示すような選択信号
も出力される。

さらに、第３図（10）〜（14）を用いて、テレビ信号
の１水平走査線がｍビツトで構成される場合のリードラ
イト動作を説明する。この場合、マルチプレクサ32の出
力は、４種類のアドレス，（１）リフレツシユアドレス
（REF），（２）読み出しアドレス（R₁），（３）書き
込みアドレス（Ｗ），（４）第２の読み出しアドレス
（R₂）を１走査線内で出力する。これに同期して、第３
図（11）で示すデコード回路17の選択信号も出力され
る。メモリセルアレイ10への書き込み動作は、書き込み
アドレスが出力されている時の選択信号で、読み出し動
作は、読み出しアドレス（R₁,R₂）が出力されている時
の選択信号でそれぞれ行なわれる。また、シフトレジス
タ25にｌなる値が設定された後は、読み出しアドレスと
書き込みアドレスとがｌなるずれを持つて出力される。
このとき第３図（12）の様に、ライトイネーブル信号が
メモリセルへの書き込みを禁止した場合（この場合、WE
＝０）には、第３図（11）で示されるようデコーダ23か
らの選択信号が書き込み位置に発生しないこととなる。
また、出力バツフアレジスタ回路13へは第３図（14）の
ように、読み出し位置の選択信号に同期して信号が出力
され、周期的にメモリセルアレイ10の内容の読み出され
ることとなる。

次に、入力信号と出力信号とで数ドツト分の位相差を
持たせたい場合について説明する。第３図（４）と（1
4）とに示すように、メモリセルアレイ10から読み出し
たデータを出力バツフア回路13で記憶し、十分な余裕を
持つてパラレル−シリアル変換回路14にパラレルロード
している。そこで、デコーダ23からｆなる信号線に出力
する信号（第３図（４））を１クロツク後に発生するよ
うにすると、出力信号は１ドツト後へずれることとな
る。そこで、新しいメモリコントロール信号をデコーダ
23に入力し、これによつてｆなる信号線に出力するパル
ス信号の発生位置を変更することで、画像メモリ１への
入力信号と出力信号の遅延時間を１クロツク単位で指定
することも可能である。

また、第２図の例で、オフセツト記憶回路28はあらか
じめ固定されているものとして説明したが、遅延時間指
定レジスタ回路18に用いたシフトレジスタ25の出力値
を、新たなメモリコントロール信号でオフセツト記憶回
路28に設定可能とすると、NTSC方式のテレビ信号以外の
方式にも対応することができる。

第４図は、本発明の他の実施例を示す図である。第４
図において、第１図と同一機能の回路ブロツクには同一
記号を記してあり、第１図との大きな違いは、遅延時間
指定を上述のように１クロツク単位まで指定できるよう
にした点と、シリアル−パラレル変換回路11,入力バツ
フアレジスタ回路12,出力バツフアレジスタ回路13,パラ
レル−シリアル変換回路14を４系統に分割して構成した
点にある。また、第５図は、第４図の主要な信号波形例
を示している。

以下、第４図の構成が第１図と異なる点を中心に説明
する。第４図において、35はドツト単位の遅延時間指定
に対応できるタイミング発生回路,36はパラレル−シリ
アル変換された出力信号を選択するためのセレクタ回
路,111〜114はそれぞれm/4ビツトのシリアル−パラレル
変換回路,121〜124はm/4ビツト構成の入力バツフアレジ
スタ回路,131〜134はm/4ビツト構成の出力バツフア回
路,141〜144はm/4ビツトのパラレル−シリアル変換回路
である。メモリセルアレイ10の構成については、ｎ行ｍ
列で第１図の場合と同一である。また、ａ〜ｉはそれぞ
れ主要な信号路であり、第５図にはその１部を信号波形
として示してあるが、説明の便宜上信号路に付した記号
で示してある。

さて、第４図において、第１図と異なる点のひとつ
は、タイミング発生回路35である。機能的には同様なの
で第２図に示したタイミング発生回路35の詳細構成と大
きく変わらず、デコーダ23で４系統のタイミング信号を
発生する。また、遅延時間指定レジスタ回路18は第１図
の場合よりビツト数が大きくなつており、この大きくな
つたビツト分だけの信号をタイミング発生回路35に供給
することによつて、上述したように１クロツク単位での
遅延時間指定を可能にする。

他の異なる点は、メモリ書き込み読み出し系を４系統
に分割している事である。このような構成を取る利点と
して、例えば、メモリセルアレイ10以外の部分をCMOS回
路化した時のピーク消費電力を減少させたり、遅延時間
指定を４分の１行単位で可能にできることがあげられ
る。以下、４系統に分割した場合の動作について説明す
る。

第５図（１）に示すようなデータ入力端子（２）から
入力されたデータは、シリアル−パラレル変換回路111
〜114でm/4ビツト毎にそれぞれパラレルデータに変換さ
れて、第５図（２）に示すような信号として入力バツフ
アレジスタ回路121〜124に入力される。入力バツフアレ
ジスタ回路121〜124には、タイミング発生回路35より第
５図（３）〜（６）に示す信号がそれぞれ入力されてお
り、第５図（７）〜（10）に示すようにm/4ビツトパラ
レルデータ毎に格納される。入力バツフアレジスタ回路
121〜124に格納されたデータは第１図の場合と同様ｍビ
ツトまとめてメモリセルアレイ10に書き込まれる。デコ
ード回路17には、第１図の場合と同様に、第５図（12）
で示すような選択信号が供給され、（１）リフレツシ
ユ，（２）読み出し，（３）書き込み，（４）読み出し
のそれぞれの動作を繰り返すためのデコード出力信号が
出力される。出力バツフアレジスタ回路131〜134は機能
的には第１図の出力バツフアレジスタ回路13と全く同一
で、第５図（13）で示すようなタイミング発生回路35か
らの信号によつてメモリセルアレイ10から読み出された
ｍビツトのパラレルデータを格納する。さらに、出力バ
ツフアレジスタ回路131〜134に格納された読み出しデー
タは、パラレル−シリアル変換回路141〜144にm/4ビツ
ト毎に供給され、第５図（13）に示す信号によつてパラ
レル−シリアル変換回路141にパラレルロードされ、1/4
位相の異なる信号でパラレル−シリアル変換回路142が
パラレルロードされといつた様に、パラレル−シリアル
変換された後、第５図（14）〜（17）に示すようなシリ
アル信号としてセレクタ回路36に供給される。セレクタ
回路36では、第５図（14）〜（17）に〜で示すよう
に、タイミング発生回路35より供給される信号によつて
選択動作を行ない、第５図（18）に示すような出力信号
をデータ出力端子３に出力する。

次に、第４図の構成で複数データ入力端子，複数デー
タ出力端子となつた場合について説明する。同図より容
易に判るように、シリアル−パラレル変換回路は全く同
一タイミングで動作しており、それぞれの信号入力端子
を複数のデータ入力端子とすれば良い。また、出力端子
については、パラレル−シリアル変換回路141〜144の信
号出力端子を複数のデータ出力端子とすれば良い。こう
することによつて、独立な入出力回路が４系統できるこ
ととなり、タイミング発生回路35から第１図の場合と同
様なタイミングとなるよう信号を出力することで、ｎ×
ｍ÷４ビツトのメモリセルを４系統持つた画像メモリを
実現できる。この時、出力イネーブル入力端子への入力
信号によつて、それぞれの出力が禁止状態にできること
は言うまでもない。また、セレクタ回路36をそのまま残
しておくことによつて、４系統のメモリセルからの出力
信号を、メモリコントロール信号への入力、または、遅
延時間指定レジスタ回路18への設定内容で選択切換する
ことも可能である。この応用例としては、各系統がテレ
ビ信号を１フイルド記憶できるメモリセル容量として１
〜４フイールド遅延した信号を選択することがあげられ
る。

第６図は、本発明の他の実施例を示す図である。第６
図においても、第１図，第４図と同一機能の回路ブロツ
クには同一符号を記してある。第６図の特徴は、１ドツ
ト単位でメモリセルへの書き込み機能を付加した点にあ
る。このためメモリ読み出し回路を２系統持ち、１系統
の出力を入力部に戻し、新しい入力信号とするか、メモ
リから読み出した信号とするかの入力切り換え回路をデ
ータ入力部に持つ事を特徴とする。同図において、37は
第２のセレクタ回路,38はタイミング発生回路,39は入力
切換回路,145〜148はパラレルシリアル変換回路であ
る。

第３図（10）の信号で示すように、メモリセルアレイ
10からは２回読み出し動作を行なうことができ、第３図
（５）に示すように入力信号と出力信号の位相を一致さ
せることができる。さらに、遅延時間指定レジスタ回路
18でテレビ信号の１フレーム遅延状態に設定し、第１の
読み出し動作でパラレル−シリアル変換回路141〜144お
よびセレクタ回路36に供給するパラレルデータを、第２
の読み出し動作でパラレル−シリアル変換回路145〜148
およびセレクタ回路37に供給するパラレルデータをそれ
ぞれ読み出して、一方はデータ出力端子３、一方は入力
切換回路39の入力に供給することで、１フレームの画像
メモリを１ドツト単位に書き替えることができる。タイ
ミング発生回路38はこれら回路に必要なタイミング信号
を発生する。さらに、第２図で示した遅延時間指定のた
めのアダー回路27を２系統持つことによつて、遅延時間
の指定をセレクタ回路36とセレクタ回路37とで独立に行
なうことができることとなり、１フレーム画像を１ドツ
ト単位で書き換えしながら、データ出力端子３には１フ
イールド遅延した信号を出力するといつた事が可能とな
る。これは、例えば、VTRのドロツプアウト補正等に効
果的な機能である。

第７図は、本発明のさらに他の実施例を示す図であ
る。第７図においても、第１図，第４図と同一機能の回
路ブロツクには同一符号を記してある。第７図の構成の
特徴は、上述した２系統の読み出し回路の出力を外部出
力端子に出力可能にした事にある。さらに、メモリ読み
出し回路を２系統持ち、それぞれ１系統ごとに遅延時間
指定可能にした事が特徴である。同図において、40は、
アドレス発生回路で遅延時間指定レジスタ回路18で指定
される遅延時間指定情報に基いて２系統の独立した読み
出しアドレスを発生する機能が追加された回路,41は出
力バツフアレジスタ回路,42はパラレル−シリアル変換
回路,43はタイミング発生回路,44は第２のデータ出力端
子,45,46はクロツク入力端子である。

第６図の説明に述べたと同様に、出力バツフアレジス
タ回路41で第２の読み出し動作によるパラレルデータを
記憶し、パラレルシリアル変換回路42でパラレルシリア
ル変換を行つて、データ出力端子44へ第２のシリアルデ
ータを出力する。この時、アドレス発生回路40は、タイ
ミング発生回路43から供給されるタイミングと、遅延時
間指定レジスタ回路18に指定された遅延時間情報によつ
て２つの異なる遅延時間を持つた画像メモリ１からの出
力信号を取り出すための読み出しアドレス信号を発生す
る。それぞれの系統の動作については、第１図の場合と
同等なので説明をはぶくが、パラレル−シリアル変換回
路14と42を第４図で示す構成にすることで、列のドツト
数を複数分割して遅延時間指定が可能である。また、ク
ロツク入力端子45,46はそれぞれデータ入力用クロツク
信号（CLK1）とデータ出力用クロツク信号（CLK2）とを
タイミング発生回路43に入力するためのものである。こ
れによつてデータ入力用クロツク信号とデータ出力用ク
ロツク信号とを独立に操作することも可能である。

第７図の構成は、入力１端子に対して出力２端子の例
であるが、以上の説明から入力Ｎ端子に対して出力2N端
子の場合も容易に実現でき、かつ本発明に含まれること
も明きらかである。

ここで、第７図の構成の画像メモリ１の具体的遅延時
間指定について述べる。テレビ信号を例にとると、例え
ば、１フレーム遅延信号と１フイールド遅延信号の同時
出力,1フイールド遅延信号と１フイールド＋１ライン遅
延信号の同時出力,1フイールド262ラインと１フイール
ド263ライン遅延信号の同時出力など自由に、遅延時間
指定レジスタ回路18に設定するデータによつて指定可能
となる。

さらに、以上の説明では、遅延時間の指定を直接指定
するとして説明したが、あらかじめ記憶回路に必要な値
を記憶しておき、それらを選択する信号を間接指定する
ことも可能である。その場合には、たとえば、２ビツト
でフイールド単位の遅延量指定,2ビツトでライン単位の
遅延量指定,2ビツトでクロツク単位の遅延量指定とする
ことも可能である。

また、以上の説明では、遅延時間指定レジスタ回路18
の遅延時間指定を独立の端子で行なうとして説明した
が、レジスタデータ入力端子とデータ入力端子とを兼用
し、レジスタクロツク入力端子をメモリコントロール入
力端子として直列に、または並列にデータ設定しても良
い。

〔発明の効果〕

以上述べたように、本発明によれば、ビデオ信号処理
に好適な信号遅延を設定可能という新しい機能を持つた
LSI化された画像メモリを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す画像メモリのブロツク
図、第２図は第１図における主要ブロツクのより詳細な
ブロツク図、第３図は第１図と第２図の主要な信号波形
例を示す図、第４図は本発明の他の実施例を示すブロツ
ク図、第５図は第４図の主要な信号波形例を示す波形
図、第６図は本発明の他の実施例を示すブロツク図、第
７図は本発明の他の実施例を示すブロツク図である。１……画像メモリ、２……データ入力端子、３……デー
タ出力端子、10……メモリセルアレイ、11……シリアル
−パラレル変換回路、12……入力バツフアレジスタ回
路、13……出力バツフアレジスタ回路、14……パラレル
−シリアル変換回路、15……タイミング発生回路、16…
…アドレス発生回路、17……デコーダ回路、18……遅延
時間指定レジスタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者中川一三夫横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者塚崎久暢横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者近藤和夫横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者松本脩三横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (72)発明者脇本治己小平市上水本町1450番地株式会社日立製作所武蔵工場内 (56)参考文献特開昭60−95686（ＪＰ，Ａ) 特開昭59−227086（ＪＰ，Ａ) 特開昭60−154291（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】Ｍビット単位でアドレス付けされたＮアド
レスを持つダイナミックメモリセルアレイと（Ｍ、Ｎは
それぞれ２以上の整数）、データを入力するデータ入力端子と、データを出力するデータ出力端子と、前記データ入力端子から直列にデータを入力し並列デー
タに変換するシリアル−パラレル変換回路と、前記シリアル−パラレル変換回路の出力である並列デー
タを入力し前記メモリセルアレイの書き込みアドレスに
供給する入力データ転送回路と、並列データを入力し前記データ出力端子に直列に出力す
るパラレル−シリアル変換回路と、前記メモリセルアレイの読みだしアドレスから読みださ
れる並列データを入力し前記パラレル−シリアル変換回
路に供給する出力データ転送回路と、遅延時間を制御する遅延時間制御信号を入力する制御信
号入力端子と、該制御信号入力端子から入力される前記遅延時間制御信
号に応じた値を保持する遅延時間レジスタと、前記メモリセルアレイへの書き込みアドレスを発生する
書き込みアドレス発生回路と、該書き込みアドレス発生回路で発生される書き込みアド
レスに前記遅延時間レジスタに保持された値を加算また
は減算することにより前記メモリセルアレイからの読み
だしアドレスを作成して出力する読みだしアドレス発生
回路と、前記ダイナミックメモリセルアレイのリフレッシュアド
レスを順次発生するリフレッシュアドレス発生回路と、Ｍビットのデータ入力期間内で前記書き込みアドレスと
前記読みだしアドレスとリフレッシュアドレスを切換え
て出力するためのアドレス切換え回路と、該アドレス切換え回路から出力されたアドレスをデコー
ドして前記メモリセルアレイに供給するデコーダ回路
と、を備えたことを特徴とするLSI化された画像メモリ。
【請求項２】特許請求の範囲第１項記載のLSI化された
画像メモリにおいて、前記読みだしアドレス発生回路は、前記ダイナミックメ
モリセルアレイからの第１の読みだしアドレスと第２の
読みだしアドレスを発生する読みだしアドレス発生回路
であり、前記アドレス切換え回路は、Ｍビットのデータ入力期間
内で、前記書き込みアドレスと前記第１の読みだしアド
レスと前記第２の読み出しアドレスと前記リフレッシュ
アドレスを切り換えて出力するアドレス切換え回路であ
り、書き込みアドレスで１回書き込んだものを第１の読みだ
しアドレスで読みだし、第２の読みだしアドレスでも読
みだすという具合に、複数回にわたって読みだすことか
ら、前記データ出力端子より出力する単位時間あたりの
データ量が、前記データ入力端子から入力する単位時間
あたりのデータ量より多くできることを特徴とするLSI
化された画像メモリ。