JPS6251387A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ビデオ信号を記憶再生可能な画像メモリに係
り、特に標本化して量子化されたビ　　　　′デオ信号
を所定時間遅延させてディジタル信号処理を行なうに好
適な画像メモリに関するものである。

〔発明の背景〕

ビデオ信号を記憶再生するに適した画像メモリの従来例
として、例えば特公昭５９−２６０３１に記載された記
憶素子のように、通常のランダムアクセス機能にシリア
ルデータ入出力機能を付加するものがある。また、具体
的製品例としては、同公告特許に記載されたものと類似
なメモリとして、日本電気株式会社から発売されている
μＰＤ４１２６４がある。さらに、ビデオ信号の１フイ
一ルド分を２個のメモリで記憶可能とする専用の画像メ
モリについても、ランダムアクセス機能が無くシリアル
データの入出力機能を１ライン単位で行なうμＰＤ４１
２２Ｉ　Ｃとして同社より製品化されている。

一般に、ビデオ信号処理を行なう場合を考慮すると、ビ
デオ信号に含まれる同期信号によって画像メモリを容易
に動作させられることが、画像メモリのアドレス発生回
路やメモリライト信号など、各種の制御信号を発生する
ための周辺回路を小さくシ、ひいては装置の小形化、経
済性を生むとととなる。

しかし、前述の公告特許の記憶素子やμＰＤ４１２６４
ではランダムアクセス機能を重視した構成となっている
ため、ビデオ信号処理用として使用するには、アドレス
発生回路など各種の制御信号を発生するための周辺回路
が大きくなるという欠点を持っていた。これに対し、ビ
デオ信号処理専用のμＰＤ４１２２１Ｃは、ビデオ信号
の順次走査に合わせたアドレス発生回路がメモリと同一
素子内に取り込まれており、標準テレビジョン信号（Ｎ
ＴＳＣ方式：　ＮａｔｉｏｎａｌＴｅｌｅｖｉｓｉｏｎ
　Ｓｙｓｔｅｍ　Ｃｏｒｒｍｉｔｔｅｅ　）をその色剤
搬送波周波数（以下ｆｓｃと略す。）の３倍の周波数３
ｆｓｃで標本化しフィールドメモリを作るのに便利な構
成になっている。この点については、長兄・原による［
テレビやＶＴＲのフィールド・メモリ用３２０行×７０
０列構成の画像専用直列大出力型ダイナミック・メモリ
」１日経エレクトロニクス、１９８５年２月１１日号、
Ｐｐ２１９−２５９に詳細に報告されている。しかし、
この画像メモリでは３　ｆｓｃ標本化によるフィールド
メモリには適しているものの、標本化周波数４　ｆｓｃ
のシステムや、入力信号に対して出力信号をあら　　　
　“かしめ定め九所定時間遅延させるような一般的　　
　　−ビデオ信号処理用途には適用が難しいという欠点
を持っていた。

〔発明の目的〕

そこで、本発明の目的は、このような従来技術の欠点を
無くし、ビデオ信号処理に好適な画像メモリを提供する
ことにある。

〔発明の概要〕

上記目的を達成するために本発明は、画像メモリにデー
タ入力端子からデータ出力端子までの遅延時間を指定す
る遅延時間指定手段を設け、メモリセルへの書き込みア
ドレスと、メモリセルからの読み出しアドレスとを上記
遅延時間指定手段で指定した分だけ異なるアドレスで書
き込み読み出し動作を行なわせることにより所定時間遅
延を実現する。

〔発明の実施例〕

以下、本発明の実施例を図面と共に説明する。

第１図は本発明による画像メモリのブロック図である。

第１図において、１は本発明による集積回路ｉこした画
像メモリ、２はデータ入力（ＤＩ　’）端子、３はデー
タ出力（Ｄｏ）端子、４は出力イネーブル（ＯＥ）入力
端子、５はライトイネーブル＜ＷＥ＞入力端子、６はク
ロック（ＣＬＫ）入力端子、７はメモリコントロール（
ＣＯＮＴ’）入力端子、ａｉＩ：ｊレジスタデータ（Ｒ
Ｄ）入力端子、９はレジスタクロック（ＲＣ）入力端子
、１０はメモリセルアレイ、１１はシリアル−パラレル
変換回路、１２は入カバソファレジスタ回路、１３は出
力バツ７アレジスタ回Ｍ、１４はパラレル−シリアル変
換回路、１５はタイミング発生回路、１６はアドレス発
生回路、１７はデコーダ回路、１８ｆ４遅延時間指定レ
ジスタ回路である。また、ａ　％　ｆはタイミング発生
回路１５から発生する信号の信号路である。

メモリセルアレイ１０は、１行ｍ列の構成のセルアレイ
配置を持ち、各メモリセルは画素に対応しているとする
。データ入力端子２から入力されたデータは、クロック
入力端子乙に入力されるクロック（ＣＬＫ）によって、
シリアル−パラレル変換回路１１でｍビット毎のパラレ
ルデータに変換されては入カバン７アレジスタ回路１２
に格納される。入力バッファレジスタ回路１２に　　　
　′格納されたパラレルデータは、タイミング発生回路
１５でクロック入力抱子６やライトイネーブル入力端子
５やメモリコントロール入力端子７に入力される信号ｔ
こよって発生される各種タイミンク信号をもとに、アド
レス発生回路１６．デコーダ回路１７で決定されたメモ
リセルアレイ１０の書き込みアドレスのメモリセルへｍ
ピット単位で書き込まれる。

一方、遅延時間指定レジスタ回路１８には、レジスタデ
ー・タ入力端子８とレジスタクロック入力端子９によっ
て直列に入力された遅延時間指定値が格納される。この
遅延時間指定値をもとに、アドレス発生回路１６で書き
込みアドレスと指定値分だけずれた読み出しアドレスを
発生し、デコーダ回路１７でデコードしてメモリセルア
レイ１０の読み出し行を指定する。メモリセルアレイ１
０からは、読み出しアドレスで指定された行σｍビット
のパラレルデータが読み出され出カバソファレジスタ回
路１３に格納される。さらに、出カバソファレジスタ回
路１５ｊこ読み出されたパラレルデータは、パラレル−
シリアル変換回路１４でタイミング発生回路１５から発
生されるタイミング信号によってシリアルデータに変換
されデータ出力端子３に出力される。データ出力端子３
の出力は、出力イネーゴル入力端子４に入力する出力イ
ネーブル信号によって、データ出力状態かハイインピー
ダンス状態かを指定できるＯ したがって、データ入力端子２に入力されるデータは、
シリアル−パラレル変換回路１１．入力バッファレジス
タ回路１２．メモリセルアレイ１０、出力バツファレジ
スタ回路１３．およびパラレル−シリアル変換回路１４
をそれぞれ経由して、データ出力端子３に、遅延時間指
定レジスタ回路１８で指定した時間だけ遅延して出力す
ることができる。

次に、より具体的な数値を例にとって第１図を説明する
。上述の文献にも述べられているが、ＮＴＳＣ方式のテ
レビ信号を、標本化周波数４ｆｓｃ　　で標本化した場
合に、１フイールドの構成は、横９１０ドツト、縦２６
３ドツトとなる。

そこで、メモリセルアレイ１０の行列構成として、ｍを
９１０．ｎを５２５とすると、量子化１ピツ）分の１フ
レームが記憶できることに々る。そこで、このようなメ
モリセルアレイ１０の行列構成の時には、遅延時間指定
レジスタ回路１日に指定した値によって読み出しアドレ
ス（行数）と書き込みアドレス（行数）との差を指定す
ることができ、その値はそのまま水平走査線を何ライン
分遅延するかを指定することとなる。したがって、遅延
時間指定レジスタ回路１８に、１なる値を設定すると１
ライン遅延、２６３なる値を設定すると１フィールド遅
延、５２５なる値を設定すると１フレーム遅延のそれぞ
れ出力信号を得ることができる。なお、メモリセルアレ
イ１０に対する誓き込みと読み出しは、フレーム遅延の
場合かられかるように、出カバソファレジスタ回路１６
への読み出し動作が先に行なわれ、次に入力バッファレ
ジスタ回路１２からの書き込み動作が行なわれる。

さらに、メモリセルアレイ１０の別の構成例について説
明する。上の例との関連より、行列構成として、ｍを７
０．ｎを７０００　（１３Ｘ　５２５　＋　１７５）と
する。この場合でも、入力バッファレジスタ回路１２と
出力バツ７アレジスタ回路１３で書き込みと読み出しの
タイミングを調整できるため、行にまたがって連続的に
データを入出力できる。

そのため、上記例と同様、遅延時間指定レジスタ１８に
、１３なる値を設定すると１ライン遅延。

６４１９なる値を設定すると１フィールド遅延、６８２
５なる値を設定すると１フレーム遅延の信号を得ること
ができる。

以上の様に、メモリアレイ１０の構成は任意に設定する
ことができ、ｎ行ｍ列構成の場合、遅延時間指定レジス
タ回路１８に指定した指定値によって、入力データに対
する出力データ遅延を任意のｍビット単位で指定可能で
ある。

次に、第１図における主要ブロックのよυ詳細な回路例
を第２図に示す。また、第５図に、第１図および第２図
の主要な信号波形例を示す。

第２図において、第１図と同一機能の回路ブロックには
同一記号を記しである。また、同図において、１９と２
０はクロック入力端子６より入力されるクロックをバッ
ファするバッファ回路。

２１は行アドレスカウンタ、２２は列アドレスカウンタ
、２３はデコーダ、２４はオア回路、２５はシフトレジ
スタ、２６は遅延時間を指定するデータを記憶する遅延
時間ラッチ、　２７）ｉアダー回路、２８はオフセット
記憶回路、２９はアダー回路、　３０は次行スタートア
ドレスを一時記憶する次行スタートレシス／、５１ｔｉ
リフレッシュアドレスカウンタ、３２はマルチプレクサ
である。また、３３と３４はメモリコントロール信号入
力端子で、それツレコントロールＯ信号、！−コントロ
ール１信号が入力される入力端子である。さらに、説明
の都合上、第３図に示すタイミング信号波形（υ〜（１
４）は第１図または第２図の信号路、信号端子の記号を
付加する。

第２図において、クロック入力端子６に入力される第３
図（１）に示すようなりロック信号は、バッファ回路１
９によってバッファされ信号路ａを経由してシリアル−
パラレル変換回路１１に入力される。また、同様に、バ
ッファ回路２０Ｊこよってバッファされた信号路ｅを経
てパラレル−シリアル変換回路１４に入力される。さら
に、同タロツク信号は列アドレスカウンタ２２とその出
力信号をデコードするデコーダ２６にも入力され、第５
図（３）、　（４）、　（１１）、　（１４）に示す　
ようなタイミング信号を発生する。第３図（５）は、入
力バッファレジスタ回路１２がシリアル−パラレル変換
回路１１のパラレルデータを記憶するために、信号路す
によって供給する信号である。第３図（４）は、出力パ
ンファレジスタ回路１３に記憶した出力するためのパラ
レルデータを、パラレル−シリアル変換回路１４に並列
に記憶するために、信号路ｆによって供給する信号であ
る。こうしたタイミング関係を保つこと番こより、第６
図（２）と（５）に示すように、遅延時間指定レジスタ
回路１８で指定された行の違いはあるものの、列の書き
込み位置と読み出し位置を連続して同一にすることがで
きる。

第２図では、遅延時間指定レジスタ回路１８の一例とし
て簡単なシリアル入力パラレル出力形のシフトレジスタ
２５による構成を示している。

このシフトレジスタ２５のシリアル入力にレジスタデー
タ入力端子８から第３図（８）に示すよう−な信号を入
力し、また、クロック入力にレジスタクロック入力端子
９に入力する第３図（９）に示すよう表信号を入力する
ことにより、任意のビット数のデータを遅延時間指定情
報として設定できる。第３図の例では、遅延時間として
ｌなる値（１００１・・・０１１）を設定した場合を示
している。このシフトレジスタ２５の出力信号は、第３
図（７）に示すメモリコントロール１信号とデー　　　
　コーグ２３の出力信号をオア回路２４によって論理和
した出力信号によって、遅延時間ランチ２６に記憶され
る。アダー回路２７では、行アドレスカウンタ２１から
のアドレス信号（書き込みアドレス）と、遅延時間ラッ
チ２６に記憶された遅延時間指定情報との加算または減
算を行なった結果を新しいアドレス信号（読み出しアド
レス）としてマルチプレクサ３２に供給する。行アドレ
スカウンタ２１がアップカウンタである場合には、行ア
ドレスカウンタ２１のアドレス信号から遅延時間ラッチ
で指定したアドレスを減算し、同カウンタがダウンカウ
ンタである場合には、両アドレスを加算することとなる
。したがって、行アドレスカウンタ２１のアドレス出力
に応じて、アダー回路２７の出力も変化することとなり
、書き込みアドレスと読み出しアドレスの差を保つこと
が可能である。なお、行数ｎが２のべき乗となっている
場合には、アダー回路２７も単純なものとなるが、２の
べき乗取外の場合には、行アドレスカウンタ２１がｎで
ループするよう構成するのと同様、アダー回路の出力も
ｎでループするよう構成することとなる。

行アドレスカウンタ２１の初期値の設定について次に説
明する。初期値設定には２種類のメモリコントロール信
号が用いられ、第３図（６）−に示すようなメモリコン
トロール０信号が入力される場合と、第３図（７）に示
すようなメモリコントロール１信号が入力される場合と
である。後者の場合、行アドレスカウンタ２２があらか
じめ定め念値となりデコーダ２３によってデコードされ
た信号がオア回路２４を経由して出力された場合でも同
様であるが、メモリコントロールφ（Ｆｌが入力された
場合には次行スタートレジスタ３゜がクリアされ、次に
メモリコントロール１信号が入力された時に行アドレス
カウンタ２１をクリアすることとなる。同時刻のメモリ
コントロール１信号によって、行アドレスカウンタ２１
の出力信号と、オフセット記憶回路２８に記憶された信
号とがアダー回路２９によって加算され、その結果が次
のメモリコントロール１信号が入って来た時に行アドレ
スカウンタ２１に設定する値として、次行スタートレジ
スタ３０に記憶される。

メモリコントロール１信号が入るたびに、上記一連のア
ドレス更新動作を繰り返すこととなる。

したがって、オフセット記憶回路２８に１なる値を設定
した場合、行アドレスカウンタ２１はメモリコントロー
ル１信号が入るたびに１ずつ変化し、５なる値を設定し
た場合には、行アドレスカウンタ２１はメモリコントロ
ール１信号が入るたびに５ずつ変化することとなる。こ
れは、例えは、テレビ信号の１水平走査線がメモリセル
の４ｍ＋にビット（０くに≦ｍ）で構成される場合、列
アドレスカウンタは４ｍ＋にのカウントを繰り返し、走
査線が変わる毎に新しい行の先頭からメモリセルアレイ
１ｏを読み出すアドレスを発生させるようにできること
を意味している。さらに、アダー回路２９の出力信号は
マルチプレクサ５２に供給されており、１走査線分進ん
だアドレスもマルチプレクサ３２で選択できるようにな
っている。

次に、メモリセルアレイ１０のリフレッシュについて説
明する。これは、リフレッシュアドレスカウンタ３１で
示される行にりフレッシュ動作を行なうようタイミング
発生回路１５がタイミング信号を発生することで実現す
る。リフレッシュアドレスカウンタ３１は、第２図で示
すようにメモリコントロール０信号でクリアされ、第３
図（１５）に示すようなカウントアツプパルスをデコー
ダ２３より供給される。この時、第３図（１ｏ）に示す
ようにマルチプレクサ３２の出力信号はリフレッシュア
ドレスカウンタ３１の出力となりりフレッシュアドレス
（ＲＥＦ）を出力する。さらに、デコード回路１７にも
タイミング発生回路１５のデコーダ２３よりに３図（１
１）に示すような選択信号も出力される。

さらに、第６図（１０）〜（１４）を用いて、テレビ信
号の１水平走査線がｍビットで構成される場合のリード
ライト動作を説明する。この場合、マルチプレクサ５２
の出力は、４種類のアドレス。

（１）リフレッシュアドレス（ＲＥＦ）、（２）読み出
しアドレス（Ｒ１）、（３）書き込みアドレス（Ｗ）、
（４）第２の読み出しアドレス（Ｒ２）を１走査線内で
出力する。これに同期して、第３図（１１）で示すデコ
ード回路１７の選択信号も出力される。メそリセルアレ
イ１０への薔き込み動作は、書き込みアドレスが出力さ
れている時の選択信号で、読み出し動作は、読み出しア
ドレス（Ｒ１，Ｒ２）が出力されている時の選択信号で
それぞれ行なわれる。

また、シフトレジスタ２５にｌなる値が設定された後は
、読み出しアドレスと書き込みアドレスとがｌなるずれ
を持って出力される。このとき第３図（１２）の様に、
ライトイネーブル信号がメモリセルへの書き込みを禁止
した場合（この場合、ｗｇ＝ｏ）には、第３図（１１）
で示されるようデコーダ２３からの選択信号が書き込み
位置に発生しないこととなる。また、出力バッファレジ
スタ回路１３へは第３図（１４）のように、読み出し位
置の選択信号に同期して信号が出方され、周期的にメモ
リセルアレイ１ｏの内容の読み出されることとなる。

次に、入力信号と出力信号とで数ドツト分の位相差を持
たせ之い場合について説明する。第３図（４）と（１４
）とに示すように、メモリセルアレイ１０から読み出し
たデータを出力バッファ回路１３で記憶し、十分な余裕
を持ってパラレル−シリアル変換回路１４にパラレルロ
ードしている。

そこで、デコーダ２３からｆなる信号線に出方する信号
（第３図（４））を１クロツク後に発生するようにする
と、出力信号は１ドツト後へずれることとなる。そこで
、新しいメモリコントロー左信号をデコーダ２３に入力
し、これによってｆなる信号線に出力するパルス信号の
発生位置を変更することで、画像メモリ１への入力信号
と出力信号の遅延時間を１クロック単位で指定すること
も可能である。

また、第２図の例で、オフセット記憶回路２８はあらか
じめ固定されているものとして説明し念が、遅延時間指
定レジスタ回路１８に用いたシフトレジスタ２５の出力
値を、新たなメモリコントロール信号でオフセット記憶
回路２日に設定可能とすると、ＮＴＳＣ方式のテレビ信
号以外の方式にも対応することができる。

第４図は、本発明の他の実施例を示す図である。第４図
において、第１図と同一機能の回路ブロックには同一記
号を記してあυ、第１図との大きな違いは、遅延時間指
定を上述のように１クロック単位まで指定できるように
した点と、シリアル−パラレル変換回路１１．入力バッ
ファレジスタ回路１２．出力バツ７アレジスタ回路１３
゜パラレル−シリアル変換回路１４を４系統に分割して
構成した点にある。また、第５図は、第４図の主要な信
号波形例を示している。

以下、第４図の構成が第１図と異なる点を中心に説明す
る。第４図において、３５はドツト単位の遅延時間指定
に対応できるタイミング発生回路、３６はパラレル−シ
リアル変換された出力信号を選択するためのセレクタ回
路、１１１〜１１４はそれぞれｍ／４ビツトのシリアル
−パラレル変換回路、１２１〜１２４はｍ　／　４ビツ
ト構成の入力バッファレジスタ回路、１３１〜１３４は
ｍ　／　４ビツト構成の出力パツ７７回路、１４１〜１
４４はｍ／４ビツトのパラレル−シリアル変換回路であ
る。メモリセルアレイ１０の構成については、ｎ行ｍ列
で第１図の場合と同一である。また、ａ　％　ｉはそれ
ぞれ主要な信号路であり、第５図にはその１部を信号波
形として示しであるが、説明の便宜上信号路に付した記
号で示しである。

さて、第４図において、第１図と異なる点のひとつは、
タイミング発生回路３５である。機能的には同様なので
第２図に示したタイミング発生回路３５の詳細構成と大
きく変わらず、デコーダ２３で４系統のタイミング信号
を発生する。また、遅延時間指定レジスタ回路１８は第
１図の場合よりビット数が大きくなっており、この大き
くなったピント分だけの信号をタイミング発生回路５５
に供給することによって、上述したように１クロック単
位での遅延時間指定を可能にする０ 他の異なる点は、メモリ書き込み読み出し系を４系統に
分割している事である。このような　。

構成を取る利点として、例えば、メモリセルアレイ１０
以外の部分をＣＭＯ８回路化した時のピーク消費電力を
減少させたり、遅延時間指定を４分の１行単位で可能Ｉ
こできることがあげられる。以下、４系統に分割した場
合の動作について説明する。

第５図（１）に示すようなデータ入力端子（２）から入
力されたデータは、シリアル−パラレル変換回路１１１
〜１１４でｍ／４ビツト毎にそれぞれパラレルデータに
変換されて、第５図（２）に示すような信号として入力
バッファレジスタ回路１２１〜１２４に入力される。入
力バッファレジスタ回路１２１〜１２４には、タイミン
グ発生回路３５よジ第５図（５）〜（６）に示す信号が
それぞれ入力されており、第５図（７）〜（１０）に示
すようにｍ７４ビツトパラレルデータ毎に格納される。

入力バッファレジスタ回路１２１〜１２４に格納された
データは第１図の場合と同様ｍビットまとめてメモリセ
ルアレイ１０に書き込まれる。デコード回路１７には、
第１図の場合と同様に、第５図（１２）で示すような選
択信号が供給され、（１）リフレッシュ。

（２）読み出し、（３）？き込み、（４）読み出しのそ
れぞれの動作を繰り返すためのテコード出力信号が出力
される。出力バツ７アレジスタ回路１５１〜１３４は機
能的には第１図の出力バッファレジスタ回路１３と全く
同一で、第５図（１３）で示すようなタイミング発生回
路３５からの信号によってメモリセルアレイ１０から読
み出されたｍビットのパラレルデータを格納する。さら
に、出力バッファレジスタ回路１３１〜１３４に格納さ
れ念読み出しデータは、パラレル−シリアル変換回路１
４１〜１４４にｍ　７４ビツト毎に供給され、第５図（
１３）に示す信号によってバラレルーシＩＪ　フル変換
回路１４１にパラレルロードされ、１／４位相の異なる
信号でパラレル−シリアル変換回路１４２がパラレルロ
ードされといつ九様に、パラレル−シリアル変換された
後、第５図（１４）〜（１７）に示すようなシリアル信
号としてセレクタ回路６６に供給される。セレクタ回路
３６では、第５図（１４）〜（１７）に■〜＠で示すよ
うに、タイミング発生回路３５より供給される信号によ
って選択動作を行ない、第５図（１８）に示すような出
力信号をデータ出力端子３に出力する。

次に、第４図の構成で複数データ入力端子。

複数データ出力端子となった場合について説明する。同
図より容易に判るように、シリアル−パラレル変換回路
は全く同一タイミングで動作しており、それぞれの信号
入力端子を複数のデータ入力１子とすれば良い。また、
出力端子については、パラレル−シリアル変換回路１４
１〜１４４の信号出力端子を複数のデータ出力端子とす
れば良い。こうすることによって、独力な入出力回路が
４系統できることとなり、タイミング発生回路３５から
第１図の場合と同様なタイミングとなるよう信号を出力
することで、ｎＸｍ÷４ビットのメモリセルを４系統持
った画像メモリを実現できる。この時、出力イネーブル
入力端子への入力信号によって、それぞれの出力が禁止
状態にできること１１：を言うまでもない。また、セレ
クタ回路３６をそのまま残しておくことによって、４系
統のメモリセルからの出力信号を、メモリコントロール
信号への入力、まなは、遅延時間指定レジスタ回路１８
への設定内容で選択切換することも可能である。この応
用例としては、各系統がテレビ信号を１フイルド記憶で
きるメモリセル容量として１〜４フイールド遅延し九信
号を選択することがあげられる。

第６図は、本発明の他の実施例を示す図である。第６図
においでも、第１図、第４図と同一機能の回路ブロック
には同一符号を記しである。

第６図の特徴は、１ドツト単位でメモリセルへの書き込
み機能を付加した点にある。このためメモリ読み出し回
路・３２系統持ち、１系統の出力を入力部に戻し、新し
い入力信号とするか、メモリから読み出し九信号とする
かの入力切り換え回路をデータ入力部に持つ事を特徴と
する。

同図において、６７は第２のセレクタ回路、３８はタイ
ミング発生回路、３９は入力切換回路、１４５〜１４８
はパラレルシリアル変換回路である。

第３図００）の信号で示すように、メモリセルアレイ１
０からは２回読み出し動作を行なうことができ、第３図
（５）に示すように入力信号と出力信号の位相を一致さ
せることができる。さら番こ、遅延時間指定レジスタ回
路１８でテレビ信号の１フレーム遅延状態に設定し、第
１の読み出し動作でパラレル−シリアル変換回路１４１
〜１４４およびセレクタ回路３６に供給するパラレルデ
ータを、第２の読み出し動作でパラレル−シリアル変換
回路１４５〜１４８およびセレクタ回路３７に供給する
パラレルデータをそれぞれ読み出して、一方はデータ出
力端子３、一方は入力切換回路５９の入力に供給するこ
とで、１フレームの画像メモリを１ドツト単位に書き替
えることができる。タイミング発生回路３８はこれら回
路に必要なタイミング信号を発生する。さらに、第２図
で示した遅延時間指定のためのアダー回路２７を２系統
持つことによって、遅延時間の指定をセ　　　　　□レ
ジ２回路３６とセレクタ回路３７とで独立に行なうこと
ができることとなり、１フレ一ム画像を１ドツト単位で
書き換えしながら、データ出力端子３にば１フイールド
遅延した信号を出力するといった事が可能となる。これ
は、例えば、ＶＴＲのドロップアウト補正等に効果的な
機能である。

第７図は、本発明のさらに他の実施例を示す図である。

第７図においても、第１図、第４図と同一機能の回路ブ
ロックには同一符号を記しである。第７図の構成の特徴
は、上述し念２系統の読み出し回路の出力を外部出方端
子に出方可能にしな事にある。さらに、メモリ読み出し
回路を２系統持ち、それぞれ１系統ごとに遅延時間指定
可能にした事が特徴である。同図において、４０は、ア
ドレス発生回路で遅延時間指定レジスタ回路１８で指定
される遅延時間指定情報に基いて２系統の独立した読み
出しアドレスを発生する機能が追加され六回路、４１は
出力パンファレジスタ回路、４２はパラレル−シリアル
変換回路、４３はタイミング発生回路、　４４Ｆｉ第２
のデータ出力端子、　４５．４６はクロック入力端子で
ある。

第６図の説明に述べたと同様に、出力バッファレジスタ
回路４１で＠２の読み出し動作によるパラレルデータを
記憶し、パラレルシリアル変換回路４２でパラレルシリ
アル変換を行って、データ出力端子４４へ第２のシリア
ルデータを出力する。この時、アドレス発生回路４０は
、タイミング発生回路４３から供給されるタイミングと
１、　　　　遅延時間指定レジスタ回路１日に指定され
た遅延時間情報によって２つの異なる遅延時間を持った
画像メモリ１からの出力信号を取り出すための読み出し
アドレス信号を発生する。それぞれの系統の動作につい
ては、第１図の場合と同等なので説明をはふくが、パラ
レル−シリアル変換回路１４と４２を第４図で示す構成
にすることで、列のドツト数を複数分割して遅延時間指
定が可能である。また、クロック入力端子４５．４６は
それぞれデータ入力用クロック信号（ＣＬＫｌ）とデー
タ出力用クロック信号（ＣＬＫ２）とをタイミング発生
回路４３に入力するためのものである。これによってデ
ータ入力用クロック信号とデータ出力用クロック信号と
を独立に操作することも可能である。

第７図の構成は、入力１端子に対して出力２端子の例で
あるが、以上の説明から入力Ｎ端子に対して出力２Ｎ端
子の場合も容易に実現でき、かつ本発明に含まれること
も明きらかである。

こζで、第７図の構成の画像メモリ１の具体的遅延時間
指定について述べる。テレビ信号を例にとると、例えば
、１フレ一ム遅延信号と１フイ一ルド遅延信号の同時出
力、１フイ一ルド遅延信号と１フイールド＋１ライン遅
延信号の同時出力、１フイールド２６２ラインと１フイ
ールド２６３ライン遅延信号の同時出力など自由に、遅
延時間指定レジスタ回路１８に設定するデータによって
指定可能となる。

さらに、以上の説明では、遅延時間の指定を直接指定す
るとして説明したが、あらかじめ記憶回路に必要な値を
記憶しておき、それらを選択する信号を間接指定するこ
とも可能である。

その場合には、たとえば、２ビツトでフィールド単位の
遅延量指定、２ビツトでライン単位の遅延量指定、２ビ
ツトでクロック単位の遅延量指定とすることも可能であ
る。

また、以上の説明では、遅延時間指定レジスタ回路１８
の遅延時間指定を独立の端子で行なうとして説明したが
、レジスタデータ入力端子とデータ入力端子とを兼用し
、レジスタクロック入力端子をメモリコントロール入力
端子として直列に、または並列にデータ設定しても良い
。

〔発明の効果〕

以上述べたように、本発明によれば、ビデオ信号処理に
好適な信号遅延を設定可能という新しい機能を持った画
像メモリを提供できる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す画像メモリのブロック
図、第２図は第１図における主要ブロックのより詳細な
ブロック図、第３図は第１図と第２図の主要な信号波形
例を示す図、第４図は本発明の他の実施例を示すブロッ
ク図、第５図は第４図の主要な信号波形例を示す波形図
、　　　　゛第６図は本発明の他の実施例を示すブロッ
ク図、第７図は本発明の他の実施例を示すブロック図で
ある。 １・・・画像メモリ　２・・・データ入力端子　３・・
・データ出力端子　１０・・・メモリセルアレイ　１１
・・・シリアル−パラレル変換回路　１２・・・入力バ
ッファレジスタ回路　１３・・・出力バッファレジスタ
回路　１４・・・パラレル−シリアル変換回路１５・・
・タイミング発生回路　１６・・・アドレス発生回路　
１７・・・デコーダ回路　１８・・・遅延時間指定レジ
スタ回路

Claims (1)

【特許請求の範囲】
1. メモリセルアレイと、直列にデータ入力し並列に出力す
   るシリアル−パラレル変換回路と、上記シリアル−パラ
   レル変換回路の並列データを入力し上記メモリセルアレ
   イに供給する入力レジスタ回路と、並列にデータを入力
   し直列に出力するパラレル−シリアル変換回路と、上記
   メモリセルアレイから出力される並列データを入力し上
   記パラレル−シリアル変換回路に供給する出力レジスタ
   回路と、遅延時間指定回路と、上記遅延時間指定回路か
   らの信号を入力し、上記メモリセルアレイへの書き込み
   アドレスと上記メモリセルアレイからの読み出しアドレ
   スとを上記遅延時間指定回路で指定した値だけ異なるア
   ドレスで書き込み読み出し動作を行なわせるためのアド
   レス・タイミング信号を発生するアドレス・タイミング
   発生回路と、前記アドレス・タイミング発生回路で発生
   するアドレスをデコードして上記メモリセルアレイに供
   給するデコーダ回路とを備えた事を特徴とする画像メモ
   リ。